DE102006058169A1

DE102006058169A1 - Integrierter Halbleiterschaltkreis

Info

Publication number: DE102006058169A1
Application number: DE102006058169A
Authority: DE
Inventors: Marco Schreiter
Original assignee: Atmel Germany GmbH
Current assignee: Atmel Germany GmbH
Priority date: 2006-12-09
Filing date: 2006-12-09
Publication date: 2008-06-19
Also published as: WO2008071366A3; US20080150608A1; WO2008071366A2

Abstract

Die Erfindung betrifft einen integrierten Halbleiterschaltkreis mit einem Anschlusskonten (22), der zum Auskoppeln von elektrischen Signalen vorgesehen (52; 52a, 52b, 52c, 52c, 52d), die zur Bereitstellung von schaltkreisinternen Signalen, insbesondere Prüfsignalen, an den Anschlussknoten (22) ausgebildet sind. In die Signalleitungen (52; 52a, 52b, 52c, 52d) ist jeweils eine schaltkreisinterne Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) eingeschleift, die zwischen einem Freigabezustand zur Freigabe der Signalleitung (52; 52a, 52b, 52c, 52d) und einem Sperrzustand zum Sperren der Signalleitung (52; 52a, 52b, 52c, 52d) schaltbar ist. Die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) weist Schaltmittel (16, 18) auf, die derart ausgebildet sind, dass der Sperrzustand für die Signalleitung (52; 52a, 52b, 52c, 52d) unabhängig von einem an der Signalleitung (52; 52a, 52b, 52c, 52d) anliegenden elektrischen Potential des Signals bzw. Prüfsignals gewährleistet ist. Die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) weist weiterhin Ansteuermittel (12, 14) auf, die zur Ansteuerung der Schaltmittel (16, 18) vorgesehen sind. Erfindungsgemäß ist vorgesehen, dass die Ansteuermittel (12, 14) derart ausgebildet sind, dass eine querstromfreie Freigabe der jeweiligen Signalleitung (52; 52a, 52b, 52c, 52d) gewährleistet ist. Einsatz für integrierte Schaltungen.

Description

Die Erfindung betrifft einen integrierten Halbleiterschaltkreis mit einem Anschlussknoten, der zum Auskoppeln von elektrischen Signalen vorgesehen ist, sowie mit mehreren elektrischen Signalleitungen, die zur Bereitstellung von schaltkreisinternen Signalen, insbesondere Prüfsignalen, an den Anschlussknoten ausgebildet sind. In die Signalleitungen ist jeweils eine schaltkreisinterne Freigabeeinrichtung eingeschleift, die zwischen einem Freigabezustand zur Freigabe der Signalleitung und einem Sperrzustand zum Sperren der Signalleitung schaltbar ist. Die Freigabeeinrichtung weist Schaltmittel auf, die derart ausgebildet sind, dass der Sperrzustand für die Signalleitung unabhängig von einem an der Signalleitung anliegenden elektrischen Potential des Signals bzw. Prüfsignals gewährleistet ist. Die Freigabeeinrichtung weist weiterhin Ansteuermittel auf, die zur Ansteuerung der Schaltmittel vorgesehen sind.
Ein vom Markt her bekannter integrierter Halbleiterschaltkreis weist eine Vielzahl von elektronischen Komponenten wie Transistoren, Widerständen, Kondensatoren, etc. auf, die auf einem gemeinsamen Trägersubstrat, insbesondere einem Halbleiterkristall aus Silizium, als Schichtaufbau verwirklicht sind. Derartige Halbleiterschaltkreise werden üblicherweise in großer Anzahl auf einem gemeinsamen Träger (Wafer) hergestellt und anschließend vereinzelt. Für eine Funktionsprüfung vor der weiteren Verarbeitung des integrierten Halbleiterschaltkreises sind ein oder mehrere integrierte Anschlussknoten vorgesehen, die in einem Testbetrieb mit unterschiedlichen, schaltkreisinternen Prüfsignalen und im Normalbetrieb mit einem Arbeitssignal be aufschlagt werden können. Die Prüfsignale können beispielsweise mit Hilfe einer elektrisch leitenden Prüfnadel unmittelbar von dem Anschlussknoten abgenommen werden oder sie werden am Anschlussknoten zur weiteren Verarbeitung durch den integrierten Halbleiterschaltkreis bereitgestellt und zu diesem Zweck durch eine oder mehrere Leiterbahnen abgeleitet, die mit dem Anschlussknoten verbunden sind.
Um eine möglichst kompakte Gestaltung des Halbleiterschaltkreises zu verwirklichen, kann vorgesehen werden, dass ein Anschlussknoten mit mehreren Signalleitungen verbunden ist, denen jeweils eine Freigabeeinrichtung zugeordnet ist. In einem Freigabezustand haben Schaltmittel der jeweils zugeordneten Freigabeeinrichtung die Aufgabe, ein schaltkreisinternes Signal, insbesondere ein Prüfsignal, über die jeweilige Signalleitung an dem Anschlussknoten bereitzustellen. In einem Sperrzustand haben die jeweiligen Schaltmittel die Aufgabe, eine Sperrung der zugeordneten Signalleitung zu bewirken. Dabei ist es von besonderer Bedeutung, dass die Freigabeeinrichtung eine zuverlässige Sperrung der Signalleitung unabhängig von einem an der Signalleitung anliegenden elektrischen Potential gewährleistet. Dadurch wird vermieden, dass ein von außen eingekoppeltes oder von einer weiteren Signalleitung am Anschlussknoten bereitgestelltes Prüfsignal über die von der Freigabeeinrichtung gesperrte Signalleitung in unerwünschter Weise in den Schaltkreis eingekoppelt wird. Die Schaltmittel werden von Ansteuermitteln angesteuert, die üblicherweise mittels eines digitalen Freigabesignals beeinflusst werden, um ein entsprechendes Schaltsignal an die Schaltmittel bereitzustellen.
Jedes der schaltkreisinternen Prüfsignale kann ein statisches oder zeitlich veränderliches Signal sein, dessen Pegel gleich, höher oder niedriger als der Pegel der anderen Prüfsignale ist. Das im Normalbetrieb des integrierten Halbleiterschaltkreises anliegende Arbeitssignal kann ein statisches oder zeitlich veränderliches Signal sein, dessen Pegel gleich, höher oder niedriger als der Pegel der Prüfsignale ist.
Für die nähere Beschreibung einer aus dem Stand der Technik bekannten Freigabeeinrichtung wird auf die nachstehende Beschreibung zur 1 verwiesen.
Die Aufgabe der Erfindung besteht darin, einen integrierten Halbleiterschaltkreis bereitzustellen, der eine verbesserte Ermittlung von schaltkreisinternen Signalen ermöglicht.
Diese Aufgabe wird durch einen integrierten Halbleiterschaltkreis der eingangs genannten Art gelöst, bei dem die Ansteuermittel derart ausgebildet sind, dass eine querstromfreie Freigabe der jeweiligen Signalleitung gewährleistet ist. Ein Querstrom ist ein elektrischer Strom, der ausgehend von einem in dem Halbleiterschaltkreis verwirklichten Prüfsignalanschluss in die Freigabeeinrichtung abfließt und damit das am Anschlussknoten messbare elektrische Potential des Prüfsignals verfälscht. Dies gilt insbesondere dann, wenn es sich bei dem Prüfsignalanschluss um einen hochohmigen Anschluss handelt, der nicht in der Lage ist, einen größeren elektrischen Strom bereitzustellen. Das heißt, dass ein Querstrom in die Freigabeeinrichtung zu einer erheblichen Potentialdifferenz zwischen dem Prüfsignalanschluss und dem Anschlussknoten oder zu einer Potentialdifferenz am Prüfsignalanschluss selbst durch den Innenwiderstand der Prüfsignalquelle führt, wobei diese Potentialdifferenz einen unerwünscht großen Messfehler hervorrufen kann. Mit der Freigabeeinrichtung gemäß der Erfindung ist es möglich, derartige Querströme zu vermeiden. Zwar fließen in der Freigabeeinrichtung bedingt durch derzeit unvermeidbare physikalische Randbedingungen noch Leckströme, diese bewegen sich jedoch im Bereich von einigen Nanoampère und haben somit einen um den Faktor 100 bis 1000 geringen Einfluss auf das Messergebnis als die Querströme, wie sie bei Freigabeeinrichtungen gemäß dem Stand der Technik auftreten können.
Durch eine querstromfreie Übertragung des Prüfsignals an den Anschlussknoten mit Hilfe der erfindungsgemäßen Freigabeeinrichtung wird demgemäß erreicht, dass das an dem Anschlussknoten bereitgestellte Prüfsignal dem am Prüfsignalanschluss bereitgestellten Signal zumindest nahezu vollständig entspricht. Das heißt, dass durch die querstromfreie Übertragung des Prüfsignals der Messfehler für das Prüfsignal erheblich reduziert werden kann.
In Ausgestaltung der Erfindung ist vorgesehen, dass die Freigabeeinrichtung frei von diskret ausgebildeten Widerständen ausgebildet ist. Diskret ausgebildete Widerstände, wie sie bei bekannten Freigabeeinrichtungen eingesetzt werden, benötigen eine erhebliche Fläche in einem integrierten Halbleiterschalkreis. Die Vermeidung von diskreten ohmschen Widerständen trägt zu einer vorteilhaften, kompakten Gestaltung des Halbleiterschaltkreises bei.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, dass die Freigabeeinrichtung als Schaltmittel zwei antiseriell geschaltete MOS-Transistoren aufweist, deren Steueranschlüsse auf unterschiedliche elektrische Potentiale geklemmt sind. Dabei kann ein elektrisches Potential am Steueranschluss des ersten Transistors einem elektrischen Potential an einem Prüfsignalanschluss entsprechen. Ein elektrisches Potential am Steueranschluss des zweiten Transistors kann dem elektrischen Potential des Anschlussknotens entsprechen. Somit werden für jeden der beiden Transistoren ein eindeutiges Bezugspotential und dadurch ein eindeutiger Schaltzustand gewährleistet.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, dass die Freigabeeinrichtung als Ansteuermittel zumindest einen Pegelumsetzer aufweist, wobei ein Eingang des Pegelumsetzers für die Einkopplung eines Freigabesignals vorgesehen ist und ein Ausgang des Pegelumsetzers zur Bereitstellung eines Steuersignals an einen Steueranschluss der Schaltmittel vorgesehen ist. Mit Hilfe des Pegelumsetzer, der häufig auch als Levelshifter bezeichnet wird, kann ein Freigabesignal oder Eingangssignal, das auf einem ersten elektrischen Potential liegt, in ein Steuersignal oder Ausgangssignal gewandelt werden, das auf einem zweiten elektrischen Potential liegt. Üblicherweise werden Pegelumsetzer zur Anhebung des elektrischen Potentials eines Eingangssignals genutzt. Das Freigabesignal kann bei dem erfindungsgemäßen integrierten Halbleiterschaltkreis insbesondere von einem Digitalteil als logisches Signal mit einem geringen Signalpegel bereitgestellt werden. Mit Hilfe des Pegelumsetzers wird das Freigabesignal in ein Steuersignal umgesetzt, dessen Pegel ausreichend groß ist, um das an der Signalleitung anliegende Prüfsignal mit Hilfe der Schaltmittel zuverlässig zu sperren oder freizugeben. Vorzugsweise ist jedem der Transistoren der Freigabeeinrichtung ein Pegelumsetzer zugeordnet.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, dass ein erster Versorgungsanschluss des ersten Pegelumsetzers mit einem ersten Versorgungsanschluss des zweiten Pegelumsetzers verbunden ist. Damit kann ein einfacher Schaltungsaufbau verwirklicht werden.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, dass ein zweiter Versorgungsanschluss des ersten Pegelumsetzers auf ein elektrisches Potential eines Prüfsignalanschlusses gelegt ist. Damit kann das Steuersignal, das vom ersten Pegelumsetzer an das Schaltmittel ausgegeben wird, an den Pegel des Prüfsignals angeglichen werden. Somit wird bei einer Ausführung der Schaltmittel als MOS-Transistoren ein Signalpegel am Steueranschluss des MOS-Transistors zur Verfügung gestellt, der zuverlässig zur Ansteuerung der Schaltmittel ausreicht.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, dass ein zweiter Versorgungsanschluss des zweiten Pegelumsetzers auf ein elektrisches Potential des Anschlussknotens gelegt ist. Der Vorteil einer derartigen Ankopplung des zweiten Versorgungsanschlusses liegt darin, dass der zweite Pegelumsetzer bei entsprechendem Freigabesignal ein elektrisches Potential an den Steueranschluss des zweiten Transistors bereitstellen kann, dass eine zuverlässige Sperrung des zweiten Transistors gewährleistet. Somit kann durch eine derartige Ankopplung des zweiten Versorgungsanschlusses des zweiten Pegelumsetzers das elektrische Potential des Anschlussknotens gegenüber einem Bezugspotential, das ebenfalls am Pegelumsetzer angelegt ist, als Steuerspannungsintervall für den zweiten Transistor genutzt werden. Dadurch findet eine dynamische Anpassung des Steuerspannungsintervalls an den jeweils am Anschlussknoten anliegenden Signalpegel statt.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus den Ansprüchen sowie aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiels, die anhand der Zeichnungen dargestellt sind. Dabei zeigt:
1 einen Schaltplan für eine Freigabeeinrichtung gemäß dem Stand der Technik,
2 einen Schaltplan eines Pegelumsetzers zur Verwendung in der erfindungsgemäßen Freigabeeinrichtung,
3 einen Schaltplan einer Freigabeeinrichtung gemäß der Erfindung,
4 einen Ausschnitt aus einem Schaltplan eines integrierten Halbleiterschaltkreises mit einem Anschlussknoten und mehreren, mit Freigabeeinrichtungen versehenen Signalleitungen.
Die in der 1 dargestellte Freigabeeinrichtung 210 gemäß dem Stand der Technik ist in einem nicht näher dargestellten integrierten Halbleiterschaltkreis verwirklicht. Die Freigabeeinrichtung 210 weist einen NMOS-Transistor 212, einen ersten PMOS-Transistor 214, einen zweiten PMOS-Transistor 216 und einen Widerstand 218 auf.
An einem als Gate-Anschluss G bezeichneten Steueranschluss des NMOS-Transistors 212 ist eine Freigabesignalleitung 226 angeschlossen, die mit einem Freigabesignal aus einem nicht dargestellten Digitalteil des integrierten Halbleiterschaltkreises beaufschlagt werden kann. Der als Source-Anschluss S bezeichnete erste Stromanschluss des NMOS-Transistors 212 ist mit Masse verbunden, während der als Drain-Anschluss D bezeichnete zweite Stromanschluss des NMOS-Transistors 212 mit einer Steuersignalleitung 228 verbunden ist.
Die Steuersignalleitung 228 endet an einem Steueranschluss-Knotenpunkt 230, der elektrisch mit dem Widerstand 218 sowie mit den als Gate-Anschlüssen G bezeichneten Steueranschlüssen der ersten und zweiten PMOS-Transistoren 214, 216 verbunden. Über den Widerstand 218, der einen exemplarischen Widerstandswert von 1 Megaohm aufweist, sind die jeweils als Source-Anschlüsse S bezeichneten ersten Stromanschlüsse der beiden PMOS-Transistoren 214, 216 mit dem Steueranschluss-Knotenpunkt 230 verbunden. Die als Drain-Anschlüsse D bezeichneten zweiten Stromanschlüsse der beiden PMOS-Transistoren 214, 216 sind wie die ersten Stromanschlüsse S mit einer zwischen den elektrischen Knoten 220 und 222 ausgebildeten Prüfsignalleitung 232 verbunden. Somit sind die beiden PMOS-Transistoren 214, 216 in die Prüfsignalleitung 232 eingeschleift und können eine Sperrung oder Freigabe der Prüfsignalleitung 232 bewirken. Von der Prüfsignalleitung 232 ist ein als Testpad ausgeführter Anschlussknoten 224 abgezweigt, der mit Hilfe einer nicht dargestellten, elektrisch leitenden Prüfnadel abgetastet werden kann.
Wenn an der Freigabesignalleitung 226 ein Freigabesignal mit einem logischen „low"-Pegel anliegt, reicht die Steuerspannung UGS am NMOS-Transistor 212 nicht aus, um den NMOS-Transistor 212 durchzuschalten. Somit liegen die Steuersignalleitung 228 und die Steueranschlüsse G der ersten und zweiten PMOS-Transistoren 214, 216 wegen des Potentialausgleichs über den Widerstand 218 auf dem elektrischen Potential der ersten Stromanschlüsse S der ersten und zweiten PMOS-Transistoren 214, 216. Damit liegt keine nennenswerte Steuerspannung UGS zwischen den Steueranschlüssen G und den Stromanschlüssen S der PMOS-Transistoren 214, 216 vor, so dass zumindest derjenige PMOS-Transistor 214, 216 sperrt, dessen zweiter Stromanschluss D auf einem niedrigeren elektrischen Potential gegenüber den Steueranschlüssen G liegt.
Wenn an der Freigabesignalleitung 226 ein Freigabesignal mit einem logischen „high"-Pegel anliegt, übersteigt die Steuerspannung USG am NMOS-Transistor 212 die Schwellspannung, so dass der NMOS-Transistor 212 durchgeschaltet wird. Damit liegen die Steuersignalleitung 228 und die Steueranschlüsse G der ersten und zweiten PMOS-Transistoren 214, 216 auf dem Massepotential. Dadurch wird eine negative Steuerspannung an den Steueranschlüssen G gegenüber dem zwischen den Knoten 220 und 222 anliegenden elektrischen Potential bewirkt, so dass beide PMOS-Transistoren 214, 216 durchgeschaltet werden. In diesem Zustand liegt also eine elektrisch leitende Verbindung zwischen den Knoten 220 und 222 vor.
Allerdings fließt selbst bei einem groß gewählten Widerstand 218 ein Querstrom vom Knoten 220 bzw. vom Knoten 222 zum Massepotential. Dadurch kann für ein am Knoten 222 zu messendes elektrisches Potential ein erheblicher Messfehler auftreten, sofern der Knoten 220 als hochohmiger Anschluss ausgeführt ist.
Bei den derzeit üblichen Aufbautechnologien für integrierte Halbleiterschaltkreise können Widerstände mit Widerstandswerten bis in einen Bereich von ca. 1 Megaohm verwirklicht werden. Noch größere Widerstände sind sowohl aus technologischer wie auch aus ökonomischer Sicht sehr ungünstig. Bei einem exemplarisch gewählten Widerstandswert von 1 Megaohm für den Widerstand 218 und einer exemplarisch gewählten Prüfspannung von 5 Volt am Knoten 220 oder 222 fließt bei der vorstehend beschriebenen, bekannten Freigabeeinrichtung 210 ein Querstrom von ca. 5 Mikroampere über den Widerstand 218 an den Masseanschluss. Dieser Querstrom verfälscht bei Prüfspannungen von hochohmigen Prüfanschlüssen das am Knoten 222 abtastbare Messergebnis.
Die in den nachfolgenden 2 bis 4 beschriebenen Schaltungsteile dienen der Reduktion von Querströmen. Die in der 2 dargestellte Ausführungsform eines Pegelumsetzers 110 ermöglicht eine Anhebung eines ersten Signalpegels eines Freigabesignals, das an einem Freigabe-Signaleingang 126 angelegt werden kann, auf einen zweiten Signalpegel des an einem zweiten Versorgungsanschluss 132 anliegenden elektrischen Potentials. Dies ist insbesondere dann von Bedeutung, wenn ein Freigabesignal, das von einer nicht dargestellten Digitalschaltung erzeugt wird, für die Ansteuerung eines ebenfalls nicht dargestellten Schaltungsteils verwendet werden soll, der auf einem höheren Signalpegel betrieben wird. Üblicherweise kann die Digitalschaltung lediglich Signale mit geringen Signalpegeln bereitstellen.
Ein am Freigabe-Signaleingang 126 angelegtes logisches Signal, das einen „low"-Pegel oder einen „high"-Pegel einnehmen kann, wird in einem ersten Inverter 112 invertiert. Das invertierte Freigabesignal wird an einem als Gate-Anschluss G bezeichneten Steueranschluss eines zweiten NMOS-Transistors 118 bereitgestellt. Das invertierte Freigabesignal wird darüber hinaus von einem zweiten Inverter 114 erneut invertiert und an einem Steueranschluss G des ersten NMOS-Transistors 116 bereitgestellt. Je nach Signalpegel des Freigabesignals wird einer der beiden PMOS-Transistoren 120, 122 leitend geschaltet und legt ein entsprechendes elektrisches Potential an den dritten Inverter 124 an.
Ein am Freigabe-Signaleingang 126 bereitgestelltes Freigabesignal mit einem „low"-Pegel führt dazu, dass der erste NMOS-Transistor 116 sperrt. Der zweite NMOS-Transistor 118 wird hingegen leitend, da dort zwischen dem Steueranschluss G und dem ersten Stromanschluss S, der auf einem niedri geren Bezugspotential, insbesondere Masse, liegt, eine positive Steuerspannung UGS anliegt. Dadurch wird über die zugeordnete, nicht näher bezeichnete Verbindungsleitung vom zweiten Stromanschluss D des zweiten NMOS-Transistors 118 das Bezugspotential/Massepotential an den Steueranschluss G des ersten PMOS-Transistors 120 angelegt. Damit liegt zwischen dem Steueranschluss G des ersten PMOS-Transistors 120 und dem ersten Stromanschluss des ersten PMOS-Transistors 120 eine negative Spannung an. Der erste PMOS-Transistor 120 wird daraufhin leitend und stellt die am zweiten Versorgungsanschluss 132 angelegte Versorgungsspannung an den zweiten Stromanschluss D des ersten NMOS-Transistors 116, an den Steueranschluss G des zweiten PMOS-Transistors 122 sowie an den Eingang des dritten Inverters 124 bereit. Der dritte Inverter 124 invertiert den an seinem Eingang anliegenden „high"-Pegel und stellt einen „low"-Pegel als Ausgangssignal bereit.
Wird hingegen an den Freigabe-Signaleingang 126 ein Freigabesignal mit einem „high"-Pegel angelegt, so wird durch die doppelte Invertierung der ersten und zweiten Inverter 112, 114 ein positiver Pegel an den ersten NMOS-Transistor 116 angelegt, der somit leitend wird oder „durchschaltet" und den zweiten PMOS-Transistor 122 sowie den Eingang des dritten Inverters 124 auf das Bezugspotential/Masselpotential bzw. somit auf einen „Iow"-Pegel legt. Der zweite PMOS-Transistor 122 schaltet ebenfalls durch und legt den Steuereingang G des ersten PMOS-Transistors auf das Potential des zweiten Versorgungsanschlusses 132, so dass dieser zuverlässig sperrt. Da am dritten Inverter 124 zumindest im Wesentlichen das Bezugspotential des Bezugspotentialanschlusses 128 anliegt und dieses üblicherweise ein Massepotential ist, invertiert der dritte Inverter 124 einen logischen „low"-Pegel in einen logischen „high"-Pegel auf dem Spannungsniveau des zweiten Versorgungsanschlusses 132. Dieser logische „high"-Pegel, der einen höheren Pegel als das ursprünglich eingeleitete Freigabesignal aufweist, kann nunmehr als Schaltsignal für weitere, nicht dargestellte Schaltungsteile eingesetzt werden.
Der vorstehend beschriebene Pegelumsetzer kann auch in abgewandelter Form ohne Änderung seiner Funktion ausgestaltet sein. Denkbar ist eine nicht dargestellte Ausführungsform, bei der zur Vereinfachung der zweite Inverter (114) und der dritte Inverter (128) entfallen. Andere Ausführungsformen von Pegelumsetzern können ebenfalls eingesetzt werden.
Die in der 3 dargestellte Freigabeeinrichtung 10 weist als Ansteuerungsmittel einen ersten Pegelumsetzer 12 und einen zweiten Pegelumsetzer 14 sowie als Schaltmittel einen ersten PMOS-Transistor 16 und einen zweiten PMOS-Transistor 18 auf. Die Pegelumsetzer 12 und 14 sind entsprechend der 2 ausgeführt. Weiterhin ist ein Inverter 20 vorgesehen, der mit Eingangsanschlüssen 28, 30 der beiden Pegelumsetzer 12, 14 verbunden ist. Ein logisches Eingangssignal oder auch Freigabesignal für den Inverter 20 wird von einem nicht näher dargestellten Digitalteil des integrierten Hableiterschaltkreises bereitgestellt und dient zur Bewirkung einer Freigabe oder Blockierung einer Signalleitung 52.
Zu diesem Zweck sind die als PMOS-Transistoren 16, 18 mit ihren ersten und zweiten, auch als Source-Anschlüsse S und als Drain-Anschlüsse D bezeichneten Stromanschlüssen 42, 44, 48, 50 in die Signalleitung 52 eingeschleift. Der erste Stromanschluss 42 des ersten PMOS-Transistors 16 ist mit einem Prüfsignalanschluss 54 verbunden, an dem ein elektrisches Potential anliegen kann, das an einen Anschlussknoten 22 geleitet werden soll. Der zweite Stromanschluss 44 des ersten PMOS-Transistors 16 ist mit dem zweiten Stromanschluss 50 des zweiten PMOS-Transistors 18 verbunden. Dessen erster Stromanschluss 48 ist mit dem Anschlussknoten 22 verbunden. Die auch als Gate-Anschlüsse G bezeichneten Steueranschlüsse 40, 46 der PMOS-Transistoren 16, 18 werden jeweils von Signalpegeln angesteuert, die an den Ausgangsanschlüssen 24, 26 der Pegelumsetzer 12, 14 anliegen können. Diese Signalpegel werden von den logischen Signalpe geln, die an den Eingangsanschlüssen 28, 30 der Pegelumsetzer 12, 14 anliegen, gesteuert.
Durch die antiserielle Anordnung der beiden PMOS-Transistoren 16, 18 sowie durch die zugeordneten Pegelumsetzer 12 und 14 wird erreicht, dass unabhängig von dem zwischen dem Anschlussknoten 22 und dem ersten Prüfsignalanschluss 54 angelegten elektrischen Potential eine vollständige Blockierung oder eine Freigabe der Signalleitung 52 erzielt werden kann.
Eingangsanschlüsse 28, 30 der Pegelumsetzer 12, 14 sind an einen Ausgang 62 des Inverters 20 angeschlossen. Ein Eingang 64 des Inverters 20 erhält als Eingangssignal ein logisches Freigabesignal aus einem nicht näher dargestellten Digitalteil des integrierten Halbleiterschaltkreises. Das Freigabesignal weist ein elektrisches Potential auf, das üblicherweise kleiner als ein elektrisches Potential des am ersten Prüfsignalanschluss 54 anliegenden Prüfsignals ist. Die jeweiligen ersten Versorgungsanschlüsse 32, 36 der Pegelumsetzer 12, 14 sind mit der Versorgungsspannung des Digitalteils verbunden. Der zweite Versorgungsanschluss 34 des ersten Pegelumsetzers 12 ist mit dem Prüfsignalanschluss 54 verbunden. Der zweite Versorgungsanschluss 38 des zweiten Pegelumsetzers 14 ist mit dem Anschlussknoten 22 verbunden. Die Wirkungsweise dieser spezifischen elektrischen Anbindung der zweiten Versorgungsanschlüsse 34, 38 wird im Rahmen der untenstehenden Funktionsbeschreibung der Freigabeeinrichtung 10 näher dargelegt.
Nachfolgend soll beschrieben werden, welche Pegel sich an relevanten Knotenpunkten in der Freigabeeinrichtung 10 einstellen, wenn am Freigabeanschluss bzw. Eingang 64 des Inverters 20 unterschiedliche logische Pegel eingespeist werden.
Wenn am Eingang 64 des Inverters 20 ein Eingangssignal oder Freigabesignal mit einem logischen „low"-Pegel zur Verfügung gestellt wird, so wird die ses Signal durch den Inverter 20 als logisches „high"-Signal mit dem Pegel der Versorgungsspannung des Digitalteils, die über einen Digitalteil-Versorgungsanschluss 70 bereitgestellt wird, an den beiden Eingangsanschlüsse 28, 30 der beiden Pegelumsetzer 12, 14 angelegt. Die beiden Pegelumsetzer 12, 14, die jeweils gemäß der in 2 beschriebenen Ausführungsform ausgeführt sind, wandeln das logische „high"-Signal mit dem Pegel der Versorgungsspannung des Digitalteils in logische „high"-Signale mit den Pegeln des ersten Prüfsignalanschlusses 54 bzw. des Anschlussknotens 22 um.
Das heißt, dass der erste Pegelumsetzer 12, dessen zweiter Versorgungsanschluss 34 mit dem ersten Prüfsignalanschluss 54 verbunden ist, ein logisches „high"-Signal auf dem Pegel des Prüfsignals an den Steueranschluss 40 des ersten PMOS-Transistors 16 bereitstellt. Der zweite Pegelumsetzer 14, dessen zweiter Versorgungsanschluss 38 mit dem Anschlussknoten 22 verbunden ist, stellt ein logisches „high"-Signal mit dem Pegel bereit, der an dem Anschlussknoten 22 anliegt. Dieser Pegel kann in Abhängigkeit von dem am Anschlussknoten 22 anliegenden Signal höher oder niedriger sein als der Pegel am ersten Prüfsignalanschluss 54.
Somit liegt an dem Steueranschluss 40 des ersten PMOS-Transistors 16 ein logisches „high"-Signal mit dem Pegel des ersten Prüfsignalanschlusses 54 an, während an dem Steueranschluss 46 des zweiten PMOS-Transistors 18 ein logisches „high"-Signal mit dem Pegel des am Anschlussknoten 22 anliegenden Signals bereitgestellt wird.
Unabhängig von dem elektrischen Potential zwischen dem ersten Prüfsignalanschluss 54 und dem Anschlussknoten 22 ist durch die an den Steueranschlüssen 40, 46 der PMOS-Transistoren 16, 18 anliegenden Spannungen gewährleistet, dass zumindest einer der beiden PMOS-Transistoren 16, 18 sperrt, da keine zur Freigabe der PMOS-Transistoren 16, 18 notwendige negative Spannung UGS zwischen den jeweiligen Steueranschluss und den jeweiligen ersten Stromanschlüssen vorliegt.
Wenn hingegen am Eingang 64 des Inverters 20 ein Eingangssignal oder Freigabesignal mit einem logischen „high"-Pegel zur Verfügung gestellt wird, so wird dieses Signal durch den Inverter als logisches „low"-Signal mit dem Pegel der Versorgungsspannung des Digitalteils an die beiden Eingangsanschlüsse 28, 30 der beiden Pegelumsetzer 12, 14 bereitgestellt. Die beiden Pegelumsetzer 12, 14 wandeln das logische „low"-Signal mit dem Pegel der Versorgungsspannung des Digitalteils in logische „low"-Signale mit veränderten Pegeln um.
Der erste Pegelumsetzer 12, dessen zweiter Versorgungsanschluss 34 mit dem ersten Prüfsignalanschluss 54 verbunden ist, stellt ein logisches „low"-Signal in einem Intervall zwischen dem Pegel des Prüfsignals und dem Pegel des Bezugspotentials, das am Bezugspotentialanschluss 66 anliegt, an den Steueranschluss 40 des ersten PMOS-Transistors 16 bereit. Der zweite Pegelumsetzer 14, dessen zweiter Versorgungsanschluss 38 mit dem Anschlussknoten 22 verbunden ist, stellt ein logisches „low"-Signal in einem Intervall zwischen dem Pegel, der an dem Anschlussknoten 22 anliegt, und dem Pegel des Bezugspotentialanschlusses 68 bereit. Beide Bezugspotentialanschlüsse 66, 68 sind mit dem Masseanschluss 72 verbunden.
Damit liegt sowohl am Steueranschluss 40 des ersten PMOS-Transistors 16 als auch am zweiten Steueranschluss 46 des zweiten PMOS-Transistors 18 jeweils ein logisches „low"-Signal an. Somit liegt eine für das Durchschalten der beiden PMOS-Transistoren 16, 18 notwendige negative Steuerspannung vor und die beiden PMOS-Transistoren 16, 18 können die Signalleitung 52 freigeben. Da abgesehen von bislang physikalisch unvermeidbaren Ladungsverschiebungen im Nanoampèrebereich kein Stromfluss von vom Anschlussknoten 22 oder vom Prüfsignalanschluss 54 in die Pegelumsetzer 12, 14 erfolgt, ermöglicht die Freigabeeinrichtung 10 eine querstromfreie Freiga be der Signalleitung 52. Damit kann auch bei einem hochohmigen Prüfsignalanschluss 52 eine exakte Messung des Prüfsignalpotentials am Anschlussknoten 22 vorgenommen werden.
Bei der in der 4 dargestellten Ausführungsform sind mehrere Freigabeeinrichtungen 10a, 10b, 10c und 10d gemäß der Ausführungsform der 3 mit einem gemeinsamen Anschlussknoten 22 verbunden. Jede der Freigabeeinrichtungen 10a, 10b, 10c, 10d ist mit einem Prüfsignalanschluss 54, 56, 58, 60 verbunden, an dem ein Prüfsignal mit einem positiven oder negativen oder alternierenden elektrischen Potential anliegt. Alle Freigabeeinrichtungen 10a, 10b, 10c, 10d werden jeweils mit einem Freigabesignal angesteuert, das von dem nicht näher dargestellten Digitalteil bereitgestellt wird. An dem Anschlussknoten 22 kann über die von den Prüfsignalanschlüssen 54, 56, 58 60 bereitgestellten Prüfsignale hinaus auch ein weiteres Signal, insbesondere ein im Normalbetrieb des integrierten Halbleiterschaltkreises anliegendes Signal, anliegen. Wenn keine der Freigabeeinrichtungen 10a, 10b, 10c, 10d mit einem entsprechenden Freigabesignal angesteuert wird, sind alle zugeordneten Signalleitungen 52a, 52b, 52c, 52d zuverlässig gesperrt und ein am Anschlussknoten 22 anliegender Signalpegel wird nicht an die Prüfsignalanschlüsse 54, 56, 58, 60 weitergeleitet.

10: Freigabeeinrichtung
12: erster Pegelumsetzer
14: zweiter Pegelumsetzer
16: erster PMOS-Transistor
18: zweiter PMOS-Transistor
20: Inverter
22: Anschlussknoten
24: Ausgangsanschluss (LVS1)
26: Ausgangsanschluss (LVS2)
28: Eingangsanschluss (LVS1)
30: Eingangsanschluss (LVS2)
32: erster Versorgungsanschluss (LVS1)
34: zweiter Versorgungsanschluss (LVS1)
36: erster Versorgungsanschluss (LVS2)
38: zweiter Versorgungsanschluss (LVS2)
40: Steueranschluss erster PMOS-Transistor
42: erster Stromanschluss erster PMOS-Transistor
44: zweiter Stromanschluss erster PMOS-Transistor
46: Steueranschluss zweiter PMOS-Transistor
48: erster Stromanschluss zweiter PMOS-Transistor
50: zweiter Stromanschluss zweiter PMOS-Transistor
52: Signalleitung
54: erster Prüfsignalanschluss
56: zweiter Prüfsignalanschluss
58: dritter Prüfsignalanschluss
60: vierter Prüfsignalanschluss
62: Ausgang Inverter
64: Eingang Inverter
66: Bezugspotentialanschluss (LVS1)
68: Bezugspotentialanschluss (LVS2)
70: Digitalteil-Versorgungsanschluss
72: Masseanschluss
110: Pegelumsetzer
112: erster Inverter
114: zweiter Inverter
116: erster NMOS-Transistor
118: zweiter NMOS-Transistor
120: erster PMOS-Transistor
122: zweiter PMOS-Transistor
124: dritter Inverter
126: Freigabe-Signaleingang
128: Bezugspotentialanschluss
130: erster Versorgungsanschluss
132: zweiter Versorgungsanschluss
210: Freigabeeinrichtung
212: NMOS-Transistor
214: erster PMOS-Transistor
216: zweiter PMOS-Transistor
218: Widerstand
220: ersten Knoten
222: zweiter Knoten
224: Anschlussfläche/Testpad
226: Freigabesignalleitung
228: Steuersignalleitung
230: Steueranschluss-Knotenpunkt
232: Prüfsignalleitung

Claims

Integrierter Halbleiterschaltkreis mit – einem Anschlussknoten (22), der zum Auskoppeln von elektrischen Signalen vorgesehen ist; – mehreren elektrischen Signalleitungen (52; 52a, 52b, 52c, 52d), die zur Bereitstellung von schaltkreisinternen Signalen, insbesondere Prüfsignalen, an den Anschlussknoten (22) ausgebildet sind, – in die Signalleitungen (52; 52a, 52b, 52c, 52d) ist jeweils eine schaltkreisinterne Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) eingeschleift, die zwischen einem Freigabezustand zur Freigabe der Signalleitung (52; 52a, 52b, 52c, 52d) und einem Sperrzustand zum Sperren der Signalleitung (52; 52a, 52b, 52c, 52d) schaltbar ist, – die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) weist Schaltmittel (16, 18) auf, die derart ausgebildet sind, dass der Sperrzustand für die Signalleitung (52; 52a, 52b, 52c, 52d) unabhängig von einem an der Signalleitung (52; 52a, 52b, 52c, 52d) anliegenden elektrischen Potential des Signals gewährleistet ist, – die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) weist Ansteuermittel (12, 14) auf, die zur Ansteuerung der Schaltmittel (16, 18) vorgesehen sind, dadurch gekennzeichnet, dass die Ansteuermittel (12, 14) derart ausgebildet sind, dass eine querstromfreie Freigabe der jeweiligen Signalleitung (52; 52a, 52b, 52c, 52d) gewährleistet ist.
Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) frei von diskret ausgebildeten Widerständen ausgebildet ist.
Integrierter Halbleiterschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) als Schaltmittel (16, 18) zwei antiseriell geschaltete MOS-Transistoren aufweist, deren Steueranschlüsse (40, 46) auf unterschiedliche elektrische Potentiale geklemmt sind.
Integrierter Halbleiterschaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) als Ansteuermittel (12, 14) zumindest einen Pegelumsetzer aufweist, wobei ein Eingang (28, 30) des Pegelumsetzers für die Einkopplung eines Freigabesignals vorgesehen ist und ein Ausgang (24, 26) des Pegelumsetzers zur Bereitstellung eines Steuersignals an einen Steueranschluss (40, 46) der Schaltmittel (16, 18) vorgesehen ist.
Integrierter Halbleiterschaltkreis nach Anspruch 4, dadurch gekennzeichnet, dass jedem der Transistoren (16, 18) der Freigabeeinrichtung (10; 10a, 10b, 10c, 10d) ein Pegelumsetzer (12, 14) zugeordnet ist.
Integrierter Halbleiterschaltkreis nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass ein erster Versorgungsanschluss (32) des ersten Pegelumsetzers (12) mit einem ersten Versorgungsanschluss (36) des zweiten Pegelumsetzers (14) verbunden ist.
Integrierter Halbleiterschaltkreis nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass ein zweiter Versorgungsanschluss (34) des ersten Pegelumsetzers (12) auf ein elektrisches Potential eines Prüfsignalanschlusses (54, 56, 58, 60) gelegt ist.
Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass ein zweiter Versorgungsanschluss (38) des zweiten Pegelumsetzers (14) auf ein elektrisches Potential des Anschlussknotens (22) gelegt ist.