DE10341068A1 - NPN-Darlington-ESD-Schutzschaltung - Google Patents

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Abstract

Eine Schutzschaltung für elektrostatische Entladung (ESD) umfasst eine NPN-Darlington-Schaltung und einen Metalloxid-Halbleitertransistor vom n-Typ (NMOS-Transistor) (12). Der Drain des NMOS-Transistors (12) ist an den Eingang der NPN-Darlington-Schaltung angeschlossen. Die Source des NMOS-Transistors (12) ist an den Steuereingang der NPN-Darlington-Schaltung angeschlossen. Das Gate des NMOS-Transistors (12) ist an den Ausgang der NPN-Darlington-Schaltung angeschlossen.

Description

  • Diese Erfindung bezieht sich auf eine Schutzschaltung für elektrostatische Entladung nach dem Patentanspruch 1.
  • Da statische Elektrizität leicht gebildet werden kann, indem zwei beliebige Körper verschiedener Materialien aneinander gerieben werden, kann statische Elektrizität überall auftreten. Berührt ein Körper, der statische Elektrizität aufweist, die metallischen Anschlussstifte eines ICs, so entlädt dieser eine hohe Spannung über die metallischen Anschlussstifte des ICs, wodurch dessen interne Schaltung beschädigt wird. Elektrostatische Entladung (Electrostatic discharge – ESD) verursacht, dass das elektrische System seine Wirksamkeit verliert. Tritt elektrostatische Entladung auf, so kann eine Schutzschaltung für elektrostatische Entladung eingreifen, bevor ein Puls der elektrostatischen Entladung an der inneren Schaltung ankommt, um die Hochspannung sofort zu eliminieren und die Beschädigungen durch die elektrostatische Entladung zu vermindern. Gleichzeitig muss die Schutzschaltung ebenfalls der Energie der elektrostatischen Entladung widerstehen und sich nicht selbst beschädigen. Zusätzlich arbeitet die Schutzschaltung nur, wenn elektrostatische Entladung auftritt, um einen Einfluss von elektrostatischer Entladung auf den normalen Betrieb zu verhindern.
  • Dieses berücksichtigend, ist diese Erfindung darauf gerichtet, eine NPN-Darlington-ESD-Schutzschaltung anzugeben. Die aus den NPN-BJTs gebildete NPN-Darlington-Schaltung kann einen NMOS-Transistor als einen Trigger verwenden, um die NPN-Darlington-Schaltung zu treiben, den elektrostatischen Strom zu erden, damit der ESD-Schutz verbessert wird.
  • Dies wird durch eine ESD-Schutzschaltung nach dem Patentanspruch 1 erreicht. Die abhängigen Patentansprüche beziehen sich auf korrespondierende weitere Entwicklungen und Verbesserungen.
  • Wie anhand der nachfolgenden detaillierten Beschreibung verdeutlicht wird, enthält die beanspruchte ESD-Schutzschaltung eine NPN-Darlington-Schaltung und einen Metalloxid-Halbleitertransistor vom n-Typ (NMOS-Transistor).
    •
  • Im Folgenden wird die Erfindung in Bezug auf die beigefügten Zeichnung beispielhaft weiter beschrieben. Es zeigen
  • 1 eine schematische Ansicht einer BJT-ESD-Schutzschaltung nach dem Stand der Technik,
  • 2 eine schematische Ansicht einer MOS-ESD-Schutzschaltung nach dem Stand der Technik,
  • 3 eine schematische Ansicht einer ESD-Schutzschaltung nach dieser Erfindung,
  • 4A und 4B Schnittdarstellungen einer BiCMOS-Struktur einer ESD-Schutzschaltung nach dieser Erfindung,
  • 5A und 5B Schnittdarstellungen einer CMOS-Struktur einer ESD-Schutzschaltung nach dieser Erfindung,
  • 6 eine schematische Ansicht einer an einen Source-Anschluss angeschlossenen ESD-Schutzschaltung nach dieser Erfindung, und
  • 7 eine schematische Ansicht einer komplementären ESD-Schutzschaltung nach dieser Erfindung.
  • Im Folgenden wird auf die 1 Bezug genommen. 1 zeigt eine schematische Ansicht einer BJT-ESD-Schutzschaltung nach dem Stand der Technik. Wie in 1 gezeigt, wird in einer BiCMOS-Anwendung ein NPN-BJT als eine ESD-Schutzschaltung verwendet. Eine Basis des NPN-BJTs ist potentialfrei, ein Emitter ist geerdet und ein Kollektor ist an einen Eingangsanschluss oder einen VDD-Anschluss einer internen Schaltung angeschlossen. Wenn der Eingangsanschluss oder der VDD-Anschluss der internen Schaltung von einer elektrostatischen Entladung beaufschlagt wird, arbeitet der NPN-BJT im Durchbruch, um den Strom der elektrostatischen Entladung zu erden. Der Vorteil der Verwendung des NPN-BJT mit nicht angeschlossener Basis als eine ESD-Schutzschaltung liegt in der kleinen Eingangskapazität des NPN-BJTs. Jedoch weist der NPN-BJT eine Strombegrenzung auf, wodurch der Schutzeffekt schlecht ist; dies ist der Nachteil der Verwendung des NPN-BJTs mit nicht angeschlossener Basis als Schutzschaltung.
  • Im Folgenden wird auf die 2 Bezug genommen. 2 zeigt eine schematische Ansicht einer MOS-ESD-Schutzschaltung nach dem Stand der Technik. Wie in 2 gezeigt, wird ein MOS als eine ESD-Schutzschaltung verwendet. Ein Gate des MOS ist an eine Source angeschlossen, die Source ist geerdet, und ein Drain ist an einen Eingangsanschluss oder einen Source-Anschluss einer internen Schaltung angeschlossen. Wenn der Eingangsanschluss oder der Source-Anschluss der internen Schaltung von einer elektrostatischen Entladung beaufschlagt wird, schaltet der MOS an, um den Strom der elektrostatischen Entladung zu erden. Der Vorteil der Verwendung eines MOS mit geerdetem Gate als eine ESD-Schutzschaltung ist ein besserer ESD-Schutz, da der MOS einen großen Strom leiten kann. Jedoch liegt der Nachteil der Verwendung eines MOS mit geerdetem Gate als eine ESD-Schutzschaltung darin, dass der MOS eine größere Eingangskapazität aufweist, wodurch die Arbeitsgeschwindigkeit des MOS zu langsam ist, einen kompletten Schutz der internen Schaltung zu gewährleisten.
  • Bei den zuvor angegebenen ESD-Schutzschaltungen bietet die Verwendung eines NPN-BJTs mit nicht angeschlossener Basis als eine ESD-Schutzschaltung eine schnelle Arbeitsgeschwindigkeit, aber einen schlechten ESD-Schutzeffekt und die Verwendung ei nes MOS mit geerdetem Gate als eine ESD-Schutzschaltung bietet einen besseren ESD-Schutzeffekt, aber eine Arbeitsgeschwindigkeit, die aufgrund der größeren Eingangskapazität begrenzt ist.
  • Im Folgenden wird auf die 3 Bezug genommen. 3 zeigt eine schematische Ansicht einer ESD-Schutzschaltung nach dieser Erfindung. Die ESD-Schutzschaltung 10 nach dieser Erfindung umfasst einen NMOS-Transistor 12, einen ersten NPN-BJT 14, einen zweiten NPN-BJT 16, einen ersten Widerstand 18 und einen zweiten Widerstand 20. Die beiden Kollektoren der NPN-BJTs 14, 16 sind zusammengeschlossen. Der Emitter des ersten NPN-BJTs 14 ist an die Basis des zweiten NPN-BJTs 16 angeschlossen. Der erste NPN-BJT 14 und der zweiten NPN-BJT 16 bilden eine NPN-Darlington-Schaltung. Die Basis des ersten NPN-BJTs 14 ist ein Steuereingang der NPN-Darlington-Schaltung, der Kollektor des ersten NPN-BJTs 14 ist ein Eingang der NPN-Darlington-Schaltung und der Emitter des zweiten NPN-BJTs 16 ist ein Ausgang der NPN-Darlington-Schaltung. Der Drain des NMOS-Transistor 12 ist mit dem Eingang der NPN-Darlington-Schaltung verbunden, das Gate des NMOS-Transistors 12 ist mit dem Ausgang der NPN-Darlington-Schaltung verbunden und die Source des NMOS-Transistors ist mit dem Steuereingang der NPN-Darlington-Schaltung verbunden. Der Eingang der NPN-Darlington-Schaltung ist mit einem Eingangsanschluss 22 einer internen Schaltung verbunden und der Ausgang ist geerdet. Der erst Widerstand 18 ist zwischen die Basis des ersten NPN-BJTs 14 und Erde geschaltet. Der zweite Widerstand 20 ist zwischen die Basis des zweiten NPN-BJTs 16 und Erde geschaltet. Wenn der Eingangsanschluss 22 der internen Schaltung von einer elektrostatischen Entladung beaufschlagt wird, wird der NMOS-Transistor 12 getriggert, um sofort so anzuschalten, dass der elektrostatische Strom durch den ersten Widerstand 18 fließt, wodurch ein Spannungsabfall gebildet wird. Der Spannungsabfall treibt den ersten NPN-BJT 14 zum Einschalten, sodass der elektrostatische Strom durch den zweiten Widerstand 20 fließt, wo durch ein weiterer Spannungsabfall gebildet wird. Dieser Spannungsabfall treibt den zweiten NPN-BJT 16 zum Anschalten, um den größten Teil des elektrostatischen Stroms durch diese Schleife an Erde abzuleiten und den ESD-Schutz zu erhalten. In diesem Beispiel ist der Emitter des zweiten NPN-BJTs 16 doppelt so breit ausgelegt, wie der des ersten NPN-BJTs 14, um einen besseren ESD-Schutz zu erreichen. Die Widerstandswerte des ersten Widerstands 18 und des zweiten Widerstands 20 sind zu 500 Ω gewählt, um die Spannungsabfälle zum Anschalten der NPN-BJTs 14, 16 zu bilden. Die Breite des Emitters des ersten NPN-BJTs 14 und des zweiten NPN-BJTs 16 und die Widerstandswerte des ersten Widerstands 18 und des zweiten Widerstands 20 können nach dieser Erfindung entsprechend der Praktikabilität gewählt werden.
  • Im Folgenden wird auf die 4A und 4B Bezug genommen. 4A und 4B zeigen Schnittdarstellungen einer BiCMOS-Struktur einer ESD-Schutzschaltung nach dieser Erfindung. Wie in 4A gezeigt ist, wird in einem BiCMOS-Prozess zunächst eine P-epi-Schicht oder eine N-epi-Schicht 32 auf einem P-Substrat 30 gebildet, wonach eine verdeckte N+-Schicht 34 in die Epitaxi-Schicht 32 eingebettet wird. Auf der verdeckten N+-Schicht 34 wird eine P-Wanne 38 gebildet und um einen Umfang der P-Wanne 38 wird auf der verdeckten N+-Schicht 34 eine NW+-Senke 36 injiziert, um die P-Wanne 38 und das P-Substrat 30 zu isolieren. Schließlich wird in die P-Wanne 38 ein N+-Knoten 40 eingebettet. In dieser Struktur nach dieser Erfindung verwendet ein NPN-BJT den N+-Knoten 40 als einen Emitter, die P-Wanne 38 als eine Basis und die verdeckte N+-Schicht 34 als einen Kollektor, wie in 4A gezeigt. Ein NMOS-Transistor verwendet zwei N+-Knoten 40 als ein Drain und eine Source und eine auf dem Kanal zwischen den beiden N+-Knoten 40 gebildete Isolationsschicht 42 als ein Gate, wie in 4B gezeigt. Der in der P-Wanne 38 aufgebaute NMOS-Transistor wird durch die NW+-Senke 36 und die verdeckte N+-Schicht 34 isoliert, bei dem in 3 gezeigten NMOS-Transistor 12 durch einen Kreis dargestellt.
  • Aufgrund der spezifisch isolierten Struktur kann die NPN-Darlington-Schaltung den NMOS-Transistor als einen Trigger verwenden, um einen besseren ESD-Schutz zu erreichen.
  • Im Folgenden wird auf die 5A und die 5B Bezug genommen. 5A und 5B zeigen Schnittdarstellungen einer CMOS-Struktur einer ESD-Schutzschaltung nach dieser Erfindung. Ähnlich wird in einem COMOS-Prozess eine tiefe N-Wanne 52 ebenfalls verwendet, um eine P-Wanne 54 und ein P-Substrat 50 zu isolieren. Wie in 5A gezeigt, wird die tiefe N-Wanne 52 zunächst in das P-Substrat 50 eingebettet, wonach die P-Wanne 54 in die tiefe N-Wanne 52 eingebettet wird. Schließlich wird ein N+-Knoten 56 in die P-Wanne 54 eingebettet. Ein NPN-BJT verwendet den N+-Knoten 56 als einen Emitter, die P-Wanne als eine Basis und die tiefe N-Wanne als einen Kollektor, wie in 5A gezeigt. Ein NMOS-Transistor verwendet zwei N+-Knoten 56 als ein Drain und eine Source und eine auf dem Kanal zwischen den beiden N+-Knoten 56 gebildete Isolationsschicht 58 als ein Gate, wie in 5B gezeigt. Die tiefe N-Wanne 52 isoliert den NMOS-Transistor in der P-Wanne 54, bei dem in 3 gezeigten NMOS-Transistor 12 durch einen Kreis dargestellt.
  • Im Folgenden wird auf die 6 Bezug genommen. 6 zeigt eine schematische Ansicht einer an einen Source-Anschluss angeschlossenen ESD-Schutzschaltung nach dieser Erfindung. Zur klareren Darstellung weisen ähnliche Elemente in 3 und 6 die gleiche Funktion und das gleiche Referenzzeichen auf. In 3 ist der Eingang der NPN-Darlington-Schaltung mit dem Eingangsanschluss 22 der internen Schaltung verbunden. Wird der Eingangsanschluss 22 der internen Schaltung von elektrostatischer Entladung beaufschlagt, so schaltet die ESD-Schutzschaltung 10 an, um den elektrostatischen Strom zu erden. Ähnlich kann der Eingang der NPN-Darlington-Schaltung der ESD-Schutzschaltung 10 auch an einen Source-Anschluss 24 angeschlossen werden. Wird der Source-Anschluss 24 von einer elek trostatischen Entladung beaufschlagt, so schaltet die ESD-Schutzschaltung 10 an, um den elektrostatischen Strom zu erden. Im allgemeinen werden ein Modell eines menschlichen Körpers (Human-Body-Model – HBM) und ein Modell einer Maschine (Machine-Model – MM) verwendet, um die elektrostatische Entladung zu simulieren. Der Effekt des ESD-Schutzes wird bestimmt, indem Werte des HBM oder des MM gemessen werden, wobei ein großer Wert des HBM und MM einen besseren ESD-Schutz anzeigt. Wird eine ESD-Schutzschaltung an einen Eingangsanschluss einer internen Schaltung angeschlossen, so beträgt der HBM-Wert nach dem Stand der Technik 2,5 KV und der MM-Wert 200 V; jedoch beträgt der HBM-Wert dieser Erfindung 5,5 KV und der MM-Wert 500 V. Wird eine ESD-Schutzschaltung an einen Source-Anschluss einer internen Schaltung angeschlossen, so beträgt der HBM-Wert nach dem Stand der Technik 5 KV und der MM-Wert 200 V; jedoch beträgt der HBM-Wert dieser Erfindung 5 KV und der MM-Wert 400 V. Entsprechend dieser Daten schützt die ESD-Schutzschaltung 10 eine Schaltung effektiv gegen elektrostatische Entladung.
  • Im Folgenden wird die 7 Bezug genommen. 7 zeigt eine schematische Ansicht einer komplementären ESD-Schutzschaltung nach dieser Erfindung. Empfängt in 3 die Source einen elektrostatische Entladungspuls, so muss der elektrostatische Strom über Erde an den Eingangsanschluss 22 der internen Schaltung fließen und der Effekt des ESD-Schutzes kann höheren Ansprüchen nicht genügen. Wie in 7 gezeigt, ist zwischen der Source und dem Eingangsanschluss 22 der internen Schaltung eine Schaltung 26 hinzugefügt, die vollständig komplementär zu der in 3 gezeigten ESD-Schutzschaltung 10 aus PNP-BJTs und einem PMOS-Transistor aufgebaut ist. Empfängt die Source eine elektrostatische Entladung, so fließt der elektrostatische Strom direkt durch die Schaltung 26 an den Eingangsanschluss 22 der internen Schaltung, um den Effekt des ESD-Schutzes zu verstärken.
  • Im Gegensatz zu dem Stand der Technik verwendet die ESD-Schutzschaltung 10 nach dieser Erfindung eine N-Wanne 36 und eine verdeckte N+-Schicht 34, um den NMOS-Transistor in der P-Wanne 38 in einer BiCMOS-Anwendung zu isolieren und verwendet eine tiefe N-Wanne 52, um den NMOS-Transistor in der P-Wanne 54 in einer CMOS-Anwendung zu isolieren. Aufgrund der Isolationstechnik kann die aus den NPN-BJTs 14, 16 aufgebaute NPN-Darlington-Schaltung den NMOS-Transistor 12 als einen Trigger verwenden, um die NPN-Darlington-Schaltung zu treiben, den elektrostatischen Strom so zu erden, dass der ESD-Schutz verbessert wird. Experimente haben bestätigt, dass die ESD-Schutzschaltung nach dieser Erfindung effektiver ist, als der Stand der Technik, egal ob die Schutzschaltung mit dem Source-Anschluss oder dem Eingangsanschluss der internen Schaltung verbunden ist.
  • Zusammenfassend umfasst eine Schutzschaltung für elektrostatische Entladung (ESD) eine NPN-Darlington-Schaltung und einen Metalloxid-Halbleitertransistor vom n-Typ (NMOS-Transistor) 12. Der Drain des NMOS-Transistors 12 ist an den Eingang der NPN-Darlington-Schaltung angeschlossen. Die Source des NMOS-Transistors 12 ist an den Steuereingang der NPN-Darlington-Schaltung angeschlossen. Das Gate des NMOS-Transistors 12 ist an den Ausgang der NPN-Darlington-Schaltung angeschlossen.

Claims (12)

  1. Eine Schutzschaltung (10) für elektrostatische Entladung mit: einer NPN-Darlington-Schaltung, die einen Eingang und einen Ausgang umfasst, wobei der Ausgang der NPN-Darlington-Schaltung geerdet ist; und einem N-Kanal Metalloxid-Halbleiter- (NMOS-) Transistor (12), wobei ein Drain des NMOS-Transistors (12) an den Eingang der NPN-Darlington-Schaltung angeschlossen ist, eine Source des NMOS-Transistors (12) an einen Steuereingang der NPN-Darlington-Schaltung angeschlossen ist, ein Gate des NMOS-Transistors (12) mit dem Ausgang der NPN-Darlington-Schaltung verbunden ist.
  2. Die Schutzschaltung (10) für elektrostatische Entladung nach Anspruch 1, dadurch gekennzeichnet, dass die NPN-Darlington-Schaltung weiter zwei bipolare Transistoren (BJTs) vom NPN-Typ (14, 16) umfasst, wobei jeder NPN-BJT (14, 16) eine verdeckte N+-Schicht (34), eine auf der verdeckten N+-Schicht (34) gebildete P-Wanne (38), eine um die P-Wanne (38) auf der verdeckten N+-Schicht (34) gebildeten N-Wanne (36), und einen auf der Oberseite der P-Wanne (38) gebildeten N+-Knoten (40) umfasst; und der NMOS-Transistor (12) eine verdeckte N+-Schicht (34), eine auf der verdeckten N+-Schicht (34) gebildete P-Wanne (38), eine um die P-Wanne (38) auf der verdeckten N+-Schicht (34) gebildete N-Wanne (36), und zwei auf einer Oberseite der P-Wanne (38) gebildeten N+-Knoten (40) umfasst.
  3. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 2, dadurch gekennzeichnet, dass die beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) auf einem P-Substrat (30) gebildet sind, und die N-Wannen (36) der beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) verwendet werden, die P-Wannen (38) und das P-Substrat (30) zu isolieren.
  4. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 3, dadurch gekennzeichnet, dass die Schutzschaltung (10) für elektrostatische Entladung weiter eine auf dem P-Substrat (30) gebildete P-epi-Schicht (32) umfasst, und dass die N-Wannen (36) der beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) auf der P-epi-Schicht (32) gebildet sind.
  5. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 3, dadurch gekennzeichnet, dass die Schutzschaltung (10) für elektrostatische Entladung weiter eine auf dem P-Substrat (30) gebildete N-epi-Schicht (32) umfasst, und dass die N-Wannen (36) der beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) auf der N-epi-Schicht (32) gebildet sind.
  6. Die Schutzschaltung (10) für elektrostatische Entladung nach einem der Patentansprüche 3 bis 5, dadurch gekennzeichnet, dass die Schaltung durch einen BiCMOS-Prozess hergestellt ist.
  7. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 1, dadurch gekennzeichnet, dass die NPN-Darlington-Schaltung weiter zwei NPN-BJTs (14, 16) umfasst, wobei jeder NPN-BJT (14, 16) eine tiefe N-Wanne (52), eine auf der tiefen N-Wanne (52) gebildete P-Wanne (54), und einen in einer Oberseite der P-Wanne (54) gebildeten N+-Knoten aufweist; und der NMOS-Transistor (12) eine tiefe N-Wanne (52), eine auf der tiefen N-Wanne (52) gebildete P-Wanne (54), und zwei N+-Knoten (56) umfasst, die in einer Oberseite der P-Wanne (54) gebildet sind.
  8. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 7, dadurch gekennzeichnet, dass die beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) auf einem P-Substrat (50) gebildet sind, und die tiefen N-Wannen (52) der beiden NPN-BJTs (14, 16) und der NMOS-Transistor (12) verwendet werden, die P-Wannen (54) und das P-Substrat (50) zu isolieren.
  9. Die Schutzschaltung (10) für elektrostatische Entladung nach Patentanspruch 8, dadurch gekennzeichnet, dass die Schaltung durch einen CMOS-Prozess hergestellt ist.
  10. Die Schutzschaltung (10) für elektrostatische Entladung nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass der Eingang der NPN-Darlington-Schaltung an einen Eingangsanschluss (24) einer anderen Schaltung angeschlossen ist.
  11. Die Schutzschaltung (10) für elektrostatische Entladung nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass der Eingang der NPN-Darlington-Schaltung an eine Spannungsquelle (24) angeschlossen ist.
  12. Die Schutzschaltung (10) für elektrostatische Entladung nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass die Schutzschaltung für elektrostatische Entladung (10) weiter umfasst: eine PNP-Darlington-Schaltung, wobei ein Eingang der PNP-Darlington-Schaltung an den Eingang der NPN-Darlington-Schaltung angeschlossen ist, ein Ausgang der PNP-Darlington-Schaltung an eine Spannungsquelle angeschlossen ist; und einen P-Kanal Metalloxid-Halbleiter- (PMOS-) Transistor, wobei ein Drain des PMOS-Transistors an den Eingang der PNP-Darlington-Schaltung angeschlossen ist, eine Source des PMOS-Transistors an einen Steuereingang der PNP-Darlington-Schaltung angeschlossen ist, ein Gate des PMOS- ..Transistors an den Ausgang der PNP-Darlington-Schaltung angeschlossen ist.
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