DE102009045793B4

DE102009045793B4 - Klemmbauelement für elektrostatische Entladung

Info

Publication number: DE102009045793B4
Application number: DE102009045793.3A
Authority: DE
Inventors: Dr. Russ Christian
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-12-05
Filing date: 2009-10-19
Publication date: 2018-11-08
Anticipated expiration: 2029-10-20
Also published as: US9728512B2; US7982523B2; US20110241731A1; US20100140712A1; DE102009045793A1

Abstract

Halbleiterbauelement, aufweisend:
einen ersten Transistor (100), wobei der erste Transistor ein ESD-Schutztransistor ist und eine erste Source-/Drainelektrode und eine zweite Source-/Drainelektrode aufweist, wobei die erste Source-/Drainelektrode an einen ersten Potentialknoten (VDD) gekoppelt ist, wobei die zweite Source-/Drainelektrode an einen zweiten Potentialknoten (VSS) gekoppelt ist;
einen ODER-Logikblock (42);
wobei ein erster Eingang des ODER-Logikblocks (42) an den ersten Potentialknoten (VDD) mittels eines Kondensators (20) gekoppelt ist, wobei der erste Eingang des ODER-Logikblocks (42) an den zweiten Potentialknoten (VSS) durch einen Widerstand (10) gekoppelt ist;
wobei ein zweiter Eingang des ODER-Logikblocks (42) an einen Substraterfassungsknoten des ersten Transistors gekoppelt ist;
wobei ein Ausgang des ODER-Logikblocks an eine Gateelektrode des ersten Transistors gekoppelt ist; und
wobei der erste Transistor derart eingerichtet ist, dass er für die Dauer eines ESD-Impulses an einem Übergang zwischen einem MOS-Modus und einem Bipolarmodus arbeitet, was zu einem erhöhten Substratpotential führt, wobei das erhöhte Substratpotential zu einer Schaltung geführt wird, von der eine Vorspannung erzeugt wird.

Description

Die vorliegende Erfindung betrifft allgemein die elektrostatische Entladung und insbesondere ein Halbleiterbauelement zum Schützen vor elektrostatischer Entladung.
Da Elektronikkomponenten zusammen mit den internen Strukturen in integrierten Schaltungen immer kleiner werden, wird es zunehmend leichter, Elektronikkomponenten entweder vollständig zu zerstören oder anderweitig zu beeinträchtigen. Insbesondere sind viele integrierte Schaltungen für eine Beschädigung durch Entladung von statischer Elektrizität hochanfällig. Im Allgemeinen ist die elektrostatische Entladung (ESD - Electrostatic Discharge) der Transfer einer elektrostatischen Ladung zwischen Körpern, die auf unterschiedlichen elektrostatischen Potentialen oder Spannungen liegen, hervorgerufen durch direkten Kontakt oder induziert durch ein elektrostatisches Feld. Die Entladung von statischer Elektrizität oder ESD ist für die Elektronikindustrie ein kritisches Problem geworden.
Bauelementausfälle, die von ESD-Ereignissen herrühren, sind nicht immer sofort katastrophal oder offensichtlich. Oftmals wird das Bauelement nur geringfügig geschwächt, ist aber weniger in der Lage, normale Arbeitsbeanspruchungen auszuhalten. Ein derartiges geschwächtes Bauelement kann zu Zuverlässigkeitsproblemen führen. Deshalb sollten verschiedene ESD-Schutzschaltungen in einer integrierten Schaltung enthalten sein, um ihre verschiedenen Komponenten zu schützen.
Wenn ein Transistor von einem ESD-Impuls beeinflusst wird, kann die extrem hohe Spannung des ESD-Impulses den Transistor durchschlagen und potentiell eine permanente Beschädigung hervorrufen. Folglich müssen die Transistoren einer integrierten Schaltung vor ESD-Impulsen geschützt werden, um solche Beschädigungen zu verhindern.
Integrierte Schaltungen und die Geometrie der Transistoren, die die integrierten Schaltungen bilden, werden ständig hinsichtlich ihrer Größe reduziert und die Transistoren werden enger beieinander angeordnet. Die physikalische Größe eines Transistors begrenzt die Spannung, die der Transistor aushalten kann, ohne beschädigt zu werden. Somit nehmen die Durchschlagspannungen von Transistoren ab und Ströme, die Komponenten überhitzen können, werden häufiger von den Spannungen und Strömen erreicht, die von einem ESD-Ereignis induziert werden.
Somit besteht ein Bedarf an kleinen ESD-Schutzbauelementen, die schnell ausgelöst und während der Dauer des Impulses durchleiten können, und dennoch gegenüber Störeffekten wie etwa falschem Auslösen robust sind.
Durch bevorzugte Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder umgangen und technische Vorteile im Allgemeinen erzielt.
In US 2007 / 0 171 587 A1 wird eine ESD-Schutzschaltung mit Rückkopplungstechnik beschrieben. In US 2004 / 0 125 521 A1 wird eine Schutzschaltung gegen elektrostatische Entladungen beschrieben. In US 2006 / 0 176 626 A1 wird eine elektrostatische Entladungsleistungsklemme mit Anschaltdetektion beschrieben.
Ausführungsformen der Erfindung enthalten Klemmen für elektrostatische Entladung. Gemäß einer bevorzugten Ausführungsform der Erfindung enthält ein Halbleiterbauelement einen ersten Transistor, wobei der erste Transistor eine erste Source-/Drainelektrode und eine zweite Source-/Drainelektrode aufweist, wobei die erste Source-/Drainelektrode an einen ersten Potentialknoten gekoppelt ist und wobei die zweite Source-/Drainelektrode an einen zweiten Potentialknoten gekoppelt ist. Das Bauelement weist weiterhin einen ODER-Logikblock auf, wobei ein erster Eingang des ODER-Logikblocks an den ersten Potentialknoten mittels eines Kondensators gekoppelt ist, wobei der erste Eingang des ODER-Logikblocks an den zweiten Potentialknoten durch einen Widerstand gekoppelt ist und wobei ein zweiter Eingang des ODER-Logikblocks an einen Substraterfassungsknoten des ersten Transistors gekoppelt ist; wobei ein Ausgang des ODER-Logikblocks an eine Gateelektrode des ersten Transistors gekoppelt ist; und wobei der erste Transistor derart eingerichtet ist, dass er für die Dauer eines ESD-Impulses an einem Übergang zwischen einem MOS-Modus und einem Bipolarmodus arbeitet, was zu einem erhöhten Substratpotential führt, wobei das erhöhte Substratpotential zu einer Schaltung geführt wird, von der eine Vorspannung erzeugt wird.
Das oben gesagte hat die Merkmale einer Ausführungsform der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden.
Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen. Es zeigen:

1, die die 1a-1c enthält, Klemmbauelemente für elektrostatische Entladung nach dem Stand der Technik;
2, die die 2a und 2b enthält, ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung, wobei 2a die Schaltung zeigt und 2b den Betrieb des MOS-Transistors der ESD-Klemme zeigt;
3, die die 3a und 3b enthält, den Betrieb von Klemmbauelementen für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
4 ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
5 ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
6 ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
7 ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
8 ein Klemmbauelement für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung;
9 ein Klemmbauelement für elektrostatische Entladung, wobei der MOS-Transistor einen PMOS-Transistor aufweist, gemäß einer Ausführungsform der Erfindung;
10, die die 10a-10c enthält, das Layout des MOS-Transistors der Klemmbauelemente für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung, wobei 10a eine Draufsicht zeigt und 10b und 10c alternative Ausführungsformen einer Querschnittsansicht zeigen; und
11 das Layout des MOS-Transistors der Klemmbauelemente für elektrostatische Entladung gemäß einer Ausführungsform der Erfindung.

Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu zeigen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer Klemme für elektrostatische Entladung. Die Erfindung kann jedoch auch auf andere Arten von Anwendungen und Bauelementen angewendet werden.
Als Schutz vor elektrostatischer Entladung (ESD - Electrostatic Discharge) werden in der Technik Gatevorgespannte ESD-Stromversorgungsklemmen verwendet. Die Gatevorspannung wird in der Regel von der Ausgangsspannung einer RC-Zeitgeberschaltung erzeugt, die durch eine oder mehrere Pufferstufen verstärkt wird. In 1a ist eine standardmäßige MOS-Stromversorgungsklemme („RCMOS“) mit RC-Zeitgabe gezeigt. Die Klemme wird mit der ansteigenden Flanke des ESD-Impulses ausgelöst und bleibt wie durch die RC-Zeitkonstante bestimmt leitend. Die RC-Zeitkonstante wird durch den Widerstandswert des Widerstands 10 und die Kapazität des Kondensators 20 bestimmt. Die Puffer 30 verstärken die Spannung an einem Knoten zwischen dem Kondensator 20 und dem Widerstand 10, um die Gateelektrode des MOS-Transistors 100 vorübergehend vorzuspannen. Nach dem Übergang jedoch (eine durch die Zeitkonstante des RC-Zeitgebers gegebene Zeit) leitet der MOS-Transistor 100 der RCMOS-Klemme nicht mehr, da die Gatevorspannung nach dem Laden des Kondensators 20 abfällt, weil die Knotenspannung nahe zur Masse abfällt. Wenn die Zeitkonstante der RC-Zeitgeberschaltung kleiner ist als die des ESD-Ereignisses, kann somit die RCMOS-Klemme während der vollen Dauer des ESD-Ereignisses keinen leitenden Weg bereitstellen. Da die Impulsbreite des ESD-Ereignisses und die Zeitkonstante der RC-Schaltung unabhängig sind, muss die RC-Zeitkonstante groß genug sein, um die Dauer eines ESD-Impulses abzudecken. Weiterhin muss die RC-Zeitgeberschaltung so ausgelegt sein, dass sie das Worst-Case-Szenarium berücksichtigt (größter erwarteter Impuls). Somit erfordert die RCMOS-Klemme in der Praxis großflächige Kondensatoren und führt zu einer abträglichen Zunahme bei dem Bereitschaftsleckstrom.
Um die Begrenzung zu überwinden, dass große RC-Zeitgeberschaltungen erforderlich sind, werden zu den RCMOS-Klemmen Rückkopplungsschaltungen hinzugefügt. Beispielsweise werden, wie in 1b gezeigt, zusätzliche Rückkopplungsschleifen verwendet, um den Gatevorspannungseffekt zu verstärken und die effektive RC-Zeitkonstante zu vergrößern, ohne dass mehr Kapazität (die IC-Bereich verbraucht) erforderlich ist. In 1b bildet ein zusätzlicher Puffer 31 eine Rückkopplungsschleife, die an der Gateelektrode des MOS-Transistors 100 einen längeren Übergang aufrechterhält. Somit wird das Gatevorspannungssignal am MOS-Transistor 100 länger aufrechterhalten als die ursprüngliche RC-Zeitkonstante der RC-Schaltung. MOS-Stromversorgungsklemmen mit RC-Zeitgabe weisen jedoch viele Probleme auf, einschließlich unbeabsichtigtes Auslösen und/oder vergrößerte Leckströme während zum Beispiel eines Hochfahrens der Leistung oder Rausch-/Spannungsspitzen auf der Versorgungsleitung. Insbesondere müssen RCMOS mit Rückkopplungsschleifen sehr sorgfältig ausgelegt werden, um eine Oszillation zu vermeiden. Weiterhin sind alle MOS-Klemmen mit RC-Zeitgabe besonders empfindlich gegenüber nachfolgender elektrischer Überbeanspruchung (EOS - Electrical Overstress), einem unerwünschten Phänomen, das bei einigen ESD-Testgeräten auftritt, wo Teile der verbleibenden Ladung aufgrund des Abschaltens der Klemme nach einer RC-Zeitabschaltung nicht abgeleitet werden können.
Ein weiterer Ansatz in der Technik ist die Verwendung des Substratpumpens. Die substratgepumpte Klemme, wie in 1c gezeigt, weist einen Pumptransistor auf, der Strom in das lokale Substrat des tatsächlichen ESD-Shuntelements pumpt (zum Beispiel durch einen Ring). Das Substratpumpen gestattet das gleichförmige Leiten des MOS-Transistors 100 durch eine Kombination aus MOS-Source-zu-Drain-Strom, der sich aus der zusätzlichen Gatevorspannung ergibt, einem verstärkten MOS-Strom aufgrund des vergrößerten Substratpotentials und somit eine Nutzung des MOS-Körpereffekts, und schließlich einem bipolaren Strom, weil der injizierte Substratstrom als ein Basisstrom für das parasitäre bipolare Element wirkt. Doch ist wie in dem oben erörterten Fall des RC-MOS-Bauelements eine RC-Zeitgeberschaltung erforderlich, um die Klemme (MOS-Transistor 100) für die vollständige Dauer des ESD-Impulses einzuschalten. Ein weiterer Nachteil ist die für den Pumptransistor (innerhalb der Puffer 30) benötigte große Größe, die in der Regel die Größe des Klemmbauelements selbst erreichen kann.
Wegen eines hauptsächlich MOS-basierten Bauelementbetriebs können beide oben beschriebenen Klemmansätze ohne die Notwendigkeit für Silizidblockierung verwendet werden. Silizidblockierung ist ein Prozessmerkmal, das entsteht durch Blockieren der Ausbildung des Silizids über den Source-/Draingebieten. Das Fehlen von Silizid fügt Ballastwiderstand in den Source-/Draingebieten hinzu. Das Silizidblockieren würde einen Ausfall des Bauelements aufgrund einer lokalen Erhitzung verhindern, die sich aus einer ungleichförmigen Stromverteilung ergibt. Mit der Silizidblockierung würde der Strom durch ein größeres Gebiet gezwungen werden, was zu einer besseren Wärmeableitung führt. Die Silizidblockierung wird in den erwähnten Bauelementen nach dem Stand der Technik nicht benötigt und wird im allgemeinen nicht bevorzugt, da sie einen separaten Maskierungsschritt erfordert, was zu einem Anstieg der Produktionskosten führt.
Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese Begrenzungen durch Bereitstellen einer ESD-Klemme, deren Leitung durch das ESD-Ereignis (anstatt einen unabhängigen RC-Zeitgeber) bestimmt wird, die robust ist gegenüber falschem Auslösen beim Einschalten und/oder gegenüber Versorgungsrauschen und immun ist gegenüber nachfolgender EOS. Weiterhin weist die vorliegende Erfindung in verschiedenen Ausführungsformen ein Bauelement auf, das aufgrund der geringen kapazitiven Anforderungen in einem kleinen Bereich hergestellt wird und weniger Leistung verbraucht (geringe Leckage).
Ausführungsformen der Erfindung verwenden eine RC-Auslösung zum Erzeugen einer Vorspannung nur für das anfängliche Einschalten der einen MOS-Transistor aufweisenden ESD-Klemme. Nachdem der MOS-Transistor der ESD-Klemme eingeschaltet ist, wird die Vorspannung für den Rest des ESD-Impulses von der Klemme selbst erzeugt. Weiterhin ist die ESD-Klemme „selbstgetaktet“ zum Anpassen der Dauer des ESD-Impulses. Bei verschiedenen Ausführungsformen ist das Klemmbauelement ein MOS-Transistor, der am Übergang zwischen MOS-Modus und Bipolarmodus arbeitet. Dieser Zwischenmodusbetrieb des MOS-Transistors führt zu einem erhöhten Substratpotential. Das erhöhte Substratpotential wird an eine Schaltung zurückgeführt, von der die Vorspannung erzeugt wird. Das erhöhte Substratpotential existiert jedoch nur für die Dauer des ESD-Impulses, was zu einem „Auto-Bias“-Bauelement führt. Ausführungsformen der vorliegenden Erfindungsoffenbarung enthalten Schaltungsimplementierungen und zusätzliche Bauelementdesign- und -layouttechniken zum Realisieren dieser Klemmtechnik für den ESD-Schutz.
Im Gegensatz zu dem oben erwähnten Stand der Technik injiziert die ABST-Klemme (Auto-Biased Self-Timing - selbstgetaktet mit Auto-Bias) keinen Substratstrom durch eine Pumpschaltung, sondern greift ein inhärentes Substratpotential auf. Im Gegensatz zu der Ausführungsform von 1b wird kein kreisförmiger Rückkopplungsmechanismus der Gatespannung verwendet. Vielmehr macht ein moderater Lawinendurchbruch beim Einsetzen parasitärer bipolarer Leitung die Klemme vorteilhafterweise immun gegenüber falschem Auslösen während normalen Schaltungsbetriebsbedingungen. Ausführungsformen der Erfindung enthalten das Weglassen der Verwendung des Silizidblockierens für den MOS-Klemmtransistor, wodurch Fläche und Verarbeitungskosten eingespart werden.
Eine Ausführungsform der Erfindung wird unter Verwendung von 2 beschrieben. Simulationen, die den Betrieb der ESD zeigen, werden anhand von 3 beschrieben. Weitere Ausführungsformen der ESD-Klemme werden anhand der 4-9 beschrieben. Eine strukturelle Ausführungsform des MOS-Transistors in der ESD-Klemme wird anhand von 10 und 11 beschrieben.
2, die die 2a und 2b enthält, zeigt das ESD-Klemmbauelement gemäß einer Ausführungsform der Erfindung.
2a zeigt ein ESD-Klemmbauelement gemäß einer Ausführungsform der Erfindung. Das ESD-Klemmbauelement weist einen MOS-Transistor 100 auf, der zwischen Stromversorgungsleitung VDD und Substratspannungsleitung VSS gekoppelt ist. Ein parasitäres Bipolarbauelement 101 ist ebenfalls gezeigt. Die Gateelektrode des MOS-Transistors 100 ist durch eine invertierende Pufferstufe 30 (oder mehrere invertierende Pufferstufen) und ein Nicht-ODER-Gatter 40 an eine RC-Zeitgeberschaltung gekoppelt. Insbesondere ist eine erste Platte des Kondensators 20 an die Stromversorgungsleitung VDD gekoppelt und eine zweite Platte des Kondensators 20 ist durch den Widerstand 10 an die Substratspannungsleitung VSS gekoppelt. Der erste Eingang des Nicht-ODER-Gatters 40 ist an die zweite Platte des Kondensators 20 gekoppelt, während ein zweiter Eingang des Nicht-ODER-Gatters 40 an das Substrat des MOS-Transistors 100 gekoppelt ist. Im Gegensatz zu vorherigen Ausführungsformen jedoch ist das Substrat des MOS-Transistors 100 durch einen Erfassungsknoten P an den zweiten Eingang des Nicht-ODER-Gatters 40 gekoppelt. Das Koppeln des Substrats des MOS-Transistors 100 an den zweiten Eingang des Nicht-ODER-Gatters 40 bildet die Auto-Bias-Schaltung.
Der MOS-Transistor 100 weist bei verschiedenen Ausführungsformen eine große Weite auf. Bei einer Ausführungsform kann die Gatelänge des MOS-Transistors 100 eine kleinste mögliche Länge sein und beispielsweise etwa 50 nm bei einer Ausführungsform. Die Weite des MOS-Transistors 100 beträgt mindestens 10 µm und bei einer Ausführungsform etwa 200 µm bis etwa 400 µm. Das lokale Substrat des MOS-Transistors 100 ist durch einen Substratwiderstand (Rsub), der von dem Design des MOS-Transistors 100 abhängt, an die Substratspannungsleitung VSS gekoppelt. Bei einer Ausführungsform ist das lokale Substrat durch gegendotierte Gebiete vor dem Substratkontakt abgeschirmt. Für eine optimale Erfassung des Potentials des lokalen Substrats ist der Substratwiderstand Rsub größer als der Erfassungswiderstand zwischen dem Übergang des MOS-Transistors 100 (zum Beispiel dem Source-/Substratübergang), der die Träger erzeugt, und dem Erfassungsknoten P des MOS-Transistors 100. Somit liegt der Erfassungspunkt P für das Erfassen des Potentials des lokalen Substrats näher an dem Übergang des MOS-Transistors 100 als der Substraterfassungspunkt zum Kontaktieren des Substrats oder Körpers (Body) des MOS-Transistors 100. Weiterhin wird der Erfassungswiderstand soweit wie möglich reduziert.
Der Betrieb des ESD-Klemmbauelements wird anhand von 2b beschrieben. Die Antwort des MOS-Transistors (auf linearer Skala) von Drain-zu-Source-Strom (Ids) gegenüber Drain-Source-Spannung (Vds) ist in 2b gezeigt. Bei niedrigen Spannungen verhält sich der MOS-Transistor wie ein herkömmlicher MOS-Transistor. Wenn die Gatevorspannung aufgrund des anfänglichen Übergangs der RC-Schaltung eingeschaltet wird, fließt ein Drain-zu-Source-Strom. Somit gibt das Nicht-ODER-Gatter 40 ein L-Signal an die invertierende(n) Pufferstufe(n) 30 aus, wenn sich der Kondensator 20 als Reaktion auf einen ESD-Impuls lädt. Die invertierende(n) Pufferstufe(n) 30 gibt/geben ein verstärktes H-Signal auf dem Gate des MOS-Transistors 100 aus, wodurch zwischen der Stromversorgungsleitung (Vdd) und der Substratspannungsleitung (Vss) ein leitender Pfad entsteht.
Nach dieser Anfangsübergangsantwort der ABST-Klemme, die durch die RC-Zeitgeberschaltung bestimmt wird, durchbricht das starke elektrische Feld an dem Übergang aus Drainelektrode und Substrat den Übergang aufgrund des Lawinendurchbruchs. Dies zieht folglich das Potential des lokalen Substrats des MOS-Transistors 100 hoch. Da der Substratknoten des MOS-Transistors 100 an den zweiten Eingang des Nicht-ODER-Gatters 40 gekoppelt ist, führt dies zu einem Transfer des Potentials des lokalen Substrats zu dem zweiten Eingang des Nicht-ODER-Gatters 40. Da wiederum das Nicht-ODER-Gatter 40 ein L-Signal an die invertierende(n) Pufferstufe(n) 30 ausgibt, gibt/geben die invertierende(n) Pufferstufe(n) 30 ein verstärktes H-Signal an der Gateelektrode des MOS-Transistors 100 aus. Somit wird das Substratpotential in eine Gatevorspannung des MOS-Transistors 100 verstärkt. Die hohe Gatevorspannung erhält das Inversionsgebiet des MOS-Transistors 100 und erhält den leitenden Weg zwischen der Stromversorgungsleitung (Vdd) und der Substratspannungsleitung (Vss) aufrecht. Das Leiten durch den Drain-Source-Übergang aufgrund eines moderaten Lawinendurchbruchs stoppt, wenn die Drainspannung nach der Dauer des ESD-Impulses abfällt. Somit fällt die Substratspannung auf einen niedrigeren Wert näher an der Substratspannungsleitung (Vss) ab. Da das Substrat durch den Erfassungsknoten P an das Nicht-ODER-Gatter 40 gekoppelt ist, fällt die Gatevorspannung an den MOS-Transistor 100 ab und der MOS-Transistor 100 hört zu leiten auf.
Somit verwendet die selbstgetaktete Auto-Bias-ESD-Klemme die RC-Auslösung nur zum Bereitstellen eines Vorspannungssignals für das Anfangsschalten wie ein RCMOS. Die Gatevorspannung für den Hauptabschnitt des ESD-Impulses wird von der Klemme selbst erzeugt. Nach der RC-Zeitabschaltung wird das Klemmbauelement am Übergang zwischen MOS-Modus und Bipolarmodus betrieben, was zu einem erhöhten Substratpotential führt. Die Klemme bleibt während der Dauer des ESD-Impulses auf sich selbst erhaltende Weise in einem leitenden Modus, wonach die Klemme abschaltet.
Im Gegensatz zum Stand der Technik pumpt die ABST-Klemme nicht das Substrat und koppelt ihre eigene Gatevorspannung nicht zurück. Vielmehr erzeugt die ABST-Klemme ihre eigene Gatevorspannung durch Rückspeisen ihres eigenen Substratpotentials. Da das Bauelement durch einen moderaten Lawinendurchbruch und bei moderat höheren Klemmspannungen an dem Übergangsgebiet von der MOS-Leitung zur parasitären Bipolarleitung betrieben wird, ist die ABST-Klemme während normaler Schaltungsbetriebsbedingungen, die wesentlich niedriger sind als die Versorgungsspannung Vdd, immun gegenüber falschem Auslösen. Bei verschiedenen Ausführungsformen entstehen silizierte Source-Drain-Gebiete auf dem MOS-Transistor 100 ohne die Notwendigkeit zum Blockieren des Entstehens von Silizidgebieten. Dies spart einen zusätzlichen Maskierungsschritt zusammen mit der damit zusammenhängenden Verarbeitung, wodurch Fläche und Verarbeitungskosten eingespart werden.
3, die die 3a und 3b enthält, zeigt den detaillierten Betrieb einer ABST-ESD-Klemme gemäß Ausführungsformen der Erfindung.
Schaltungssimulationen einer 2-kV-HBM-(Human Body Model - Körper-Entladungsmodell)-ESD-Entladung zeigen den Betrieb und den Vorteil der ABST-MOS-Klemme gemäß Ausführungsformen der Erfindung. In 3a und 3b wird die ABST-Klemme mit einer RCMOS-Klemme wie in 1 beschrieben verglichen.
Die ABST-Klemme zeigt eine verbesserte Gatevorspannung V(Gate) über der RCMOS-Klemme während der ganzen Dauer des ESD-Impulses und führt zu einem besseren Klemmen, wie durch die reduzierte Drainspannung (vdd) zu sehen ist. Die Simulation wird mit Hilfe einer RC-Zeitgeberschaltung mit einer Zeitkonstante von 20 ns durchgeführt, die viel kleiner als die Zeitkonstante eines HBM-ESD-Impulses ist, die in der Regel etwa 150 ns beträgt. Für die in 3 gezeigte Simulation beträgt die Gatelänge des MOS-Transistors 100 etwa 230 nm und die Weite etwa 1000 µm.
Der Nachteil des Referenzdesigns ist in 3a deutlich sichtbar. Wie in 3a gezeigt, fällt nach der Zeitkonstanten der RC-Zeitgeberschaltung die Gatespannung V(Gate) des MOS-Transistors 100 ab. Die zunehmende Drainspannung V(vdd) führt zum Durchbruch des Drain-Substrat-Übergangs aufgrund eines harten Lawinendurchschlags, der zu einem Durchschlagstrom I(Ddb) führt. Im Gegensatz dazu zeigt das ABST-Klemmbauelement einen viel kleineren Abfall bei der Gatespannung V(Gate), was zum fortgesetzten Fluss von Source-Drain-Strom (Id) führt. Somit wird ein effektives Klemmen der Drainspannung erreicht.
3b zeigt die Robustheit des ABST-Designs durch Vergleichen der RCMOS-Referenzklemme und der ABST-Klemme, wobei zwei verschiedene RC-Zeitgeberschaltungen verwendet werden. Die Zeitkonstante der ersten RC-Zeitgeberschaltung beträgt etwa 10 ns, wohingegen die Zeitkonstante der zweiten RC-Zeitgeberschaltung etwa 20 ns beträgt. Dies ist in den Kurven zu sehen, die die Gatespannung der RCMOS-Klemme zeigen (mit „RC-Zeitabschaltung“ bezeichnet). Die tatsächliche Dauer der Gatespannung beträgt etwa 35 ns und 55 ns für die erste bzw. zweite RC-Zeitgeberschaltung für den Referenz-RCMOS. Die Gatespannung der ABST-Klemme liegt viel höher und lässt sich für beide Zeitkonstanten kaum unterscheiden. Somit ist, wie erwartet, das Drainspannungsklemmen auch ähnlich für die ABST-Klemmen, die die verschiedenen RC-Zeitgeberschaltungen verwenden. Im Gegensatz zu den RCMOS-Klemmen ist das Spannungsklemmen der ABST-Klemme unabhängig von der RC-Zeitkonstanten der RC-Schaltungen, was die robuste Anwendbarkeit und den Beweis des Konzeptes des Auto-Bias gemäß einer Ausführungsform der Erfindung zeigt.
4 zeigt eine Ausführungsform des ESD-Klemmbauelements gemäß einer Ausführungsform der Erfindung. Bei dieser Ausführungsform sind das Nicht-ODER-Gatter 40 und die invertierenden Puffer 30 durch ein ODER-Gatter 42 ersetzt. Somit ist der Betrieb dieses Bauelements ähnlich dem oben beschriebenen.
5 zeigt eine Ausführungsform einer Schaltungsimplementierung der Erfindung unter Verwendung von in 2 erörterten ABST-Techniken. Die ABST-Klemme weist ein Nicht-ODER-Gatter 40 auf, das einen ersten NMOS-Transistor N1, einen zweiten NMOS-Transistor N2, einen ersten PMOS-Transistor P1 und einen zweiten PMOS-Transistor P2 aufweist. Ein dritter PMOS-Transistor P3 und ein dritter NMOS-Transistor N3 bilden eine invertierende Pufferstufe. Die RC-Zeitgeberschaltung weist einen Kondensator 20 und einen Widerstand 10 auf, wobei der RC-Zeitgeber an das Nicht-ODER-Gatter 40 und die Stromversorgungsleitungen gekoppelt ist, wie oben bezüglich 2 beschrieben. Der MOS-Transistor 100 weist einen vierten NMOS-Transistor N4 auf. Der vierte NMOS-Transistor N4 weist bei verschiedenen Ausführungsformen einen Transistor mit großer Weite auf. Bei verschiedenen Ausführungsformen ist die Gatelänge des vierten NMOS-Transistors N4 ein Minimallängentransistor. Bei einer Ausführungsform beträgt die Gatelänge des vierten NMOS-Transistors N4 etwa 50 nm bis etwa 100 nm. Die Weite des vierten NMOS-Transistors N4 beträgt bei einer Ausführungsform mindestens 10 µm.
6 zeigt eine vereinfachte Ausführungsform einer Schaltungsimplementierung der Erfindung unter Verwendung von in 2 erörterten ABST-Techniken.
Im Gegensatz zu der Ausführungsform von 2a wird bei dieser Ausführungsform das Nicht-ODER-Gatter von 2a durch eine invertierende Pufferstufe ersetzt. Somit weist die Schaltung eine erste invertierende Pufferstufe auf, die einen ersten PMOS-Transistor P1 und einen ersten NMOS-Transistor N1 aufweist, und eine zweite invertierende Pufferstufe, die einen zweiten PMOS-Transistor P2 und einen zweiten NMOS-Transistor N2 (MOS-Transistor 100) aufweist. Bei dieser Ausführungsform wird ein Teil des Anfangsauslösesignals der RC-Schaltung auch zum Erzeugen einer Substratvorspannung verwendet. Nach der Zeitabschaltung der RC-Schaltung zieht die Schaltung ein Signal von der lokalen Substraterfassung und erzeugt die Gatevorspannung für den MOS-Transistor 100.
7 zeigt eine Ausführungsform einer Schaltungsimplementierung der Erfindung unter Verwendung von in 2 erörterten ABST-Techniken. Diese Ausführungsform ist ähnlich der in 5 gezeigten, enthält aber zusätzliche invertierende Pufferstufen.
Wie bezüglich 5 beschrieben, weist das Nicht-ODER-Gatter einen ersten NMOS-Transistor N1, einen zweiten NMOS-Transistor N2, einen ersten PMOS-Transistor P1 und einen zweiten PMOS-Transistor P2 auf. Eine erste invertierende Stufe weist einen dritten PMOS-Transistor P3 auf und ein dritter NMOS-Transistor N3 ist an das Nicht-ODER-Gatter gekoppelt.
Im Gegensatz zu 5 sind zwei zusätzliche invertierende Pufferstufen an die Gateelektrode des MOS-Transistors 100 gekoppelt. Somit wird die Gatevorspannung auf dem MOS-Transistor 100 mehr verstärkt als die Ausführungsform der 5. Eine zweite invertierende Stufe weist einen vierten PMOS-Transistor P4 auf und ein vierter NMOS-Transistor N4 ist an die erste invertierende Stufe gekoppelt. Eine dritte invertierende Stufe weist einen fünften PMOS-Transistor P5 auf und ein fünfter NMOS-Transistor N5 ist an die zweite invertierende Stufe gekoppelt. Die dritte invertierende Stufe ist an den MOS-Transistor 100 gekoppelt. Wenngleich bei dieser Ausführungsform zwei zusätzliche invertierende Pufferstufen hinzugefügt sind, kann bei anderen Ausführungsformen eine größere Anzahl von invertierenden Pufferstufen hinzugefügt werden. Bei verschiedenen Ausführungsformen werden die invertierenden Pufferstufen in Inkrementen von zwei hinzugefügt, bis die erforderliche Gatesignalverstärkung erreicht ist.
8 zeigt eine Ausführungsform einer Schaltungsimplementierung der Erfindung unter Verwendung von in 2 erörterten ABST-Techniken. Bei verschiedenen Ausführungsformen ist die für das Auslösen der ABST-Klemme erforderliche Kapazität wegen der Abhängigkeit von der RC-Schaltung nur für das anfängliche Auslösen klein. Dies steht im Kontrast zu den RCMOS-Bauelementen, die große Kondensatoren erfordern. Somit wird bei einigen Ausführungsformen die Eigenkapazität des MOS-Transistors 100 als der anfänglich auslösende Kondensator verwendet. Bei normalen Betriebsbedingungen ist der dritte NMOS-Transistor N3 „eingeschaltet“, wodurch er als ein Widerstand wirkt, ähnlich dem Widerstand 10 der RC-Zeitgeberschaltung.
Unter Bezugnahme auf 8 wird die Drain-Gate-Kapazität (Cdg) des MOS-Transistors 100 ähnlich der RC-Zeitgeberschaltung verwendet. Die Drain-Gate-Kapazität (Cdg) entsteht in erster Linie aufgrund der Überlappung der Drainerweiterungsgebiete unter der Gateelektrode des MOS-Transistors 100. Bei verschiedenen Ausführungsformen kann der MOS-Transistor 100 so ausgelegt sein, dass diese auch als Miller-Kapazität bezeichnete Eigenkapazität variiert. Folglich wird bei Verwendung der Ausführungsform die externe RC-Schaltung eliminiert.
9 zeigt eine Ausführungsform des ABST-Klemmenbauelements, wobei ein PMOS-Transistor als der Klemmtransistor verwendet wird. Wenngleich die Ausführungsformen von 5-8 unter Verwendung eines NMOS-Transistors als MOS-Klemmtransistor beschrieben werden, können andere Ausführungsformen PMOS-Transistoren verwenden.
Unter Bezugnahme auf 9 ist die Platzierung des Widerstands 10 und des Kondensators 20 relativ zu 2a vertauscht. Weiterhin ist das Nicht-ODER-Gatter 40 in 2a durch ein Nicht-UND-Gatter 43 ersetzt. Der Substratwiderstand Rsub zu der Substratspannungsleitung VSS ist durch den n-Wannen-Widerstand Rnwell zu der Stromversorgungsleitung VDD ersetzt. Somit ist das Nicht-UND-Gatter 43 an die invertierenden Puffer 30 gekoppelt, wodurch ein UND-Logikblock entsteht.
Insbesondere ist eine erste Platte des Kondensators 20 mittels eines Widerstands 10 an die Stromversorgungsleitung VDD gekoppelt, und eine zweite Platte des Kondensators 20 ist an die Substratspannungsleitung VSS gekoppelt. Der erste Eingang des Nicht-UND-Gatters 43 ist an die erste Platte des Kondensators 20 gekoppelt, während ein zweiter Eingang des Nicht-UND-Gatters 43 an das lokale Substrat (n-Wanne) des MOS-Transistors 100 durch einen Erfassungsknoten P gekoppelt ist. Das Koppeln des lokalen n-Wannen-Potentials des MOS-Transistors 100 an den zweiten Eingang des Nicht-UND-Gatters 43 bildet die Auto-Bias-Schaltung.
Die 10 und 11 beschreiben das Layout des in verschiedenen, in 2-9 beschriebenen Ausführungsformen benutzten MOS-Transistors. 10, die 10a-10c enthält, zeigt das Layout des MOS-Transistors gemäß einer Ausführungsform der Erfindung.
10a zeigt eine Draufsicht auf eine Ausführungsform des MOS-Transistors 100, wie beispielsweise in 2 beschrieben. Die 10b und 10c zeigen Querschnittsansichten von 10a gemäß alternativen Ausführungsformen der Erfindung.
Unter Bezugnahme auf 10a weist der MOS-Transistor 100 (ein NMOS-Transistor als Beispiel) einen ersten Ring 120 (beispielsweise ein Gebiet vom p-Typ) auf, der an einen Standardsubstratpotentialknoten gekoppelt ist. Ein zweiter Ring 130, der ein Gebiet vom n-Typ aufweist, ist um den ersten Ring 120 herum angeordnet. Bei verschiedenen Ausführungsformen ist der zweite Ring 130 potentialfrei oder an ein Referenzpotential gekoppelt. Eine Gateelektrode 150 (beispielsweise eine U-förmige Gateelektrode) ist zentral angeordnet, wodurch der MOS-Transistor 100 entsteht. Die verschiedenen Gebiete werden unter Verwendung von Kontakten 160 kontaktiert. Weiterhin sind Source und Drain-Gebiete (S, D) des MOS-Transistors 100 in der Draufsicht gezeigt. Bei verschiedenen Ausführungsformen kann die Anzahl von Transistorfingern variieren und bei einer Ausführungsform bestimmt durch die angestrebte ESD-Härte des Klemmbauelements.
Der MOS-Transistor 100 weist zusätzlich ein Erfassungsgebiet 140 (einen dritten Ring) auf, das zwischen der Gateelektrode 150 und dem zweiten Ring 130 angeordnet ist (n-Wanne). Bei verschiedenen Ausführungsformen weist das Erfassungsgebiet 140 eine beliebige geeignete Gestalt auf. Das Erfassungsgebiet 140 (zum Beispiel ein dotiertes Gebiet vom p-Typ in der Gestalt eines Rings) ist an das Substrat gekoppelt und weist Kontakte auf, die die Substraterfassungsknoten bilden. Bei verschiedenen Ausführungsformen weist das Erfassungsgebiet 140 ein p⁺-Gebiet auf zum effizienten Erfassen des Substratpotentials ohne resistive Verluste. Das Erfassungsgebiet 140 ist durch den zweiten Ring 130 von dem ersten Ring 120 abgeschirmt, weil der zweite Ring potentialfrei ist oder an einen festen Potentialknoten gekoppelt ist (beispielsweise Drainspannung Vdd).
Die Querschnittsansichten von 10a sind in 10b und 10c gezeigt, die alternative Ausführungsformen zeigen. 10b zeigt einen Doppel-Wannen-Prozess, wohingegen 10c einen Dreifach-Wannen-Prozess zeigt. Ausführungsformen der oben beschriebenen Erfindung können beliebige der in 10b und 10c gezeigten Querschnitte enthalten.
Der MOS-Transistor 100 weist Sourcegebiete 170 und Draingebiete 180 auf, getrennt durch Kanalgebiete, die in einem ersten Wannengebiet 141 angeordnet sind (p-Wannen-Gebiet für einen NMOS). Das erste Wannengebiet 141 ist über einem unteren dotierten Substrat 142 angeordnet. Beispielsweise weist bei einer Ausführungsform das untere dotierte Substrat 142 ein in einem Substrat ausgebildetes tiefes Wannengebiet auf, bei anderen Ausführungsformen weist das untere dotierte Substrat 142 die Dotierung des Substrats vor der Herstellung auf, beispielsweise bei einer Ausführungsform einen Wafer mit einer Dotierung vom p-Typ. Das erste Wannengebiet 141 ist innerhalb des unteren dotierten Substrats 142 ausgebildet. Das erste Wannengebiet 141 weist bei einer Ausführungsform einen gleichen Dotierungstyp auf.
Ein erster Ring 120, der ein stark dotiertes Gebiet (p⁺-Dotierung für einen NMOS) aufweist, ist in dem ersten Wannengebiet 141 angeordnet, wie in 10a gezeigt. Ein ringförmiges zweites Wannengebiet 131 ist unter dem zweiten Ring 130 angeordnet (siehe 10a). Das zweite Wannengebiet 131 ist bei dem ersten Wannengebiet 141 angeordnet und zerlegt das erste Wannengebiet 141 in einen ersten Abschnitt und einen zweiten Abschnitt. Das zweite Wannengebiet 131 weist eine n^--Dotierung für einen NMOS-Transistor auf. Ein zweiter Ring 130 ist in dem zweiten Wannengebiet 131 angeordnet. Ein Erfassungsgebiet 140, das ein stark dotiertes Gebiet aufweist (p⁺-Dotierung für einen NMOS), ist auf dem ersten Wannengebiet 141 angeordnet, wie in 10a gezeigt. Der zweite Ring 130 ist somit zwischen dem ersten Ring 120 und dem Erfassungsgebiet 140 angeordnet. Der zweite Ring 130 schirmt den ersten Ring 120 gegenüber dem aktiven Teil des Substrats ab (zum Beispiel dem Source-Substrat-Übergang des MOS-Transistors 100). Somit ermöglicht der zweite Ring 130, dass das Erfassungsgebiet 140 das Substratpotential effizienter anzapft.
Bei dem in 10b gezeigten Doppel-Wannen-Prozess wird das Substrat des MOS-Transistors 100 durch ein unteres dotiertes Gebiet und somit durch einen effektiven Substratwiderstand Rsub an den Körper- oder Substratkontakt (erster Ring 120) gekoppelt. Dieses Koppeln des Substrats an die Substratpotentialleitung VSS ist auch in verschiedenen Ausführungsformen in obigen Figuren gezeigt (zum Beispiel zeigen die 4-8 diese Ausführungsform als effektiven Substratwiderstand Rsub). Bei verschiedenen Ausführungsformen ist das erste Wannengebiet 141 etwa 0,5 µm bis etwa 5 µm und bei einer Ausführungsform etwa 2 µm tief.
Im Gegensatz dazu ist bei dem Dreifach-Wannen-Design (10c) ein zweites Wannengebiet 143 innerhalb des unteren dotierten Substrats 142 angeordnet ausgebildet. Das zweite Wannengebiet 143 ist tiefer als das erste Wannengebiet 141 und weist eine Dotierung vom entgegengesetzten Typ auf. Somit erzeugt das Dreifach-Wannen-Design einen isolierten Abschnitt des ersten Wannengebiets 141. Das isolierte erste Wannengebiet 141 ist durch den zweiten Ring 130 seitlich und durch das zweite Wannengebiet 143 vertikal von dem Substratkontakt (erster Ring 120) abgeschirmt. Dies führt somit zu einer optimalen Erfassung des Potentials unter dem aktiven MOS-Bauelement.
11 zeigt eine alternative Ausführungsform der Draufsicht auf den bezüglich 10a beschriebenen MOS-Transistor. Im Gegensatz zu 10a ist das Erfassungsgebiet 140 zentral platziert, während die Gateelektrode 150 zwischen Sourcegebieten 170 und Draingebieten 180 auf beiden Seiten des Bauelements angeordnet ist. Da das Erfassungsgebiet 140 zentral platziert ist, sind zusätzliche abschirmende Ringe (beispielsweise der zweite Ring von 10a) nicht erforderlich, was zu Platzeinsparungen führt. Wenngleich dieses Layout effizienter ist, ist eine Abnahme bei der Erfassungseffizienz wahrscheinlich. Bei einigen Ausführungsformen kann eine geringere Effizienz der Potentialerfassung für die Verstärkungsfaktoren im Bereich akzeptabel sein.
Bei verschiedenen Ausführungsformen weist das oben beschriebene ESD-Klemmbauelement ein Bauelement mit einer geringen Kapazität im Gegensatz zu der beispielsweise in 1a gezeigten RCMOS-Klemme auf. Somit wird bei verschiedenen Ausführungsformen das ESD-Klemmbauelement zum Schutz von lokalen Eingangs-/Ausgangs-(E/A-)Pads verwendet. Bei verschiedenen Ausführungsformen wird die oben beschriebene ABST-Klemme auf CMOS-Volumen-, SOI-Technologien mit Substrat- oder Körperkontakten sowie Bipolar- und/oder Mischsignaltechnologien angewendet.

Claims

Halbleiterbauelement, aufweisend: einen ersten Transistor (100), wobei der erste Transistor ein ESD-Schutztransistor ist und eine erste Source-/Drainelektrode und eine zweite Source-/Drainelektrode aufweist, wobei die erste Source-/Drainelektrode an einen ersten Potentialknoten (VDD) gekoppelt ist, wobei die zweite Source-/Drainelektrode an einen zweiten Potentialknoten (VSS) gekoppelt ist; einen ODER-Logikblock (42); wobei ein erster Eingang des ODER-Logikblocks (42) an den ersten Potentialknoten (VDD) mittels eines Kondensators (20) gekoppelt ist, wobei der erste Eingang des ODER-Logikblocks (42) an den zweiten Potentialknoten (VSS) durch einen Widerstand (10) gekoppelt ist; wobei ein zweiter Eingang des ODER-Logikblocks (42) an einen Substraterfassungsknoten des ersten Transistors gekoppelt ist; wobei ein Ausgang des ODER-Logikblocks an eine Gateelektrode des ersten Transistors gekoppelt ist; und wobei der erste Transistor derart eingerichtet ist, dass er für die Dauer eines ESD-Impulses an einem Übergang zwischen einem MOS-Modus und einem Bipolarmodus arbeitet, was zu einem erhöhten Substratpotential führt, wobei das erhöhte Substratpotential zu einer Schaltung geführt wird, von der eine Vorspannung erzeugt wird.
Halbleiterbauelement nach Anspruch 1, wobei der ODER-Logikblock (42) ein ODER-Gatter (42) aufweist.
Halbleiterbauelement nach Anspruch 1, wobei der ODER-Logikblock (42) ein an einen ersten invertierenden Puffer (30) gekoppeltes Nicht-ODER-Gatter (40) aufweist, wobei der erste Eingang des ODER-Logikblocks (42) ein erster Eingang des Nicht-ODER-Gatters ist und wobei der zweite Eingang des ODER-Logikblocks (42) ein zweiter Eingang des Nicht-ODER-Gatters ist und wobei ein Ausgang des Nicht-ODER-Gatters an einen Eingang des ersten invertierenden Puffers gekoppelt ist.
Halbleiterbauelement nach Anspruch 3, wobei das Nicht-ODER-Gatter einen ersten PMOS-Transistor (P1), einen zweiten PMOS-Transistor (P2), einen ersten NMOSTransistor (N1), einen zweiten NMOS-Transistor (N2) aufweist, wobei eine erste Source-/Drainelektrode des ersten PMOS-Transistors an den ersten Potentialknoten gekoppelt ist, wobei eine zweite Source-/Drainelektrode des ersten PMOS-Transistors an die erste Source-/Drainelektrode des zweiten PMOS-Transistors gekoppelt ist und wobei eine zweite Source-/Drainelektrode des zweiten PMOS-Transistors an eine erste Source-/Drainelektrode des ersten NMOS-Transistors gekoppelt ist, wobei eine zweite Source-/Drainelektrode des ersten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist, wobei eine erste Source-/Drainelektrode des zweiten NMOS-Transistors an die zweite Source-/Drainelektrode des zweiten PMOS-Transistors gekoppelt ist, wobei eine zweite Source-/Drainelektrode des zweiten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement nach Anspruch 4, wobei der erste Eingang des Nicht-ODER-Gatters an eine Gateelektrode des ersten PMOS-Transistors und ersten NMOS-Transistors gekoppelt ist und wobei der zweite Eingang des Nicht-ODER-Gatters an eine Gateelektrode des zweiten PMOS-Transistors und zweiten NMOS-Transistors gekoppelt ist.
Halbleiterbauelement nach Anspruch 4 oder 5, wobei die zweite Source-/Drainelektrode des zweiten PMOS-Transistors und die erste Source-/Drainelektrode des ersten und des zweiten NMOS-Transistors an den Ausgangsknoten des Nicht-ODER-Gatters gekoppelt sind.
Halbleiterbauelement nach einem der Ansprüche 3 bis 6, wobei der erste invertierende Puffer einen CMOS-Inverter aufweist, wobei der Eingang des CMOS-Inverters an den Ausgang des Nicht-ODER-Gatters gekoppelt ist, wobei der Ausgang des CMOS-Inverters an die Gateelektrode des ersten Transistors gekoppelt ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 7, wobei der erste Potentialknoten (VDD) einen Stromversorgungsknoten aufweist und wobei der zweite Potentialknoten einen Massepotentialknoten aufweist.
Halbleiterbauelement nach einem der Ansprüche 3 bis 8, ferner aufweisend eine geradzahlige Anzahl von zusätzlichen invertierenden Puffern, die in Reihe zwischen dem Ausgang des ODER-Logikblocks (42) und der Gateelektrode des ersten Transistors angeordnet sind, wobei der Ausgang des ODER-Logikblocks (42) durch die zusätzlichen invertierenden Puffer an die Gateelektrode des ersten Transistors gekoppelt ist.
Halbleiterbauelement nach einem der Ansprüche 3 bis 6 und 8, wobei ein Ausgang des ersten invertierenden Puffers an die Gateelektrode des ersten Transistors gekoppelt ist.
Halbleiterbauelement nach Anspruch 8, ferner aufweisend einen zweiten invertierenden Puffer und einen dritten invertierenden Puffer, zwischen den Ausgang des ersten invertierenden Puffers und die Gateelektrode des ersten Transistors gekoppelt, wobei der Ausgang des ersten invertierenden Puffers an einen Eingang des zweiten invertierenden Puffers gekoppelt ist, wobei ein Ausgang des zweiten invertierenden Puffers an einen Eingang des dritten invertierenden Puffers gekoppelt ist und wobei ein Ausgang des dritten invertierenden Puffers an die Gateelektrode des ersten Transistors gekoppelt ist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 11, wobei der erste Transistor einen NMOS-Transistor aufweist, wobei der erste Potentialknoten einen Stromversorgungsknoten aufweist und wobei der zweite Potentialknoten einen Massepotentialknoten aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 12, wobei der erste Transistor folgendes aufweist: ein in einem Substrat angeordnetes erstes Wannengebiet (141), wobei das erste Wannengebiet einen ersten Dotierungstyp aufweist, wobei die erste Source-/Drainelektrode des ersten Transistors in dem ersten Wannengebiet angeordnet ist, wobei die zweite Source-/Drainelektrode des ersten Transistors in dem ersten Wannengebiet angeordnet ist, wobei die erste und die zweite Source-/Drainelektrode einen zweiten Dotierungstyp aufweisen, wobei der zweite Dotierungstyp das Gegenteil von dem ersten Dotierungstyp ist; wobei die Gateelektrode des ersten Transistors über dem Substrat und zwischen der ersten Source-/Drainelektrode des ersten Transistors und der zweiten Source-/Drainelektrode des ersten Transistors angeordnet ist; und ein in dem ersten Wannengebiet angeordnetes Erfassungsgebiet (140), wobei das Erfassungsgebiet den ersten Dotierungstyp aufweist, wobei der Substraterfassungsknoten des ersten Transistors auf dem Erfassungsgebiet angeordnet ist; und ein in dem ersten Wannengebiet angeordnetes Substratkontaktgebiet (120), wobei das Substratkontaktgebiet den ersten Dotierungstyp aufweist, wobei das Substratkontaktgebiet an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement nach Anspruch 13, wobei das erste Wannengebiet eine p^--Dotierung aufweist, wobei die erste und die zweite Source-/Drainelektrode des ersten Transistors eine n⁺-Dotierung aufweisen, wobei das Erfassungsgebiet und das Substratkontaktgebiet eine p⁺-Dotierung aufweisen.
Halbleiterbauelement nach Anspruch 13 oder 14, ferner aufweisend ein Abschirmungsgebiet (130), wobei das Abschirmungsgebiet zwischen dem Substratkontaktgebiet und der ersten Source-/Drainelektrode des ersten Transistors angeordnet ist, wobei das Abschirmungsgebiet zwischen dem Erfassungsgebiet und dem Substratkontaktgebiet angeordnet ist.
Halbleiterbauelement nach Anspruch 15, wobei das Substratkontaktgebiet einen äußeren Ring bildet, wobei das Abschirmungsgebiet einen mittleren Ring bildet und wobei das Erfassungsgebiet einen inneren Ring bildet.
Halbleiterbauelement nach einem der Ansprüche 13 bis 16, wobei das Substratkontaktgebiet einen äußeren Ring bildet, wobei der äußere Ring eine symmetrisch angeordnete zentrale Achse aufweist, wobei das Erfassungsgebiet symmetrisch entlang der zentralen Achse angeordnet ist.
Halbleiterbauelement nach Anspruch 1, wobei der erste Transistor aufweist: - ein in einem Substrat angeordnetes erstes Wannengebiet (141), wobei das erste Wannengebiet einen ersten Dotierungstyp aufweist; - ein in dem ersten Wannengebiet angeordnetes erstes Source-/Draingebiet (170, 180), wobei das erste Source-/Draingebiet an den ersten Potentialknoten gekoppelt ist; - ein in dem ersten Wannengebiet angeordnetes zweites Source-/Draingebiet (170, 180), wobei das erste und das zweite Source-/Draingebiet einen zweiten Dotierungstyp aufweisen, wobei der zweite Dotierungstyp das Gegenteil von dem ersten Dotierungstyp ist, wobei das zweite Source-/Draingebiet an den zweiten Potentialknoten gekoppelt ist, und wobei die Gateelektrode über dem Substrat und zwischen dem ersten und dem zweiten Source-/Draingebiet angeordnet ist; - ein in dem ersten Wannengebiet angeordnetes Erfassungsgebiet (140), wobei das Erfassungsgebiet den ersten Dotierungstyp aufweist; wobei der ODER-Logikblock aufweist: - ein Nicht-ODER-Gatter (40); - einen invertierenden Puffer (30), wobei die Gateelektrode durch den invertierenden Puffer an einen Ausgang des Nicht-ODER-Gatters gekoppelt ist, und wobei der Substraterfassungsknoten des ersten Transistors auf dem Erfassungsgebiet angeordnet ist.
Halbleiterbauelement nach Anspruch 18, ferner aufweisend: ein in dem ersten Wannengebiet angeordnetes Substratkontaktgebiet (120), wobei das Substratkontaktgebiet an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement nach Anspruch 19, ferner aufweisend ein Abschirmungsgebiet (130), das das Substratkontaktgebiet seitlich von dem Erfassungsgebiet abschirmt.
Halbleiterbauelement nach Anspruch 19 oder 20, ferner aufweisend ein unter dem ersten Wannengebiet angeordnetes zweites Wannengebiet (143), wobei das zweite Wannengebiet den zweiten Dotierungstyp aufweist, wobei das zweite Wannengebiet das Substratkontaktgebiet vertikal von dem Erfassungsgebiet abschirmt.
Halbleiterbauelement nach einem der Ansprüche 19 bis 21, wobei das Substratkontaktgebiet durch einen Substratwiderstand (Rsub) an einen ersten Abschnitt des ersten Wannengebiets bei dem ersten Source-/Draingebiet gekoppelt ist, wobei der Substratwiderstand einen zweiten Abschnitt des ersten Wannengebiets und einen Abschnitt des Substrats aufweist.
Halbleiterbauelement nach einem der Ansprüche 18 bis 22, wobei der erste Dotierungstyp eine Dotierung vom p-Typ aufweist und der zweite Dotierungstyp eine Dotierung vom n-Typ aufweist.
Halbleiterbauelement nach einem der Ansprüche 18 bis 23, wobei der erste Potentialknoten einen Stromversorgungsknoten aufweist und wobei der zweite Potentialknoten einen Massepotentialknoten aufweist.
Halbleiterbauelement nach Anspruch 1, wobei der erste Transistor ein MOS-Transistor ist; wobei der ODER-Logikblock aufweist: einen ersten PMOS-Transistor (P1), wobei eine erste Source-/Drainelektrode des ersten PMOS-Transistors an den ersten Potentialknoten gekoppelt ist; einen zweiten PMOS-Transistor (P2), wobei eine zweite Source-/Drainelektrode des ersten PMOS-Transistors an eine erste Source-/Drainelektrode des zweiten PMOS-Transistors gekoppelt ist; einen ersten NMOS-Transistor (N1), wobei eine zweite Source-/Drainelektrode des zweiten PMOS-Transistors an eine erste Source-/Drainelektrode des ersten NMOS-Transistors gekoppelt ist, wobei eine zweite Source-/Drainelektrode des ersten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist, wobei eine Gateelektrode des ersten PMOS-Transistors und eine Gateelektrode des ersten NMOS-Transistors durch einen Kondensator an den ersten Potentialknoten gekoppelt sind; einen zweiten NMOS-Transistor (N2), wobei eine erste Source-/Drainelektrode des zweiten NMOS-Transistors an die zweite Source-/Drainelektrode des zweiten PMOS-Transistors gekoppelt ist, wobei eine zweite Source-/Drainelektrode des zweiten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist, wobei eine Gateelektrode des zweiten PMOS-Transistors und eine Gateelektrode des zweiten NMOS-Transistors an den Substraterfassungsknoten des ersten Transistors gekoppelt sind; einen dritten PMOS-Transistor (P3), wobei eine erste Source-/Drainelektrode des dritten PMOS-Transistors an den ersten Potentialknoten gekoppelt ist; und einen dritten NMOS-Transistor (N3), wobei eine erste Source-/Drainelektrode des dritten NMOS-Transistors an eine zweite Source-/Drainelektrode des dritten PMOS-Transistors gekoppelt ist, wobei eine zweite Source-/Drainelektrode des dritten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist, wobei Gateelektroden des dritten PMOS- und NMOS-Transistors an die zweite Source-/Drainelektrode des zweiten PMOS-Transistors gekoppelt sind und wobei die zweite Source-/Drainelektrode des dritten PMOS-Transistors an die Gateelektrode des ersten Transistors gekoppelt ist.
Halbleiterbauelement nach Anspruch 25, wobei die Gateelektrode des ersten PMOS-Transistors und die Gateelektrode des ersten NMOS-Transistors durch den Widerstand an den zweiten Potentialknoten gekoppelt sind.
Halbleiterbauelement nach Anspruch 25 oder 26, wobei ein Substratkontakt des ersten Transistors an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement, aufweisend: einen MOS-Transistor (100), wobei der MOS-Transistor eine erste Source-/Drainelektrode und eine zweite Source-/Drainelektrode aufweist, wobei die erste Source-/Drainelektrode an einen ersten Potentialknoten (VDD) gekoppelt ist, wobei die zweite Source-/Drainelektrode an einen zweiten Potentialknoten (VSS) gekoppelt ist; einen Eingang eines ersten invertierenden Puffers, der an einen Substraterfassungsknoten des MOS-Transistors gekoppelt ist; einen Eingang eines zweiten invertierenden Puffers, der an einen Ausgang des ersten invertierenden Puffers gekoppelt ist; eine Gateelektrode des MOS-Transistors, die an einen Ausgang des zweiten invertierenden Puffers gekoppelt ist; wobei der Eingang des ersten invertierenden Puffers durch einen Kondensator (20) an den ersten Potentialknoten gekoppelt ist und wobei der Eingang des ersten invertierenden Puffers durch einen Widerstand (10) an den zweiten Potentialknoten gekoppelt ist; wobei der MOS-Transistor derart eingerichtet ist, dass er für die Dauer eines ESD-Impulses an einem Übergang zwischen einem MOS-Modus und einem Bipolarmodus arbeitet, was zu einem erhöhten Substratpotential führt, wobei das erhöhte Substratpotential zu einer Schaltung geführt wird, von der eine Vorspannung erzeugt wird.
Halbleiterbauelement nach Anspruch 28, wobei der erste invertierende Puffer einen ersten PMOS-Transistor (P1) und einen ersten NMOS-Transistor (N1) aufweist, wobei eine erste Source-/Drainelektrode des ersten PMOS-Transistors an den ersten Potentialknoten gekoppelt ist, wobei eine zweite Source-/Drainelektrode des ersten PMOS-Transistors an eine erste Source-/Drainelektrode des ersten NMOS-Transistors gekoppelt ist und wobei eine zweite Source-/Drainelektrode des ersten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement nach Anspruch 29, wobei Gateelektroden des ersten PMOS- und NMOS-Transistors an den Eingangsknoten des ersten invertierenden Puffers gekoppelt sind und wobei die zweite Source-/Drainelektrode des ersten PMOS-Transistors und die erste Source-/Drainelektrode des ersten NMOS-Transistors an den Ausgang des ersten invertierenden Puffers gekoppelt sind.
Halbleiterbauelement nach Anspruch 30, wobei der zweite invertierende Puffer einen zweiten PMOS-Transistor (P2) und einen zweiten NMOS-Transistor (N2) aufweist, wobei eine erste Source-/Drainelektrode des zweiten PMOS-Transistors an den ersten Potentialknoten gekoppelt ist, wobei eine zweite Source-/Drainelektrode des zweiten PMOS-Transistors an eine erste Source-/Drainelektrode des zweiten NMOS-Transistors gekoppelt ist und wobei eine zweite Source-/Drainelektrode des zweiten NMOS-Transistors an den zweiten Potentialknoten gekoppelt ist.
Halbleiterbauelement nach Anspruch 31, wobei Gateelektroden des zweiten PMOS- und NMOS-Transistors an den Ausgangsknoten des ersten invertierenden Puffers gekoppelt sind und wobei die zweite Source-/Drainelektrode des zweiten PMOS-Transistors und die erste Source-/Drainelektrode des zweiten NMOS-Transistors an den Ausgang des zweiten invertierenden Puffers gekoppelt sind.
Halbleiterbauelement nach einem der Ansprüche 29 bis 32, wobei die Gateelektrode des MOS-Transistors und die erste Source-/Drainelektrode des MOS-Transistors durch einen internen Kondensator gekoppelt sind.
Halbleiterbauelement nach einem der Ansprüche 28 bis 33, wobei der erste Potentialknoten einen Stromversorgungsknoten aufweist und wobei der zweite Potentialknoten einen Massepotentialknoten aufweist.
Halbleiterbauelement, aufweisend: einen MOS-Transistor (100), wobei der MOS-Transistor eine erste Source-/Drainelektrode und eine zweite Source-/Drainelektrode aufweist, wobei die erste Source-/Drainelektrode an einen ersten Potentialknoten (VDD) gekoppelt ist, wobei die zweite Source-/Drainelektrode an einen zweiten Potentialknoten (VSS) gekoppelt ist; einen UND-Logikblock; wobei ein erster Eingang des UND-Logikblocks mittels eines Widerstands (10) an den ersten Potentialknoten (VDD) gekoppelt ist, wobei der erste Eingang des UND-Logikblocks mittels eines Kondensators (20) an den zweiten Potentialknoten (VSS) gekoppelt ist; wobei ein zweiter Eingang des UND-Logikblocks an einen Substraterfassungsknoten des MOS-Transistors gekoppelt ist; wobei ein Ausgang des UND-Logikblocks an eine Gateelektrode des MOS-Transistors gekoppelt ist; und wobei der erste Transistor derart eingerichtet ist, dass er für die Dauer eines ESD-Impulses an einem Übergang zwischen einem MOS-Modus und einem Bipolarmodus arbeitet, was zu einem erhöhten Substratpotential führt, wobei das erhöhte Substratpotential zu einer Schaltung geführt wird, von der eine Vorspannung erzeugt wird.
Halbleiterbauelement nach Anspruch 35, wobei der UND-Logikblock ein UND-Gatter aufweist.
Halbleiterbauelement nach Anspruch 35 oder 36, wobei der UND-Logikblock ein an einen ersten invertierenden Puffer (30) gekoppeltes Nicht-UND-Gatter (43) aufweist, wobei der erste Eingang des UND-Logikblocks ein erster Eingang des Nicht-UND-Gatters ist und wobei der zweite Eingang des UND-Logikblocks ein zweiter Eingang des Nicht-UND-Gatters ist, wobei ein Ausgang des Nicht-UND-Gatters an einen Eingang des ersten invertierenden Puffers gekoppelt ist und wobei ein Ausgang des ersten invertierenden Puffers an den Ausgang des UND-Logikblocks gekoppelt ist.
Halbleiterbauelement nach einem der Ansprüche 35 bis 37, wobei der MOS-Transistor einen PMOS-Transistor aufweist, wobei der erste Potentialknoten (VDD) einen Stromversorgungsknoten aufweist und wobei der zweite Potentialknoten (VSS) einen Massepotentialknoten aufweist.