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Die
Erfindung betrifft einen Überspannungsschutz
von elektrischen Schaltungen und insbesondere den Bereich des Schutzes
von elektronischen Schaltungen vor einer elektrostatischen Entladungs-(Electrostatic
Discharge ESD) Überspannung, während ein
reversierter Polaritätszustand
an den Eingangsanschlüssen
der elektrischen Schaltung toleriert wird.
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Ein üblicher
Fall von Fehlern in elektronischen integrierten Schaltungen IC stellt
eine plötzliche
Einwirkung eines großen Überspannungszustandes
dar, welcher als elektrostatische Entladung ESD bekannt ist. Bei
der Herstellung von ICs oder während
diese IC zu einem Produkt zusammengebaut werden, sind sie empfänglich hinsichtlich
einer elektrostatischen Entladung ESD. Der Aufbau der elektrostatischen
Ladung resultiert typischerweise aus einem Kontakt und einem späteren Entfernen
von unähnlichen
Materialien, wobei die ESD aus dem Fließen dieser Ladung resultiert.
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Wenn
ein aufgeladenes Objekt mit einem IC in Kontakt kommt, insbesondere
wenn ein Teil der IC geerdet ist, dann entlädt sich die elektrische Ladung sehr
schnell, indem sie durch den IC nach Masse abfließt. ESD-Spannungen
können
während
einer ESD-Entladung einen Wert von bis zu 2K Volt erreichen, so
dass Luftspalte, welche eine Länge
von Millimetern aufweisen, übersprungen
werden können.
In der derzeitigen CMOS Technologie können Spalten zwischen Leitern
und verschiedenen Komponenten innerhalb des IC im Sub-Millimeterbereich
vorhanden sein. Die Vorteile hinsichtlich der Verbesserung der Performanceeigenschaften
von IC wie beispielsweise die Geschwindigkeit und eine geringe Betriebsspannung
stehen der erhöhten
Empfindlichkeit im Hinblick auf ESD gegenüber. Diese kleineren und effizienteren
Chipgrößen weisen
kleinere elektrische Busleiter auf und können daher einfacher beschädigt werden.
In diesen ICs sind die Gateoxide der MOS Transistoren sehr schwach
bzw. zerbrechlich und weisen eine niedrigere Durchbruchspannung
auf. Bevor die Sub-Millimetertechnologie zum Herstellen von ICs
verwendet wurde, wiesen die größeren Chips eine
höhere
Kapazität
mit einer größeren Fläche zur Ladungsspeicherung
auf, so dass diese nicht empfindlich im Hinblick auf eine Beschädigung durch ESD
waren. ICs mit kleineren Einheiten sind gefährdeter im Hinblick auf ESD
Probleme.
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Diese
kleineren Leiter und Komponenten in dem IC weisen eine sehr begrenzte
stromtragende Kapazität
auf, und oftmals resultiert die ESD darin, dass die Leiter und Komponenten
als Sicherungen fungieren, wodurch die Leiter und Komponenten in der
integrierten Schaltung zerstört
oder kurz geschlossen werden oder schmelzen, wodurch die elektrische
Schaltung beschädigt
und wahrscheinlich nicht weiter verwendet werden kann. Komponenten, welche
aus Oxiden oder anderen Schichten hergestellt werden und sich innerhalb
von MOS Vorrichtungen befinden, können den hohen dielektrischen Durchbruchbedingungen
nicht standhalten, da ein großer
Strompegel durch einen sehr kleinen Querschnitt der Schaltung fließt. Die
Widerstandserwärmung
in Elementen wie beispielsweise Dioden, Transistoren und Widerständen schmilzt
das leitfähige Material
wie beispielsweise Polysilizium oder Aluminium. Das geschmolzene
Material innerhalb der Schaltung fließt entlang der Linien des elektrischen Feldes,
wodurch Kurzschlüsse
in dem IC verursacht werden. Ein ESD verursacht beispielsweise Kurzschlüsse zwischen
der Source und dem Drain in MOSFET Vorrichtungen oder ein Reverse
Breakdown von p-n Übergängen in
Transistoren oder Dioden. In den meisten Fällen verbleiben diese Kurzschlüsse, nachdem
die ESD aufgetreten ist, und die elektrische Schaltung kann nicht
mehr für
den gewünschten
Zweck verwendet werden.
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MOS
integrierte Schaltungen sind typischerweise empfindlich im Hinblick
auf eine ESD Schädigung,
wenn die Eingangs- und Ausgangsgins nicht geschützt sind, insbesondere während der
Handhabung der integrierten Schaltung. Daher ist es während der
IC Entwicklung üblich,
einen ESD Schutz innerhalb des ICs vorzusehen, so dass die schädlichen Ströme nicht
durch empfindliche Pfade fließen.
Die eingebauten ESD Schutzvorrichtungen weisen typischerweise die
Form von zusätzlichen
Schaltungen zwischen den Eingangsgins, den Ausgangsgins und den
Spannungsversorgungsschienen auf.
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Typische
Verfahren zum Vorsehen eines ESD Schutzes von ICs beinhaltet eine
Verwendung von Dioden wie beispielsweise Zenerdioden für CMOS Schaltungen.
Die zugeführte
ESD Energie wird dann durch die Diode durch einen Lawi nendurchbruch
oder Durchstoß verbraucht,
indem ein Pfad mit einem niedrigen Widerstand nach Masse erzeugt
wird, wodurch das schädliche
elektrische Potenzial auf Masse kanalisiert wird, wodurch die IC
geschützt
wird.
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US 5,416,351 von Ito et
al. beschreibt eine ESD Schutzschaltung, welche mit NMOS und PMOS Vorrichtungen
unter Verwendung einer Zener-Region gekoppelt ist, welche in dem
Drain ausgebildet ist, um bei dem NMOS und PMOS Diodendurchbruch
zu assistieren.
US 5,528,064 von
Thiel et al. zeigt einen ESD Schutz für MOS Vorrichtungen unter Verwendung
von Rücken-an-Rücken-Zenerdioden. Die
Verwendung von Rücken-an-Rücken-Dioden
ermöglicht einen
ESD Schutz, aber es erlaubt, dass zu hohe Spannungen innerhalb von
MOS Vorrichtungen der nächsten
Generation fließen,
welche mit dünneren Gateoxiden
im Sub-Mikrometerbereich in CMOS ausgebildet werden.
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Eine
alternative Technik des ESD Schutzes ist in
US 6,233,130 durch Lin gezeigt. Diese
Technik verwendet eine transiente Hochspannungspumpenschaltung zum
Pumpen der ESD Spannung auf eine höhere Spannung während eines
ESD Vorganges, um die SCR (Silizium-gesteuerte Gleichrichter) während eines
ESD Ereignisses zu triggern. SCR sehen einen adäquaten Schutz vor, sind aber
nicht wünschenswert
bei Leistungsbussen aufgrund ihrer Tendenz zum Latchup. Ein Latchup
tritt auf, wenn die Eingangssignale sich außerhalb eines vorbestimmten
Spannungsbereiches befinden. Wenn ein Latchup auftritt, wird eine
Kanalsubstratdiode innerhalb des SCR leitfähig und flutet das Substrat
mit Ladungsträgern.
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US 5,959,820 von Ker et
al. zeigt ein Entfernen des Latchup-Zustandes durch ein Vorsehen
einer Haltespannung auf dem Niederspannungstrigger SCR (LVTSCR),
welche größer als
die Versorgungsspannung des ICs ist. Eine Erhöhung der Haltespannung des
LVTSCR wird durch Vorsehen von doppelten Schutzringen um die Anode
und die Kathode der LVTSCR Vorrichtung erreicht. Die Schutzstruktur
unterbricht den Latchingpfad und erhöht die Haltespannung des LVTSCR.
Eine Erhöhung
der Haltespannung des LVTSCR führt
jedoch zu einem erhöhten Leistungsverbrauch
des LVTSCR während
eines ESD Übergangs
und eine Verwendung eines doppelten Schutzringes resultiert in eine
nied rigere ESD Robustheit des LVTSCR. Schutzringe benötigen ferner einen
größeren Layout-Abstand
auf dem IC Chip und sind daher kostenintensiv.
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Es
ist somit Aufgabe der vorliegenden Erfindung, eine ESD Schutzschaltung
vorzusehen, welche einen wesentlichen Schutz von Sub-Mikrometer CMOS
Technologie integrierter Schaltungen vorsieht.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, einen ESD Schutz
ohne Latchup-Probleme in der ESD Schutzschaltung vorzusehen, während ein
bipolarer ESD Schutzschaltungsbetrieb ermöglicht ist.
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Gemäß der Erfindung
wird eine ESD Schutzschaltung mit
- – einem
ersten Spannungseingangsanschluss;
- – einem
zweiten Spannungseingangsanschluss;
- – einem
gemeinsamen Bulk-Knoten;
- – einem
Primär-ESD-Schutztransistor
mit einem mit dem zweiten Spannungseingangsanschluss gekoppelten
ersten Anschluss, einem mit dem zweiten Spannungseingangsanschluss
gekoppelten zweiten Anschluss und einem mit dem gemeinsamen Bulk-Knoten
gekoppelten Steueranschluss zum Steuern des Stromflusses zwischen dem
ersten und zweiten Anschluss;
- – einem
Sekundär-ESD-Schutztransistor
mit einem elektrisch mit dem zweiten Spannungseingangsanschluss
gekoppelten ersten Anschluss, einem mit dem ersten Spannungseingangsanschluss
gekoppelten zweiten Anschluss und einem mit dem gemeinsamen Bulk-Knoten
gekoppelten Steueranschluss zum Steuern des Stromflusses zwischen
dem ersten und zweiten Anschluss;
- – einem
Durchlassspannungstransistor mit einem elektrisch mit dem zweiten
Spannungseingangsanschluss gekoppelten ersten Anschluss, einem mit
dem gemeinsamen Bulk-gekoppelten zweiten Anschluss und einem elektrisch
mit dem ersten Spannungseingangsanschluss gekop gelten Steueranschluss
zum Steuern des Stromflusses zwischen dem ersten und zweiten Anschluss
und
- – einem
Sperrspannungstransistor mit einem mit dem gemeinsamen Bulk-Knoten
gekoppelten ersten Anschluss, einem mit dem ersten Spannungseingangsanschluss
gekoppelten zweiten Anschluss und einem elektrisch mit dem ersten
Anschluss des Durchlassspannungstransistors gekoppelten Steueranschluss
zum Steuern des Stromflusses zwischen dem ersten und zweiten Anschluss,
- – wobei
die Primär-,
Sekundär-,
Durchlassspannungs- und Sperrspannungstransistoren den gleichen
gemeinsamen Bulk-Knoten teilen, vorgesehen.
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Die
Erfindung wird nun unter Bezugnahme auf die Zeichnung beschrieben.
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1 zeigt
ein Schaltbild eines bevorzugten Ausführungsbeispiels zur Veranschaulichung
einer MOS ESD Schutzschaltung, welche dazu in der Lage ist, einen
reversierten Polaritätsbetrieb
durchzuführen,
und
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2 zeigt
einen Stromspannungsgraphen gemäß dem Stand
der Technik, welcher die Beziehung zwischen Spannung und Strom während eines ESD
Ereignisses veranschaulicht.
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1 zeigt
ein bevorzugtes Ausführungsbeispiel
der vorliegenden Erfindung. Die Schaltung wird unter Bezugnahme
auf zwei Betriebsarten, nämlich Vorwärtsspannung
(forward biss) und Sperrvorspannung (reverse biss) beschrieben.
Im Vorspannungsbetrieb stellt ein Knoten 2 in der Schaltung
einen positiven Eingangsgin im Hinblick auf einen Knoten 1 dar,
welcher geerdet ist. Im Sperrvorspannungsbetrieb (reverse biss)
stellt der Knoten 1 einen positiven Eingangsknoten hinsichtlich
des Knotens 2 dar, welcher geerdet ist. Ein Transistor
M0 stellt eine große ESD
Schutz-P-Kanal MOS Vorrichtung dar. Transistoren M1, M2 und M3 sind
ebenfalls P-Kanal MOS Vorrichtungen und werden für die beiden Betriebsarten
des Schaltungsbetriebs verwendet und werden nachstehend detailliert
beschrieben. Der Bulk der Transistoren M0, M1, M2, M3 in der Schaltung
teilen einen gemeinsamen Bulk, welcher von Masse bzw. Erde isoliert
ist.
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In
einem Normalbetrieb, wenn kein ESD Ereignis auf einem der Eingangsgins 1, 2 vorhanden
ist, ist der Transistor M0 AUS und nicht leitend. Damit der Transistor
M0 nicht leitend bleibt, wird sein Gate und sein Bulk 5 auf
einem Potenzial aufrecht erhalten, welcher zumindest so positiv
wie das Potenzial der Source 2 und des Drains 1 ist.
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In
dem Durchlassvorspannungsbetrieb ist der Knoten 2 positiv
relativ zum Knoten 1. Die Transistoren M0, M1 und M3 sind
AUS und der Transistor M2 ist an. Die Begriffe EIN und AUS bezogen
auf die Transistoren werden zum Beschreiben des Zustandes der Leitfähigkeit
des Transistors verwendet. Transistoren mit einem ausreichend invertierten
Kanalgebiet werden generell als EIN bezeichnet, da sie von Source
nach Drain leiten. Der Bulk 5 aller Transistoren ist so
positiv wie der Knoten 2 und lediglich Leckströme fließen durch
die Schaltung. Dieser augenblickliche elektrische Zustand ist das
Resultat des Betriebs des Transistors M2. Wenn der Knoten 2 positiv
ist, ist der Knoten 3 elektrisch mit dem Knoten 2 durch
den Widerstand R0 verbunden und ist ebenfalls positiv. Das hohe
Potenzial am Knoten 3 erlaubt, dass M1 AUS ist. Das Gate
von M2 ist über
die Schaltung geerdet und somit ist M2 eingeschaltet, wodurch der
Knoten 5 mit dem Knoten 3 verbunden wird. Da Knoten 5 so
positiv wie der Knoten 3 ist, ist M3 ebenfalls AUS. Ohne
einen Pfad nach Erde durch M1 oder M3 steigt das Potenzial am Knoten 3 auf
das Potenzial am Knoten 2, und der Knoten 5 folgt.
Wenn das Gate und der Körper 5 von
M0 so positiv wie der Knoten 2 ist, dann ist M0 AUS, und
lediglich Leckströme fließen.
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In
einem Sperrspannungsbetrieb ist der Knoten 1 positiv relativ
zum Knoten 2. Die Transistoren M0, M2 und M3 sind AUS und
M1 ist EIN. Der Bulk dieser Transistoren 5 ist positiv
wie der Knoten 1, und lediglich Leckströme fließen. Der augenblickliche elektrische
Zustand ist ein Ergebnis des Betriebs des Transistors M1. Wenn Knoten 2 negativ
relativ zum Knoten 1 ist, wird der Knoten 3 negativ
durch den Widerstand R0 gezogen. Im Transistor M1 ist das Gate 3 negativer
als das Drain und somit ist M1 EIN und der Knoten 5 ist
ungefähr
am selben Potenzial wie der Knoten 1. Die Transistoren
M2 und M3 sind AUS, da ihre Drains, Bulks und Gates positiver als
ihre Source sind, wodurch verhindert wird, dass ein Strom durch
R0 fließt.
M0 ist AUS, da sein Drain, Bulk und Gate positiver als sein Source
sind.
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In
der elektrischen Schaltung, welche in dem bevorzugten Ausführungsbeispiel
illustriert ist, wird ein Schutz von CMOS IC gegen elektrostatische
Entladungen ESD vorgesehen, während
eine Umkehr der Polarität
der Eingangsgins 1 und 2 toleriert wird.
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Transistoren
M0 und M3 sind unabhängig von
der Eingangspolarität
AUS, welche an die Eingangsgins angelegt wird. Lediglich Leckströme fließen durch
die Widerstände
R0 und R1, so dass das Potenzial am Knoten 3 fast gleich
dem Potenzial am Knoten 2 ist, und das Potenzial am Knoten 4 entspricht
fast dem Potenzial am Knoten 1. In einem normalen Betrieb
ohne ein ESD Ereignis sind die Transistoren M0 und M3 normalerweise
AUS, und somit erfolgt kein Spannungsabfall über R0 und R1.
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Wenn
ein ESD Ereignis auftritt, dann stellt der Transistor M0 die Primär-ESD-Schutzvorrichtung dar.
In einem ESD Ereignis ist die Stromanstiegszeit extrem abrupt und
die Gateoxide der nicht geschützten
Transistoren müssen
vor dem ESD Ereignis geschützt
werden. In einem ESD Ereignis tritt der Transistor M0 in eine Snapback-Leitung über und
absorbiert die Energie des transienten ESD Ereignisses.
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In
der 2 gemäß dem Stand
der Technik ist ein Strom (I) über
Spannung (V) Graph für
einen Transistor bei einer Snapback-Leitung gezeigt, wobei kein
Strom zwischen Source und Drain der Vorrichtung fließt, bis
die ESD Ereignistransiente Spannung die Triggerspannung (Vt) des Transistors M0 erreicht. Sobald Vt erreicht worden ist und die Snapback-Leitung
initiiert worden ist, erhöht
sich der Strom und der Potenzialunterschied zwischen der Source
und dem Drain des Transistors verringert sich. Solange die ESD Ereignis-transiente
Spannung höher
als die Transistorhaltespannung Vh ist,
fließt
der Snapback-Strom durch die Schutzvorrichtung. Somit wird die Spannung über Vh nach der Snapback-Leitung erhöht, wodurch
eine große
Erhöhung
des Stromes erfolgt. Diese große
Erhöhung
des Stromes ist in der steilen Aufwärtssteigung des Graphen über dem Beugungspunkt
bei Vh. Die Widerstände R0 und R1 helfen dabei,
den ESD Ereignis-transienten Strom zu begrenzen. Der Transistor
M3 zwischen dem Knoten 3 und 1 absorbiert diesen
reduzierten transienten ESD Ereignistransienten Strom, was in einen
Schutz durch die Transistoren M1 und M2 resul tiert. Die Widerstände R0 und
R1 und die Transistoren M0 und M3 dienen dazu, ein geladenes Vorrichtung-Modellschutz-Netzwerk
vorzusehen.
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Dieser
Typ von ESD Ereignis-transienten Schutzschaltungen schützt vorteilhafterweise
die Transistoren M1 und M2, während
ein Reverse Bias-Betrieb der Schaltung ermöglicht wird. In dem Reverse
Bias-Betrieb kann es vorkommen, dass der Rest der Schaltung nicht
wie gewünscht
funktioniert, da jedoch die ESD Schutzschaltung ein Reverse Bias-Betrieb
der elektrischen Schaltung erlaubt, wird die Schaltung nicht beschädigt werden,
wenn sie an eine hohe Stromkapazität-Energieversorgung angeschlossen
wird. Wenn die Schaltung nicht zum Betrieb in dem Reverse Bias entwickelt
wurde, dann kann eine Widerstandsheizung in der Vorrichtung stattfinden
und die internen Komponenten des IC werden schmelzen. Diese Widerstandsheizung
stellt ein großes
Risiko dar, da die IC entflammen kann und eine Ausrüstung, in
der sie installiert ist, beschädigen kann,
was in eine kostenintensive Reparatur der beschädigten Komponenten resultieren
kann.