JP2005513782A

JP2005513782A - Ｅｓｄ保護用極性反転許容電気回路

Info

Publication number: JP2005513782A
Application number: JP2003553624A
Authority: JP
Inventors: キング、ヘー; デー．セー．セッションズ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-12-18
Filing date: 2002-12-02
Publication date: 2005-05-12
Also published as: ATE365379T1; DE60220828D1; EP1459382B1; AU2002366399A1; EP1459382A1; WO2003052826A1; DE60220828T2; US20030112565A1; EP1459382B8; US6657836B2

Abstract

シリコンコントローラにおける整流器回路のようなラッチアップの問題がない、サブミクロンＣＭＯＳ技術集積回路に対して完全な保護を与えるＥＳＤ保護回路が提供される。この回路内の第１のＥＳＤ保護トランジスタは、電気回路のバイポーラ動作を可能とするのに加え、スナップバック電気伝導を使用して、有害なＥＳＤ電流を電気回路から遠ざけるようにチャネリングする。

Description

本発明は、電気回路の過電圧保護に関し、より詳細には、電気回路入力端子に印加される逆極性状態を許容すると共に、静電放電（ＥＳＤ）過電圧から電気回路を保護する分野に関する。

電子集積回路（ＩＣ）における故障の共通の原因は、静電放電（ＥＳＤ）として公知である大きな過電圧状態に突然曝されることに起因する。ＩＣの製造において或いはこれらのＩＣを使用して製品を組み付けている間、これらのＩＣは、ＥＳＤに対して敏感である。静電電荷の蓄積は、典型的には、非類似材料同士の接触とその後の離間から発生し、且つＥＳＤは、この電荷の流れから発生する。

帯電されたアイテムが、ＩＣと接触、特に、ＩＣの一部が接地されると、電荷が、ＩＣを通って接地に移動することによって、非常に素早く放電する。ＥＳＤ放電事象中のＥＳＤ電圧は、２ＫＶの範囲であり、長さが、“ａ”ｍｍを超えるエアギャップをジャンプする。現在のＣＭＯＳ技術では、ＩＣ内の導体と種々の部品との間のギャップは、サブミクロンのオーダーである。スピードやより低い動作電圧のような、ＩＣの性能特性を改良することによって見られる利点は、ＥＳＤに対する感度の増加によって相殺される。これらのより小さく且つより効率的なチップサイズになれば、さらに小さな電気バス導体を持つことになり、その結果、容易に損傷されることになる。これらのＩＣにおいて、ＭＯＳトランジスタゲート酸化物は、さらに脆く、且つ非常に低い絶縁破壊電圧を有する。ＩＣの製造に利用されるサブミクロンの技術以前では、より大きなチップが、電荷蓄積用のより大きな領域を有するより大きなキャパシタンスを備えており、その結果、ＥＳＤに関連する損傷に対して敏感ではなかった。より小さなＩＣ機能を有することは、ＥＳＤに関連する損傷の可能性がより高いことになる。

ＩＣ内のこれらのより小さな導体と部品は、非常に制限された電流キャリーキャパシティを有し、しばしば、ＥＳＤが、導体や部品をフューズのように働かせることになり、それによって、集積回路内の導体及び部品を壊したり、短絡したり溶解させ、電気回路を損傷させ、大抵使用できなくする。ＭＯＳデバイス内の酸化物から製造される部品と他のフィルムは、高レベルの電流がこの回路の非常に小さな断面領域を流れるので、高い絶縁破壊状態に耐えることが出来ないであろう。ダイオード、トランジスタ及び抵抗器のような部品における抵抗性加熱は、ポリシリコンやアルミニウムのような電気伝導性材料を融解する。この回路内のこの融解材料は、電界ラインに沿って流れ、ＩＣ内に短絡を引き起こす。例えば、ＥＳＤは、ＭＯＳＦＥＴデバイスのソースとドレインの間での短絡やトランジスタやダイオードのｐ−ｎジャンクションでの逆絶縁破壊を引き起こす。多くの場合、ＥＳＤ事象が完了した後も、これらの短絡が残り、これらの回路をそれらの設計目的に対して使用不能にする。

一般的に、ＭＯＳタイプの集積回路は、それらの入力と出力のピンが、特に集積回路を扱っている時に、保護されていない場合、ＥＳＤ損傷受けがちである。その結果、共通のＩＣ設計工業の実務では、これらの有害な電流が敏感なパスを流れないように何らかの形態のＥＳＤ保護をＩＣ内に配することである。典型的には、組込みＥＳＤ保護デバイスは、入力ピン同士、出力ピン同士及び給電レール同士に配される追加の回路の形態を取る。

ＥＳＤ保護をＩＣに設ける共通の方法は、ＣＭＯＳ回路のためのツェナーダイオードのようなダイオードを使用することを含む。次に、印加されたＥＳＤエネルギーは、接地への低抵抗路を生成することを介して電子なだれ降伏やパンチによってダイオードを介して消散し、接地への有害な電気電位をチャネリングして、それによってＩＣに対する保護を提供する。

イトウ（Ｉｔｏ）らに対する米国特許第５，４１６，３５１号は、ドレインに形成されたツェナー領域を使用してＮＭＯＳ及びＰＭＯＳダイオードの絶縁破壊をアシストすることによって、連結されたＮＭＯＳとＰＭＯＳデバイスに対するＥＳＤ保護回路を開示しており、且つティール（Ｔｈｉｅｌ）らに対する米国特許第５，５２８，０６４号は、背中合わせツェナーダイオードを使用することによるＭＯＳデバイスに対するＥＳＤ保護を開示している。背中合わせダイオードを使用することは、いくらかのＥＳＤ保護を提供するが、残念ながら、それは、サブミクロンのＣＭＯＳデバイスにおいてより薄いゲート酸化物を有するように作られた新たな発生ＭＯＳデバイス内にあまりに多くの電圧が流れることになる。

ＥＳＤ保護のための他の技術は、リン（Ｌｉｎ）による米国特許第６，２３３，１３０号に開示されている。この技術は、ＥＳＤ事象中にＳＣＲ（シリコン制御整流器）の早期起動のために、ＥＳＤ事象中にＥＳＤ電圧をより高い電圧にポンピングするための遷移高電圧ポンピング回路を利用する。ＳＣＲは、適切な保護を与えるが、そのＳＣＲは、電力バスのラッチアップへの傾向に起因して電力バスには望ましくない。入力信号が事前定義された電圧範囲外である場合、ラッチアップが発生する。ラッチアップが発生すると、ＳＣＲ内のチャネル基板ダイオードは、電気伝導性になり、その基板に帯電キャリアが溢れる。

カー（Ｋｅｒ）氏等の米国特許第５，９５９，８２０号は、ＩＣにおける供給電圧よりも大きな低電圧トリガーＳＣＲ（ＬＶＴＳＣＲ）へのホールド電圧を提供することによるラッチアップ状態の除去を開示している。ＬＶＴＳＣＲへのホールド電圧の増加は、ＬＶＴＳＣＲデバイスのアノードとカソードの両方を囲むダブル防護リングを設けることによって達成される。この防護構造は、ラッチパスを破壊し、ＬＶＴＳＣＲのホールド電圧を増加する。しかしながら、ＬＶＴＳＣＲのホールド電圧を増加することは、ＥＳＤ遷移中にＬＶＴＳＣＲでのより多くの電力消費を導くことになり、且つダブル防護リングを使用することは、ＬＶＴＳＣＲのＥＳＤ頑健さをより低くすることになる。更に、防護リングは、ＩＣダイ上のより多くのレイアウト空間を占め、従って、コスト高となる。

従って、本発明の目的は、サブミクロンのＣＭＯＳ技術の集積回路に対して実質的な保護を提供するＥＳＤ保護回路を提供することである。

本発明の他の目的は、バイポーラＥＳＤ保護回路を提供すると共に、ＥＳＤ保護回路中においてラッチアップの問題のないＥＳＤ保護を提供することである。

本発明に従って、ＥＳＤ保護回路であって、
第１の電圧入力ポートと、
第２の電圧入力ポートと、
第１のポートと、第２のポートと、前記第１のポートと第２のポートとの間の電流を制御するための制御ポートと、を備える第１のトランジスタを含み、前記第１のポートと前記第２のポートとが、前記第１の電圧入力ポートと前記第２の電圧入力ポート２との間で電気的に連結される、ＥＳＤ保護回路と、
前記第１の電圧入力ポートと前記第２の電圧入力ポートとを横切って印加される電圧の極性のいずれかに対して、ＥＳＤ保護回路内で第１のトランジスタの制御ポートで同じ電圧を提供するための極性独立制御回路と、
を備えるＥＳＤ保護回路が提供される。

本発明の他の態様に従って、ＥＳＤ保護回路であって、
第１の電圧入力ポートと、
第２の電圧入力ポートと、
共通バルクノードと、
前記第２の電圧入力ポートに連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために、前記共通バルクノードに連結された制御ポートと、を有する第１のＥＳＤ保護トランジスタと、
前記第２の電圧入力ポートに電気的に連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間の電流を制御するために前記共通バルクノードに連結された制御ポートと、を有する第２のＥＳＤ保護トランジスタと、
前記第２の電圧入力ポートに電気的に連結された第１のポートと、前記共通バルクに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために前記第１の電圧入力ポートに電気的に連結された制御ポートと、を有する順方向バイアストランジスタと、
前記共通バルクノードに連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために前記順方向バイアストランジスタの第１のポートに電気的に連結された制御ポートと、を有する逆方向バイアストランジスタと、
を備え、
前記第１の、第２の、順方向バイアスの、及び逆方向バイアスのトランジスタは、同じ共通バルクノードを共用する、ＥＳＤ保護回路が提供される。

本発明の更に他の態様に従って、ＥＳＤ保護を行う方法であって、
電圧電位の極性から独立する印加された電圧電位に応答して、既知の範囲内で電圧出力を提供するための制御回路を提供するステップと、
最小保持電圧を有する第１のＥＳＤ保護トランジスタを横切る電源を連結するステップであって、前記ＥＳＤ保護トランジスタが電圧出力を受ける制御ポートを有する、ステップと、
前記最小保持電圧を上回るＥＳＤ事象遷移電圧が生じると、第１のＥＳＤ保護トランジスタに対してスナップバック電気伝導を実行するステップと、を備え、
前記ＥＳＤ保護トランジスタ保持電圧を上回る前記ＥＳＤ事象遷移電圧が、スナップバック電流が前記第１のＥＳＤ保護トランジスタを流れることを可能とする、ＥＳＤ保護方法が提供される。

本発明は、図面を参照して記述される。

図１において、本発明の好適な実施の形態が示される。この回路は、順バイアスと逆バイアスの二つの動作モードを参照して記述される。順バイアス動作中の回路において、ノード２は、接地されているノード１に関して正の入力ピンである。逆バイアス動作下では、ノード１は、接地されているノード２に関して正の入力ピンである。トランジスタＭ０は、大きなＥＳＤ保護ＰチャネルＭＯＳデバイスである。トランジスタＭ１、Ｍ２及びＭ３もまた、ＰチャネルＭＯＳデバイスであり、以下で詳細に議論される回路動作の二つのモードのために利用される。回路中の全てのトランジスタＭ０、Ｍ１、Ｍ２、Ｍ３のバルクは、接地から絶縁された共通バルクを共用する。

ＥＳＤ事象が入力ピン１、２のいずれにも存在しない正常な動作において、トランジスタＭ０は、オフであり、非電気伝導性である。トランジスタＭ０が非電気伝導性のままであるためには、そのゲートとバルク５は、少なくともそのソース２とドレイン１と同じ程度に正である電位に維持される。

順方向バイアス動作において、ノード２は、ノード１に相対して正である。トランジスタＭ０、Ｍ１及びＭ３は、オフであり、トランジスタＭ２は、オンである。トランジスタに関連するオンとオフという用語は、トランジスタの電気伝導性の状態を言及する用語として共通に使用される。内部に十分に反転されたチャネル領域を有するトランジスタは、それらがソースからドレインへの電気伝導性を有するので、一般的にオンと呼ばれる。全てのトランジスタのバルク５は、ノード２と同じ正であり、漏れ電流がこの回路を流れるに過ぎない。この電流の電気状態は、トランジスタＭ２の動作の結果である。ノード２が正である場合、抵抗器Ｒ０を介してノード２に電気的に接続されたノード３もまた、正である。ノード３の高電位は、Ｍ１がオフであることを確実にする。Ｍ２のゲートは、この回路を介して接地され、且つその結果、Ｍ２は、オンになり、ノード５をノード３に接続する。ノード５がノード３と同じ正であるので、Ｍ３もオフである。Ｍ１又はＭ３を介する接地へのパスが無いので、ノード３は、ノード２の電位に等しいように上昇し、ノード５が続く。Ｍ０のゲートとボディ５がノード２と同じ正である場合、Ｍ０はオフであり、漏れ電流のみが流れる。

逆方向バイアス動作では、ノード１は、ノード２に相対して正である。トランジスタＭ０、Ｍ２及びＭ３は、オフであり、Ｍ１は、オンである。これらのトランジスタ５のバルクは、ノード１のように正であり、漏れ電流のみが流れる。この電流の電気状態は、トランジスタＭ１の動作の結果である。ノード２がノード１に相対して負である時、ノード３は、抵抗器Ｒ０を介して負に引かれる。トランジスタＭ１において、ゲート３は、そのドレインよりも負であり、従ってＭ１は、オンであり、ノード５は、ノード１と略同じ電位である。トランジスタＭ２とＭ３は、それらのドレイン、バルク及びゲートがそれらのソースよりも正であるので、オフであり、電流がＲ０を介して流れるのを防止する。Ｍ０は、そのドレイン、バルク及びゲートがそのソースよりも正であるので、オフである。

この好適な実施の形態において描かれている電気回路において、静電放電（ＥＳＤ）に対する保護が、ＣＭＯＳＩＣに対して提供されると共に、入力ピン１と２の極性の反転を許容する。

トランジスタＭ０とＭ３は、入力ピンに印加される入力極性に拘わらず、オフである。漏れ電流のみが抵抗器Ｒ０とＲ１を流れ、それによって、ノード３は、ノード２に電圧が略等しく、且つノード４は、ノード１に電圧が略等しい。正常な非ＥＳＤ事象動作において、トランジスタＭ０とＭ３は、通常オフであり、従って、Ｒ０とＲ１を横切る電圧降下は、発生しない。

ＥＳＤ事象が発生すると、トランジスタＭ０は、主ＥＳＤ保護デバイスである。ＥＳＤ事象において、電流上昇時間は、極端に急峻であり、非保護トランジスタのゲート酸化物は、そのＥＳＤ事象からさえ保護される必要がある。ＥＳＤ事象下において、トランジスタＭ０は、スナップバック電気伝導状態となり、その遷移ＥＳＤ事象のエネルギーを吸収する。

従来の技術の図２を参照すると、スナップバック電気伝導状態におけるトランジスタに対する電流（Ｉ）対電圧（Ｖ）のグラフは、ＥＳＤ事象遷移電圧が、トランジスタＭ０のトリガー電圧（Ｖ_ｔ）に達するまで、デバイスのソースとドレインの間に電流が流れないことを示している。一旦、Ｖ_ｔに到達し、スナップバック電気伝導が開始されると、電流が増加し、トランジスタのソースとドレインとの間に存在する電位差が減少する。このＥＳＤ事象遷移電圧がトランジスタ保持電圧（Ｖ_ｈ）よりも上である限り、スナップバック電流は、保護デバイスを通って流れ続ける。スナップバック電気伝導が発生した後、Ｖ_ｈより上の電圧に増加され、電流が大きく増加する。この大きな電流の増加は、Ｖ_ｈで発生する反曲点より上のグラフの急峻な上方向スロープで示される。抵抗器Ｒ０とＲ１は、ＥＳＤ事象遷移電流を制限するのを助ける。ノード３と１との間に位置するトランジスタＭ３は、この減少された遷移ＥＳＤ事象遷移電流を吸収して、トランジスタＭ１とＭ２に対する保護を行う。抵抗器Ｒ０とＲ１及びトランジスタＭ０とＭ３は、帯電デバイスモデル保護ネットワークを提供するように働く。

このタイプのＥＳＤ事象遷移保護回路は、トランジスタＭ１とＭ２を保護すると共にこの回路の逆方向バイアス動作を可能とする利点がある。逆方向バイアス動作において、この回路の残余の部分は、設計通りには働かないかもしれないが、ＥＳＤ保護回路が、逆方向バイアス動作を可能とするので、電気回路は、高電流容量電源に接続された場合に、なんら損害を引き起すことはない。回路が逆方向バイアスで動作するように設計されなかった場合、抵抗性加熱が、ＩＣの内部で発生して、ＩＣの内部部品が溶融する。この抵抗性加熱は、ＩＣが燃えてこのＩＣが配されている装置が損傷され、損傷された部品に対する高価な修理が必要となるので、大きなリスクを課す。

数々の他の実施の形態は、本発明の精神と範囲から逸脱することなく、意図されることが出来る。

逆極性動作可能なＭＯＳＥＳＤ保護回路を示す好適な実施の形態の図である。ＥＳＤ事象中の電流と電圧との間の関係を示す従来の技術の電流と電圧のプロット図である。

Claims

ＥＳＤ保護回路であって、
第１の電圧入力ポートと、
第２の電圧入力ポートと、
第１のポートと、第２のポートと、前記第１のポートと第２のポートとの間の電流を制御するための制御ポートと、を備える第１のトランジスタを含み、前記第１のポートと前記第２のポートとが、前記第１の電圧入力ポートと前記第２の電圧入力ポートとの間で電気的に連結される、ＥＳＤ保護回路と、
前記第１の電圧入力ポートと前記第２の電圧入力ポートとを横切って印加される電圧の極性のいずれかに対して、ＥＳＤ保護回路内で第１のトランジスタの制御ポートで同じ電圧を提供するための極性独立制御回路と、
を備える、ＥＳＤ保護回路。
前記ＥＳＤ保護回路は、第１のポートと、第２のポートと、前記第１のポーと第２のポートとの間の電流を制御するための制御ポートと、を備える第２のトランジスタを含み、前記第１のポートと前記第２のポートとが、前記第２の電圧入力ポートと前記第１の電圧入力ポートとの間で電気的に連結される、請求項１に記載のＥＳＤ保護回路。
前記極性独立制御回路は、前記第１の電圧入力ポートと前記第２の電圧入力ポートとを横切って印加される電圧の極性に関係なく、前記ＥＳＤ保護回路内で前記第２のトランジスタの制御ポートで同じ電圧を提供するために電気的に連結される、請求項２に記載のＥＳＤ保護回路。
電流制限回路が、前記ＥＳＤ保護回路内に設けられる、請求項３に記載のＥＳＤ保護回路。
前記電流制限回路は、前記第１の電圧入力ポートと前記第２の電圧入力ポートとの間で前記第２のトランジスタと直列となっている、請求項４の記載のＥＳＤ保護回路。
前記第１のトランジスタは、電界効果トランジスタである、請求項１に記載のＥＳＤ保護回路。
前記電界効果トランジスタは、Ｐチャネルである、請求項６に記載のＥＳＤ保護回路。
前記制御ポートは、ＦＥＴトランジスタのゲートであり、前記第１のポートは、ＦＥＴトランジスタのソースであり、第２のポートは、ＦＥＴトランジスタのドレインである、請求項６に記載のＥＳＤ保護回路。
前記第２のトランジスタは、ＦＥＴトランジスタであり、前記制御ポートは、ＦＥＴトランジスタのゲートであり、前記第１のポートは、ＦＥＴトランジスタのソースであり、第２のポートは、ＦＥＴトランジスタのドレインである、請求項２に記載のＥＳＤ保護回路。
前記電流制限回路は、抵抗器を含む、請求項４に記載のＥＳＤ保護回路。
前記第１の電圧入力ポートは、接地電位への連結のためであり、且つ前記第２の電圧入力ポートは、前記接地電位よりも高い電位で電圧源に連結されるためである、請求項１に記載のＥＳＤ保護回路。
ＥＳＤ保護回路であって、
第１の電圧入力ポートと、
第２の電圧入力ポートと、
共通バルクノードと、
前記第２の電圧入力ポートに連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために、前記共通バルクノードに連結された制御ポートと、を有する第１のＥＳＤ保護トランジスタと、
前記第２の電圧入力ポートに電気的に連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間の電流を制御するために前記共通バルクノードに連結された制御ポートと、を有する第２のＥＳＤ保護トランジスタと、
前記第２の電圧入力ポートに電気的に連結された第１のポートと、前記共通バルクに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために前記第１の電圧入力ポートに電気的に連結された制御ポートと、を有する順方向バイアストランジスタと、
前記共通バルク５ノードに連結された第１のポートと、前記第１の電圧入力ポートに連結された第２のポートと、前記第１のポートと前記第２のポートとの間で電流を制御するために前記順方向バイアストランジスタの第１のポートに電気的に連結された制御ポートと、を有する逆方向バイアストランジスタと、
を備え、
前記第１のトランジスタ、第２トランジスタ、順方向バイアストランジスタ、及び逆方向バイアスＭ１トランジスタは、同じ共通バルクノードを共用する、ＥＳＤ保護回路。
前記第１の電圧入力ポートと前記順方向バイアストランジスタの制御ポートとの間に電気的に配置される電流制限回路を備える、請求項１２に記載のＥＳＤ保護回路。
前記第２の入力ポートと前記順方向バイアストランジスタの第１のポートとの間、及び前記第２の電圧入力ポートと前記第２のＥＳＤ保護トランジスタの第１のポートとの間に電気的に配置される第２の電流制限回路を備える、請求項１３に記載のＥＳＤ保護回路。
前記第２の電圧入力ポートと前記順方向バイアストランジスタの前記第１のポートとの間、及び前記第２の電圧入力ポートと前記第２のＥＳＤ保護トランジスタの第１ポートとの間に電気的に配置される電流制限回路を備える、請求項１２に記載のＥＳＤ保護回路。
前記順方向バイアストランジスタの第１のポートは、前記第２のＥＳＤ保護トランジスタの第１のポートへ連結される、請求項１５に記載のＥＳＤ保護回路。
前記電流制限回路は、抵抗器を備える、請求項１３に記載のＥＳＤ保護回路。
前記トランジスタは、ＦＥＴトランジスタである、請求項１２に記載のＥＳＤ保護回路。
前記ＦＥＴトランジスタは、Ｐチャネルである、請求項１８に記載のＥＳＤ保護回路。
前記制御ポートは、ＦＥＴトランジスタのゲートであり、前記第１のポートは、ＦＥＴトランジスタのソースであり、第２のポートは、ＦＥＴトランジスタのドレインである、請求項１８に記載のＥＳＤ保護回路。
ＥＳＤ保護を行う方法であって、
電圧電位の極性から独立して印加された電圧電位に応答して、既知の範囲内で電圧出力を提供するための制御回路を提供するステップと、
最小保持電圧を有する第１のＥＳＤ保護トランジスタを横切る電源を連結するステップであって、前記ＥＳＤ保護トランジスタが電圧出力を受ける制御ポートを有する、ステップと、
前記最小保持電圧を上回るＥＳＤ事象遷移電圧が生じると、第１のＥＳＤ保護トランジスタに対してスナップバック電気伝導を実行するステップと、を備え、
前記ＥＳＤ保護トランジスタ保持電圧を上回る前記ＥＳＤ事象遷移電圧が、スナップバック電流を前記第１のＥＳＤ保護トランジスタを流れさせることを可能とする、ＥＳＤ保護方法。
第２のＥＳＤ保護トランジスタを提供するステップと、
前記スナップバック電流の大部分が前記第１のＥＳＤ保護トランジスタを通るように伝導した後に、前記第２のＥＳＤ保護トランジスタをスナップ電流の一部が通るようにチャネリングするステップと、を備える、請求項２１に記載の方法。