DE102013106667B4 - Schutz von Halbleiterbauelementen - Google Patents

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Abstract

Einrichtung, umfassend:ein Substrat (10; 40),ein in dem Substrat (10; 40) angeordnetesHalbleiterbauelement (11; 33; 59; 69), wobei das Halbleiterbauelement (11; 33; 59; 69) in einer Wanne (418; 513; 613) einer ersten Polarität bereitgestellt ist, und wobei das Substrat (10; 40) eine von der ersten Polarität verschiedene zweite Polarität aufweist, undein das Halbleiterbauelement (11; 33; 59; 69) zumindest teilweise umgebendes Kontaktelement (12; 31; 414; 56; 66), um das Substrat (10; 40) elektrisch zu kontaktieren, wobei das Kontaktelement (12; 31; 414; 56; 66) über ein resistives Element (14; 38; 48; 53; 63) mit einer Versorgungsspannung (15; 39; 43; 52; 62) gekoppelt ist, und wobei ein Substratkontakt immer über ein resistives Element mit einer Versorgungsspannung verbunden ist, wenn sich der Substratkontakt innerhalb eines vorgegebenen Abstandes von dem Halbleiterbauelement befindet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung bezieht sich auf den Schutz von Halbleiterbauelementen beispielsweise vor einem Stromfluss durch parasitäre Bauelemente unter Einbezug eines Durchbruchs eines pn-Übergangs.
  • HINTERGRUND
  • Halbleiterbauelemente werden manchmal in Wannen (engl. „Wells“) ausgebildet, beispielsweise in p-Typ-Substraten ausgebildeten n-Wannen, was einen gewissen Grad an elektrischer Isolierung von dem Substrat bietet. Die Wanne und das Substrat bilden einen pn-Übergang. In manchen Fällen können jedoch Spannungen an das so gebildete Bauelement, an die Wanne oder das Substrat angelegt werden, welche einen Durchbruch des pn-Übergangs verursachen, was wiederum dazu führen kann, dass ein hoher Durchbruchsstrom fließt. Ein derartiger Strom kann zu einer Beschädigung des Bauelements führen.
  • Die Druckschrift US 5 486 716 A offenbart einen integrierten Halbleiterschaltkreis mit einem peripheren Transistor mit einem verstärkten ESD-Widerstand für externe Verbindungen, wobei der periphere Transistor eine Kanalstruktur aufweist, die einen elektrostatischen Spannungsstrom effizienter ableitet als ein interner Transistor der integrierten Halbleiterschaltung, und wobei der periphere Transistor einen Substratkontakt, eine Masseleitung und eine zusätzliche Widerstandsverbindung zwischen ihnen, aufweist, um einen elektrostatischen Spannungsstrom effizient abzubauen.
  • Die Druckschrift DE 10 2012 200 276 A1 offenbart eine Halbleiteranordnung umfassend einen Halbleiterkörper eines ersten Leistungstyps, wobei der Halbleiterkörper dazu ausgebildet ist, an eine erste Versorgungsspannung gekoppelt zu werden, ein erstes Gebiet eines zweiten Leistungstyps im Halbleiterkörper , wobei der zweite Leitungstyp zu dem ersten Leitungstyp komplementär ist, eine Schnittstelle zwischen dem ersten Gebiet und dem Halbleiterkörper einen ersten Diodenübergang bildet, und das erste Gebiet dazu ausgebildet ist, an eine zweite Versorgungsspannung gekoppelt zu werden, ein zweites Gebiet des ersten Leitungstyps im ersten Gebiet, wobei das zweite Gebiet dazu ausgebildet ist, an eine dritte Versorgungsspannung gekoppelt zu werden, einen Vergleicher mit einem ersten, an den Halbleiterkörper gekoppelten Eingang und einem zweiten, an das erste Gebiet gekoppelten Eingang, und einen Schalter mit einem an das erste Gebiet angekoppelten ersten Ausgangsknoten, einem an den Halbleiterkörper angekoppelten zweiten Ausgangsknoten und einem an einen Ausgang des Vergleichers gekoppelten Steuerknoten.
  • Die Druckschrift US 2003 / 0 174 452 A1 offenbart eine Schutzschaltung für elektrostatische Entladung (ESD), die auf einem P-Typ-Substrat ausgebildet ist, wobei die ESD-Schutzschaltung zwischen einer Kontaktierungsfläche und einer internen Schaltung angeordnet ist, die auf einem P-Typ-Substrat ausgebildet ist, und einen P-Typ-Metalloxid-Halbleiter (PMOS) und einen N-Typ-Metalloxid-Halbleiter (NMOS) hat, wobei der PMOS einen ersten dotierten Bereich hat, der unter einem P+-Schutzring des PMOS und einem Wannenabgriff des PMOS ausgebildet ist, wobei der NMOS einen zweiten dotierten Bereich hat, der unter einem N+-Schutzring des NMOS und einem Wannenabgriff des NMOS ausgebildet ist, wobei eine äquivalente Zenerdiode auf dem P-Typ-Substrat ausgebildet ist, und wobei ein Durchbruch der äquivalenten Zenerdiode den PMOS oder den NMOS daran hindert, einen Snapback-Durchbruch zu erzeugen.
  • Die Druckschrift US 2006 / 0 033 163 A1 offenbart eine Halbleitervorrichtung mit einer P-Wanne, die sich unter NMOS-Fingern befindet, wobei die Vorrichtung einen N-Well-Ring enthält, der so konfiguriert ist, dass der innere P-Well unterhalb der NMOS-Finger von einem äußeren P-Well getrennt ist, wobei die innere P-Mulde und die äußere P-Mulde durch einen P-Substrat-Widerstand verbunden sind, der viel höher ist als der Widerstand der P-Mulden, und wobei ein P+-Diffusionsring, der den N-Well-Ring umgibt, so konfiguriert ist, dass er mit VSS, d. h. P-Taps, verbunden ist.
  • Die Druckschrift US 5 747 837 A offenbart eine Halbleitervorrichtung mit einem Eingangsschutz an einem Eingangsanschluss, umfassend einen Halbleiterbereich mit einem ersten Leitfähigkeitstyp, einen ersten und einen zweiten Diffusionsbereich, die in dem Halbleiterbereich ausgebildet sind und jeweils einen zweiten Leitfähigkeitstyp aufweisen, und einen Transistor, der durch Verwendung des Halbleiterbereichs als Basis, des ersten Diffusionsbereichs als Kollektor und des zweiten Diffusionsbereichs als Emitter gebildet wird, wobei der erste Diffusionsbereich mit einer Stromversorgung mit hohem Potential oder mit einer Stromversorgung mit niedrigem Potential verbunden ist, der zweite Diffusionsbereich ist mit dem Eingangsanschluss verbunden ist, und der Halbleiterbereich mit einer anderen Stromversorgung verbunden ist, deren Spannung hoch genug ist, um den Übergang zwischen dem Halbleiterbereich und dem ersten Diffusionsbereich in Sperrichtung vorzuspannen.
  • Ähnliche Strukturen sind aus der DE 692 08 349 T2 bekannt.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, Möglichkeiten bereitzustellen, derartige Beschädigungen zu verhindern oder zumindest die Wahrscheinlichkeit ihres Auftretens zu verringern.
  • KURZ ZUSAMMENFASSUNG
  • Es werden eine Einrichtung nach Anspruch 1, eine Halbleiterstruktur nach Anspruch 11 sowie ein Verfahren nach Anspruch 16 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsbeispiele.
  • Figurenliste
    • 1 ist ein Schemadiagramm, welches eine Einrichtung gemäß einem Ausführungsbeispiel zeigt.
    • 2 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß einem Ausführungsbeispiel.
    • 3 zeigt ein schematisches Schaltungsdiagramm einer Einrichtung gemäß einem Ausführungsbeispiel.
    • 4 zeigt eine Halbleiterstruktur gemäß einem Ausführungsbeispiel.
    • 5 zeigt eine schematische Draufsicht auf eine Einrichtung gemäß einem Ausführungsbeispiel.
    • 6 zeigt eine Draufsicht auf eine Einrichtung gemäß einem Ausführungsbeispiel.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden verschiedene Ausführungsbeispiele detailliert beschrieben. Es ist zu bemerken, dass diese Ausführungsbeispiele nur als veranschaulichende Beispiele dienen und nicht als einschränkend auszulegen sind.
  • Merkmale verschiedener Ausführungsbeispiele können miteinander kombiniert werden, sofern nichts anderes angegeben ist. Auf der anderen Seite ist eine Beschreibung eines Ausführungsbeispiels mit einer Vielzahl von Merkmalen nicht dahingehend auszulegen, dass alle diese Merkmale zur Ausführung der Erfindung notwendig sind, da andere Ausführungsbeispiele weniger Merkmale und/oder alternative Merkmale aufweisen können.
  • Es ist zu bemerken, dass bei den im folgenden beschriebenen Ausführungsbeispielen jede direkte elektrische Verbindung oder Kopplung zwischen funktionalen Einheiten, Blöcken oder anderen Elementen, d.h. Verbindungen oder Kopplungen ohne dazwischen geschaltete Elemente, auch durch Verbindungen oder Kopplungen, welche ein oder mehrere dazwischen liegende Elemente enthalten, implementiert werden kann, solange die grundsätzliche Funktion der Verbindung oder Kopplung, d.h. ein Signal, eine Spannung, einen Strom oder dergleichen zu übertragen, nicht behindert wird und umgekehrt.
  • Bei manchen Ausführungsbeispielen werden Halbleiterstrukturen oder Halbleiterbauelemente in einer Wanne ausgebildet, welche eine Polarität aufweist, welche sich von der Polarität von Halbleitermaterial, welches die Wanne umgibt, beispielsweise einem die Wanne umgebenden Substrat, unterscheidet. Die Polarität eines Halbleiters kann entweder eine Polarität vom n-Typ, bewirkt durch eine n-Dotierung, oder eine Polarität vom p-Typ, bewirkt durch eine p-Dotierung, sein. Wenn Silizium als Halbeiter benutzt wird, kann eine Dotierung vom n-Typ beispielsweise durch Benutzung von Arsen oder Phosphor als Dotierstoff bewirkt werden, während eine Dotierung vom p-Typ beispielsweise durch Benutzung von Bor als Dotierstoff bewirkt werden können. Für andere Halbleitermaterialien, beispielsweise III-V-Halbleiter wie Galliumarsenid, können andere geeignete Dotierstoffe benutzt werden.
  • Es ist weiter zu bemerken, dass in den folgenden Zeichnungen die Elemente nicht notwendigerweise maßstabsgetreu zueinander dargestellt sind, sondern in einer Weise dargestellt sind, welche ein klares Verständnis der funktionellen oder strukturellen Beziehungen zwischen den verschiedenen Elementen ermöglicht.
  • In 1 ist eine schematische Darstellung einer Einrichtung gemäß einem Ausführungsbeispiel dargestellt.
  • Bei der Einrichtung der 1 sind ein oder mehrere Halbleiterbauelemente 11 in einem Substrat 10 bereitgestellt. Die Halbleiterbauelemente 11 können beispielsweise in einer Halbleiterwanne mit einer Polarität, welche sich von einer Polarität des Substrats 10 unterscheidet, bereitgestellt sein, so dass ein pn-Übergang zwischen der Wanne und dem Substrat 10 ausgebildet ist. Die ein oder mehreren Halbleiterbauelemente 11 können beispielsweise einen Transistor wie einen PMOS-Transistor oder einen NMOS-Transistor, eine Diode, eine Logikschaltung oder irgendwelche andere Arten von Halbleiterbauelementen und Halbleiterschaltungen enthalten.
  • Um das Halbleiterbauelement 11 oder die Halbleiterbauelemente 11 (im Folgenden wird zur Vereinfachung nur von einem Halbleiterbauelement 11 gesprochen, wobei auch mehrere derartige Bauelemente vorhanden sein können) herum ist ein Substratkontakt 12 bereitgestellt. Bei manchen Ausführungsbeispielen kann ein Abstand des Substratkontakts 12 von dem Halbleiterbauelement 11 oder einer Wanne, in welcher das Halbleiterbauelement 11 ausgebildet ist, bei einem minimalen Abstand sein, welcher bei dem jeweiligen Halbleiterdesign erlaubt ist (sogenannte „Minimum Design Rule“), oder darüberliegend sein, beispielsweise einige Mikrometer betragen.
  • Der Substratkontakt 12 ist über ein resistives Element 14 mit einer Versorgungsspannung 15, beispielsweise VDD, VSS oder Masse, gekoppelt. Das resistive Element 14 kann beispielsweise ein Widerstand oder ein Transistor wie ein PMOS-Transistor oder ein NMOS-Transistor, welcher als resistive Übertragungsstruktur arbeitet, sein. Allgemein ist ein resistives Element im Kontext dieser Anmeldung als ein Element zu verstehen, welches einen elektrischen Widerstand einer Verbindung oder Kopplung bewusst auf einen Widerstand erhöht, welcher über einem Widerstand liegt, welcher vorhanden wäre, wenn eine standardmäßige elektrische Verbindung, beispielsweise eine Verbindung über einen Metalldraht, eine Metallschicht oder hochdotiertes Polysilizium benutzt würde. Für derartige herkömmliche Verbindungen ist es das Ziel, den Widerstand so gering wie möglich zu halten. Ein Widerstandswert des resistiven Elements 14 kann beispielsweise größer als 100 Ω, insbesondere größer als 500 Ω, beispielsweise über 1 kΩ oder mehr sein. Bei manchen Ausführungsbeispielen kann das resistive Element 14 ein einstellbares resistives Element sein, dessen Widerstandswert eingestellt werden kann. Beispielsweise kann in dem Fall, in dem das resistive Element einen MOS-Transistor umfasst, der effektive Widerstand durch Einstellen einer Gate-Spannung des Transistors eingestellt werden. Das resistive Element 14 bildet zusammen mit dem Kontakt 12 eine Vorspannungsschaltung, um das Substrat 10 um das Halbleiterbauelement 11 mit der Versorgungsspannung 15 vorzuspannen.
  • Bei dem Ausführungsbeispiel der 1 sind innerhalb eines vorgegebenen Abstandes von dem Halbleiterbauelement 11, angedeutet durch eine gepunktete Linie 13, nur Substratkontakte zu der Versorgungsspannung 15 über ein resistives Element wie dem resistiven Element 14 bereitgestellt. Außerhalb des durch die gepunktete Linie gekennzeichneten Bereichs sind auch Substratkontakte, welche mit der Versorgungsspannung 15 ohne resistives Element gekoppelt sind, gestattet. In anderen Worten sind alle Verbindungen zwischen dem Substrat 10 und der Versorgungsspannung 15 mit einem Widerstand kleiner als einem vorgegebenen Widerstand, beispielsweise einem Widerstand des resistiven Elements 14, außerhalb des durch die gepunktete Linie 13 gekennzeichneten Gebiets bereitgestellt, d.h. in mindestens einem vorgegebenen Mindestabstand entfernt von dem Halbleiterbauelement 11, angeordnet. Der oben erwähnte vorgegebene Mindestabstand kann beispielsweise mehrere 10 µm, beispielsweise mindestens 20 µm, beispielsweise 50 µm oder mehr sein.
  • Bei einem Ausführungsbeispiel wie in 1 gezeigt können Leckströme im Fall eines Durchbruchs eines pn-Übergangs, welcher zwischen einer Wanne des Halbleiterbauelements 11 und dem Substrat 10 wie oben erläutert ausgebildet ist, verringert werden, wie weiter unten detaillierter beschrieben werden wird.
  • In 2 ist ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß einem Ausführungsbeispiel dargestellt. Während das Verfahren in 2 als Abfolge von Vorgängen oder Ereignissen dargestellt ist, ist zu bemerken, dass die dargestellte Reihenfolge dieser Vorgänge oder Ereignisse nicht als einschränkend auszulegen ist, und bei anderen Ausführungsbeispielen die Vorgänge oder Ereignisse in anderer Reihenfolge auftreten können, oder zumindest manche Vorgänge oder Ereignisse gleichzeitig zueinander stattfinden können.
  • Bei 20 wird ein Halbleiterbauelement auf einem Substrat bereitgestellt, beispielsweise ein Transistor, eine Diode, oder eine derartige Transistoren und/oder Dioden umfassende Schaltung, oder ein Teil einer derartigen Schaltung. Das Halbeiterbauelement kann innerhalb einer Wanne mit einer Polarität, die sich von einer Polarität des Substrats unterscheidet, bereitgestellt werden. Beispielsweise kann das Halbleiterbauelement in einer n-Wanne innerhalb eines Substrats vom p-Typ oder in einer p-Wanne innerhalb eines Substrats vom n-Typ bereitgestellt werden.
  • Bei 21 wird ein Substratkontakt um das Halbleiterbauelement bereitgestellt, beispielsweise in einem geringen Abstand von einigen Mikrometern und/oder einem Abstand, welcher der „Minimum Design Rule“ des Halbleiterbauelements entspricht.
  • Bei anderen Ausführungsbeispielen kann statt eines einzigen Kontakts um das Bauelement herum auch ein Kontakt, welcher das Bauelement nicht vollständig umgibt, und/oder eine Vielzahl von Kontakten, welche um das Halbleiterbauelement herum verteilt sind, bereitgestellt werden.
  • Bei 22 wird der Substratkontakt über ein resistives Element wie einen Widerstand oder einen als Widerstand wirkenden Transistor mit einer Versorgungsspannung, beispielsweise VDD, VSS oder Masse, verbunden.
  • In 3 ist ein schematisches Schaltungsdiagramm einer Schaltung gemäß einem Ausführungsbeispiel dargestellt. In der Schaltung der 3 sind drei Versorgungsspannungen bereitgestellt, nämlich VDDP, beispielsweise zwischen 0 V und 20 V, auf einer Versorgungsspannungsschiene 30, VDD, beispielsweise 5 V, auf einer Versorgungsspannungsschiene 34 und VSS, beispielsweise 0 V, auf einer Versorgungsspannungsschiene 39. Bei anderen Ausführungsbeispielen können andere Versorgungsspannungen benutzt werden.
  • Bei dem Ausführungsbeispiel der 3 ist die Versorgungsspannungsschiene 30 mit der Versorgungsspannungsschiene 34 über einen PMOS-Transistor 33 gekoppelt, d.h. die Versorgungsspannungsschiene 30 ist mit einem Anschluss von Source und Drain des PMOS-Transistors 33 verbunden und die Versorgungsspannungsschiene 34 ist mit dem anderen Anschluss von Source und Drain des PMOS-Transistors 33 verbunden. Der PMOS-Transistor 33 umfasst weiter einen Wannenanschluss, welcher ebenso mit der Versorgungsspannungsschiene 30 gekoppelt ist. Eine Gate-Logik 32 ist bereitgestellt, welche ein Gate des PMOS-Transistors 33 in Abhängigkeit von einer Spannung auf der Versorgungsspannungsschiene 30 steuert, d.h. in Abhängigkeit von VDDP. Bei manchen Ausführungsbeispielen können der PMOS-Transistor 33 und die Gate-Logik 32 als Spannungsregler arbeiten, um VDD auf 5 V oder eine andere gewünschte Spannung, z.B. 3,3 V oder 2 V, unabhängig von dem genauen Spannungswert von VDDP zu regeln.
  • Um den PMOS-Transistor 33 herum ist ein Substratkontakt, angedeutet durch eine gestrichelte Linie 31, bereitgestellt. Der Substratkontakt 31 ist mit einer „virtuellen resistiven Masse“ 37 verbunden, welche von VSS, d.h. der Spannung an der Versorgungsspannungsschiene 39, über ein einstellbares resistives Element 38 abgeleitet ist. Während des Normalbetriebs fließt, wie unten stehend detaillierter beschrieben werden wird, nur ein vernachlässigbarer Strom über das resistive Element 38, so dass der Spannungsabfall über das resistive Element 38 vernachlässigbar ist und die virtuelle Masse 37, auch als VSS_LU bezeichnet, im Wesentlichen auf dem gleichen Potenzial wie VSS liegt, beispielsweise 0 V. Im Falle eines Durchbruchs einer Diode, welche zwischen einer Wanne des PMOS-Transistors 33 und dem Substrat gebildet ist, kann das resistive Element 38 jedoch helfen, einen fließenden Leckstrom zu verringern.
  • Eine Kernschaltung 36, d.h. irgendeine Art von Schaltung zur Durchführung spezifischer Funktionen, welche von einem Entwickler der Schaltung der 3 gewünscht werden, ist zwischen die Versorgungsspannungsschienen 34 und 39 gekoppelt, um eine entsprechende Versorgungsspannung zu empfangen. Weiterhin ist um die Kernschaltung 36 ein Substratkontakt 35 bereitgestellt, welcher mit der Versorgungsspannungsschiene 39, d.h. mit VSS, gekoppelt ist. Bei manchen Ausführungsbeispielen wird ein vorgegebener Mindestabstand, beispielsweise mindestens 20 µm, zwischen dem Substratkontakt 35 und dem PMOS-Transistor 33 eingehalten. Bei manchen Ausführungsbeispielen kann der in 1 angegebene vorgegebene Abstand 13 ein vorgegebener Abstand vom Substratkontakt 12 sein.
  • In 4 ist eine Halbleiterstruktur gemäß einem Ausführungsbeispiel dargestellt. Die Halbleiterstruktur der 4 ist innerhalb eines Substrats 40, beispielsweise eines Substrats vom p-Typ, bereitgestellt. In dem Substrat 40 ist ein PMOS-Transistor innerhalb einer n-Typ-Wanne 418 bereitgestellt.
  • Um den PMOS-Transistor auszubilden, sind innerhalb der n-Wanne 418 zwei p-Wannen 415, 416 mit einer hohen Dotierstoffkonzentration (p+ Dotierung) bereitgestellt, und ein Gate 410, beispielsweise ein Metall-Gate oder ein Polysilizium-Gate, ist auf dem Substrat mit einem dazwischen liegenden (nicht gezeigten) Isolator bereitgestellt, beispielsweise SiO2-Isolierung im Falle einer Siliziumhalbleiterstruktur, wie herkömmlich für PMOS-Transistoren benutzt. Die p-Wannen 415 und 416 dienen als Source- und Drain-Kontakte des PMOS-Transistors. Weiterhin ist innerhalb der n-Wanne 418 eine hochdotierte n-Wanne 417 bereitgestellt, um als Kontakt für die n-Wanne 418 zu dienen.
  • Es ist zu bemerken, dass der so ausgebildete PMOS-Transistor symmetrisch ist, so dass die Bezeichnungen Source und Drain für die p-Wannen 415 und 416 in gewisser Weise willkürlich sind, d.h. jede Wanne kann entweder als Source oder Drain des PMOS-Transistors dienen.
  • Ähnlich dem PMOS-Transistor 33 der 3 ist das Gate 410 durch eine Gate-Logik 45 in Abhängigkeit von einer Spannung VDDP 46 gesteuert. Die Versorgungsspannung VDDP kann beispielsweise eine variierende Spannung bis zu beispielsweise 20 V sein. Die Versorgungsspannung VDDP 46 wird zudem über Verbindungen 47 an die p-Wanne 416 und über die als Kontakt dienende n-Wanne 417 an die n-Wanne 418 angelegt. Die p-Wanne 415 ist über eine Verbindung 44 mit einer Versorgungsspannung VDD gekoppelt. VDD kann beispielsweise eine Versorgungsspannung von 5 V, 3,3 V oder 2 V sein.
  • Um die n-Wanne 418 des PMOS-Transistors ist ein Substratkontakt in Form einer ringähnlichen p-Wanne 414 bereitgestellt. Die Form dieser ringähnlichen p-Wanne 414 kann von der Form der n-Wanne 418 abhängen und kann beispielsweise den Konturen der n-Wanne 418 folgen. Bei manchen Ausführungsbeispielen kann die ringähnliche p-Wanne 414 rechteckförmig oder kreisförmig sein, obwohl andere Formen ebenso möglich sind. Von der ringähnlichen p-Wanne 414 sind in der Querschnittsansicht der 4 nur die Teile links und rechts von der n-Wanne 418 sichtbar.
  • Die ringähnliche p-Wanne 414 ist über ein resistives Element 48, beispielsweise einen Widerstand oder einen Transistor wie einen NMOS-Transistor, welcher als resistives Element betrieben wird, mit einer Versorgungsspannung VSS 43 gekoppelt.
  • Über das resistive Element 48 und den Substratkontakt 414 kann das Substrat in der Umgebung der n-Wanne 418 auf VSS vorgespannt werden. Es ist zu bemerken, dass im Normalbetrieb allenfalls ein vernachlässigbarer Strom über das resistive Element 48 fließt, so dass ein Spannungsabfall über das resistive Element 48 vernachlässigbar ist.
  • Das resistive Element 48 kann einen Widerstand von mindestens 100 Ω, beispielsweise mehr als 500 Ω, z.B. ungefähr 1 k Ω oder mehr aufweisen.
  • Einen vorgegebenen Abstand 49 entfernt von dem Substratkontakt 414, beispielsweise einem Abstand von mehreren 10 µm, beispielsweise mindestens 20 µm, kann ein weiterer Substratkontakt 411 in Form einer hochdotierten p-Wanne bereitgestellt sein, beispielsweise um eine Kernschaltung herum wie in 3 gezeigt. Der Substratkontakt 411 kann über eine Verbindung 41 direkt mit VSS 43 gekoppelt sein, um das Substrat 40 entsprechend vorzuspannen.
  • Optional kann bei manchen Ausführungsbeispielen zwischen dem Substratkontakt 411 und dem Substratkontakt 414 eine n-Wanne 413 bereitgestellt sein, welche über einen n-Kontakt 412 aus hoch n-dotierten Siliziummaterial und über eine Verbindung 42 mit der Versorgungsspannung VDD gekoppelt ist.
  • Zwischen der n-Wanne 418 und dem p-Typ-Substrat 40 ist bei dem Ausführungsbeispiel der 4 ein pn-Übergang ausgebildet, welcher in 4 durch ein Diodensymbol 420 repräsentiert ist. Unter manchen Spannungsbedingungen, beispielsweise wenn VDDP außerhalb eines normalen Betriebsspannungsbereichs liegt, kann ein Durchbruch dieses pn-Übergangs auftreten, was bewirkt, dass Strom von der auf VDDP 46 vorgespannten n-Wanne 418 zu einem auf VSS 43 vorgespannten Substrat fließt. Zwei derartige Strompfade 422, 423 sind in 4 gezeigt. Der Strompfad 42 weist einen Widerstand aufgrund eines durch einen Widerstand 419 symbolisierten Substratwiderstands auf. Der Strompfad 423 weist einen Widerstand basierend auf einem Substratwiderstand symbolisiert durch einen Widerstand 421 auf. Es ist zu bemerken, dass wenn, wie in 4, die optionale n-Wanne 413 bereitgestellt ist, der Strompfad 423 nicht „gerade“ von dem als Diode 420 repräsentierten pn-Übergang zu dem Substratkontakt 411 verlaufen kann, sondern um die n-Wanne 413 „herumgehen“ muss, was den Widerstand 421 vergrößert, da ein längerer Pfad innerhalb des Substrats 40 zurückgelegt werden muss.
  • Da bei dem Ausführungsbeispiel der 4 der Strompfad 423 länger ist als der Strompfad 422, ist der Widerstand 421 größer als der Widerstand 419. Auf der anderen Seite ist zwischen der ringähnlichen p-Wanne 414, welche als Substratkontakt dient, und VSS 43 das resistive Element 48 bereitgestellt, welches dem Strompfad zu VSS über den Strompfad 422 einen zusätzlichen Widerstand verleiht. Durch geeignete Wahl eines Widerstandswertes des resistiven Elements 48 kann der Strom über den Strompfad 422 für gegebene Spannungsbedingungen auf einen gewünschten Schwellenwert begrenzt werden. Weiterhin kann durch geeignetes Wählen des Abstands 49 auch der Widerstand 421 hinreichend groß gemacht werden, um für gegebene Spannungsbedingungen einen Strom über den Strompfad 423 unterhalb eines gewünschten Schwellenwertes zu halten. Daher kann das Bereitstellen des resistiven Elements 48 den Strom über den Strompfad 422 begrenzen. Weiterhin kann ein geeignetes Wählen des Abstandes den Strom über den Strompfad 423 begrenzen. Dementsprechend kann bei manchen Ausführungsbeispielen durch entsprechendes Wählen des Abstands 49 und des resistiven Elements 48 der Gesamtstrom für gegebene Spannungsbedingungen auf einen vorgegebenen Wert beschränkt werden, beispielsweise für gegebene Spannungen VDDP.
  • In 5 ist ein weiteres Ausführungsbeispiel einer Einrichtung gemäß einem Ausführungsbeispiel dargestellt. Insbesondere zeigt 5 eine Draufsicht auf ein Halbleitersubstrat 515 mit einem darin ausgebildeten Bauelement gemäß einem Ausführungsbeispiel.
  • Bei der Einrichtung der 5 ist ein Halbleiterbauelement 59, beispielsweise ein PMOS-Transistor, ein NMOS-Transistor, eine Diode oder irgendeine andere Schaltung oder ein Teil hiervon in einer Wanne 513 einer ersten Polarität, welche sich von einer zweiten Polarität des Substrats 515 unterscheidet, ausgebildet. Beispielsweise kann die Wanne 513 eine n-Wanne sein, und das Substrat 515 kann ein Substrat vom p-Typ sein.
  • Ein n-Wannenkontakt 57 ist in der n-Wanne 513 bereitgestellt, beispielsweise in Form einer hochdotierten ringähnlichen n-Wanne, welche wiederum mit VDDP, welche auf einer Spannungsschiene 50 vorhanden ist, gekoppelt ist.
  • Um die n-Wanne 513, beispielsweise in einem Abstand hierzu, welche durch die „Minimum Design Rule“ vorgegeben ist, beispielsweise einen Abstand von einigen Mikrometern, ist ein Substratkontakt 56 bereitgestellt, beispielsweise in Form einer hochdotierten ringähnlichen p-Wanne. Der Substratkontakt 57 ist mit einer „virtuellen resistiven Masse“ 54 gekoppelt, welche wie in 5 gezeigt über ein resistives Element 53 aus einer auf einer Spannungsschiene 52 vorhandenen Spannung VSS erzeugt wird. Das resistive Element 53 kann beispielsweise ein Widerstand oder ein Transistor wie ein MOS-Transistor, welcher als resistives Element arbeitet, sein, und kann beispielsweise einen Widerstand von mindestens 100 Ω, beispielsweise mehr als 500 Ω, beispielsweise ungefähr 1 kΩ oder mehr bereitstellen.
  • Um den Substratkontakt 56 ist eine ringähnliche n-Wanne 55 mit einem entsprechenden Kontaktbereich bereitgestellt, welche mit einer Spannungsschiene 51 auf VDD, beispielsweise 5 V, gekoppelt ist. Die n-Wanne 55 kann auch als n-Wannenschutzring (engl. „Guard Ring“) bezeichnet werden.
  • Wie durch eine Strichpunktlinie 511 angedeutet ist innerhalb eines Abstands 58 von der n-Wanne 513 kein Substratkontakt, welcher direkt mit VSS verbunden ist, vorhanden, sondern nur der Substratkontakt 56, welcher mit der „virtuellen Masse“ 54 verbunden ist. Außerhalb des durch die Strichpunktlinie 511 eingeschlossenen Bereichs kann ein weiterer Substratkontakt 510 bereitgestellt sein, welcher direkt mit VSS gekoppelt ist. Weiterhin kann eine Kernlogik 512, welche ein Beispiel für eine Kernschaltung darstellt, außerhalb des durch die Strichpunktlinie 511 definierten Bereiches bereitgestellt sein. Während in 5 der Abstand von der n-Wanne 513 gemessen ist, kann der Abstand auch von dem Substratkontakt 56 aus gemessen werden, ähnlich dem Abstand 49 der 4.
  • Durch das Bereitstellen des Substratkontakts 56, welcher nur über ein resistives Element 553 mit VSS gekoppelt ist, und durch Wahl eines geeigneten Abstands 58 können die Ströme durch das Substrat im Fall eines Übergangsdurchbruchs wie unter Bezugnahme auf 4 erläutert verringert werden und/oder für gegebene Spannungsbedingungen auf oder unterhalb einem gewünschten Wert gehalten werden.
  • Es ist zu bemerken, dass die Ausführungsbeispiele der 4 und 5 kombiniert werden können. In diesem Fall stellt 4 im Wesentlichen eine Querschnittsansicht eines derartigen kombinierten Ausführungsbeispiels dar, und 5 stellt eine Draufsicht dar.
  • Eine weitere Einrichtung gemäß einem Ausführungsbeispiel ist in 6 dargestellt. Das Ausführungsbeispiel der 6 ist eine Abwandlung des Ausführungsbeispiels der 5, und einander entsprechende Elemente tragen das gleiche Bezugszeichen, wobei die führende Ziffer „5“ aus 5 durch eine führende Ziffer „6“ ersetzt ist. Diese Elemente, d.h. Elemente 60-64, 66-613 und 615 werden nicht nochmals detailliert beschrieben.
  • Verglichen mit dem Ausführungsbeispiel der 5 wurde die n-Wanne 55 weggelassen. Bei anderen Ausführungsbeispielen kann eine derartige n-Wanne vorhanden sein.
  • Weiterhin ist ein Gebiet 614, welches manchmal als „BF Moat“ bezeichnet wird, um die n-Wanne 613 herum bereitgestellt.
  • Ein derartiges Gebiet kann beispielsweise eine niedrige Dotierstoffkonzentration (beispielsweise 1015 cm-3 oder weniger) aufweisen oder kann mit polykristallinem oder amorphem Silizium, welches beispielsweise durch Ionenbestrahlung erzeugt werden kann, versehen sein, um den Widerstand zu erhöhen. Ein derartiges Gebiet 614 kann einen zusätzlichen Widerstand bereitstellen, um im Falle eines Durchbruchs eines pn-Übergangs Ströme zu verringern.
  • Es ist zu bemerken, dass die obigen Ausführungsbeispiele nur als Beispiele dienen und nicht als einschränkend auszulegen sind. Bei anderen Ausführungsbeispielen können beispielsweise die Polaritäten vertauscht sein, und zusätzlich kann die Rolle der verschiedenen Spannungen (beispielsweise VSS und VDD) vertauscht sein. In anderen Worten können n-Polaritäten durch p-Polaritäten ersetzt werden und umgekehrt. Während in manchen der Ausführungsbeispiele rechteckige Formen für Einrichtungen, Bauelemente, Kontakte und dergleichen gezeigt wurden, sind andere Formen, beispielsweise kreisförmige Formen, ebenso möglich.

Claims (18)

  1. Einrichtung, umfassend: ein Substrat (10; 40), ein in dem Substrat (10; 40) angeordnetes Halbleiterbauelement (11; 33; 59; 69), wobei das Halbleiterbauelement (11; 33; 59; 69) in einer Wanne (418; 513; 613) einer ersten Polarität bereitgestellt ist, und wobei das Substrat (10; 40) eine von der ersten Polarität verschiedene zweite Polarität aufweist, und ein das Halbleiterbauelement (11; 33; 59; 69) zumindest teilweise umgebendes Kontaktelement (12; 31; 414; 56; 66), um das Substrat (10; 40) elektrisch zu kontaktieren, wobei das Kontaktelement (12; 31; 414; 56; 66) über ein resistives Element (14; 38; 48; 53; 63) mit einer Versorgungsspannung (15; 39; 43; 52; 62) gekoppelt ist, und wobei ein Substratkontakt immer über ein resistives Element mit einer Versorgungsspannung verbunden ist, wenn sich der Substratkontakt innerhalb eines vorgegebenen Abstandes von dem Halbleiterbauelement befindet.
  2. Einrichtung nach Anspruch 1, wobei das resistive Element (14; 38; 48; 53; 63) einen Widerstand von mindestens 100 Ω aufweist.
  3. Einrichtung nach Anspruch 1, wobei die erste Polarität eine Polarität vom n-Typ ist, die zweite Polarität eine Polarität vom p-Typ ist und die Versorgungsspannung (15; 39; 43; 52; 62) VSS ist.
  4. Einrichtung nach Anspruch 1 oder 3, wobei eine weitere Wanne (413; 55) der ersten Polarität das Kontaktelement (12; 31; 414; 56; 66) zumindest teilweise umgebend bereitgestellt ist, wobei die weitere Wanne (413; 55) der ersten Polarität mit einer weiteren Versorgungsspannung (51) gekoppelt ist.
  5. Einrichtung nach einem der Ansprüche 1-4, wobei alle Verbindungen (41) zwischen dem Substrat (10; 40) und der Versorgungsspannung (15; 39; 43; 52; 62) mit einem Widerstand unterhalb eines vorgegebenen Widerstandes zumindest einen vorgegebenen Abstand (13; 49; 511; 611) entfernt von dem Halbleiterbauelement (11; 33; 59; 69) bereitgestellt sind.
  6. Einrichtung nach Anspruch 5, wobei der vorgegebene Mindestabstand mindestens 20 µm beträgt.
  7. Einrichtung nach einem der Ansprüche 1-6, wobei ein Gebiet (614) mit hohem Widerstand um das Halbleiterbauelement (69) bereitgestellt ist.
  8. Einrichtung nach Anspruch 7, wobei das Gebiet (614) mit hohem Widerstand einen BF Moat umfasst.
  9. Einrichtung nach einem der Ansprüche 1-8, wobei das Halbleiterbauelement (11; 33; 59; 69) einen PMOS-Transistor umfasst.
  10. Einrichtung nach Anspruch 9, wobei der PMOS-Transistor (33) zwischen VDDP und VDD gekoppelt ist.
  11. Halbleiterstruktur, umfassend: eine erste Wanne (418) einer ersten Polarität, welche in einem Substrat (40) mit einer zu der ersten Polarität unterschiedlichen zweiten Polarität bereitgestellt ist, einen in der Wanne (418) der ersten Polarität bereitgestellten Wannenkontakt (417), der mit einer ersten Versorgungsspannung (46) gekoppelt ist, ein Halbleiterbauelement (415, 416, 410) in der ersten Wanne (418), eine zweite Wanne (414) der zweiten Polarität mit einer höheren Dotierstoffkonzentration als das Substrat (40), welche um die erste Wanne (418) der ersten Polarität herum angeordnet ist, wobei die zweite Wanne (414) der zweiten Polarität mit einem resistiven Element (48) gekoppelt ist, wobei das resistive Element (48) mit einer zweiten Versorgungsspannung (43) gekoppelt ist, und wobei ein Substratkontakt immer über ein resistives Element mit einer Versorgungsspannung verbunden ist, wenn sich der Substratkontakt innerhalb eines vorgegebenen Abstandes von dem Halbleiterbauelement befindet.
  12. Halbleiterstruktur nach Anspruch 11, wobei das resistive Element einen Widerstand (48) und/oder einen Transistor umfasst.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, wobei das Halbleiterbauelement umfasst: eine dritte Wanne (415) der zweiten Polarität, welche in der ersten Wanne (418) der ersten Polarität angeordnet ist, und eine vierte Wanne (416) der zweiten Polarität, welche in der ersten Wanne (418) der ersten Polarität angeordnet ist, und eine Gate-Elektrode (410) auf dem Substrat (40) zwischen der dritten Wanne (415) und der vierten Wanne (416).
  14. Halbleiterstruktur nach einem der Ansprüche 11-13, umfassend: eine fünfte Wanne (411) der zweiten Polarität mit einer höheren Dotierstoffkonzentration als das Substrat (40), welche in dem Substrat (40) angeordnet ist, wobei ein Abstand (49) zwischen der fünften Wanne (411) der zweiten Polarität und der zweiten Wanne (414) der zweiten Polarität mindestens ein vorgegebener Abstand ist, wobei die fünfte Wanne (411) der zweiten Polarität mit der zweiten Versorgungsspannung (43) über eine Verbindung (41) gekoppelt ist, welche einen Widerstand kleiner als der Widerstand des resistiven Elements (48) aufweist.
  15. Halbleiterstruktur nach Anspruch 14, weiter umfassend: eine sechste Wanne (413) der ersten Polarität, welche zwischen der zweiten Wanne (414) der zweiten Polarität und der fünften Wanne (411) der zweiten Polarität angeordnet ist, wobei die sechste Wanne (413) der ersten Polarität mit einer dritten Versorgungsspannung gekoppelt ist.
  16. Verfahren, umfassend: Bereitstellen eines Hableiterbauelements (11; 33; 59; 69) auf einem Substrat (10, 40), Bereitstellen eines Substratkontakts (12; 31; 414; 56, 66) zumindest teilweise um das Halbleiterbauelement (11; 33; 59; 69) herum, und Koppeln des Substratkontakts (12; 31; 414; 56; 66) mit einer Versorgungsspannung (15; 39; 43; 52; 62) über ein resistives Element (14; 38; 48; 53; 63), wobei ein Substratkontakt immer über ein resistives Element mit einer Versorgungsspannung verbunden ist, wenn sich der Substratkontakt innerhalb eines vorgegebenen Abstandes von dem Halbleiterbauelement befindet, wobei das Bereitstellen des Halbleiterbauelements (11; 33; 59; 69) umfasst: Bereitstellen des Halbleiterbauelements (11; 33; 59; 69) in einer Wanne (418; 513; 613) mit einer anderen Polarität als einer Polarität des Substrats (10; 40).
  17. Verfahren nach Anspruch 16, weiter umfassend: Bereitstellen eines Gebiets (614) mit hohem Widerstand um das Halbleiterbauelement (69).
  18. Verfahren nach einem der Ansprüche 16-17, weiter umfassend: Bereitstellen einer Wanne (413) mit einer anderen Polarität als einer Polarität des Substrats (10; 40) zumindest teilweise um den Substratkontakt (12; 31; 414; 56; 66) herum, und Koppeln der Wanne (413) mit einer von der Versorgungsspannung (15; 39; 43; 52; 62) verschiedenen weiteren Versorgungsspannung.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016031943A (ja) * 2014-07-25 2016-03-07 ソニー株式会社 静電保護素子および静電保護回路
US10217860B2 (en) * 2015-09-11 2019-02-26 Nxp Usa, Inc. Partially biased isolation in semiconductor devices
US9761707B1 (en) 2016-08-19 2017-09-12 Nxp Usa, Inc. Laterally diffused MOSFET with isolation region
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置
US10361186B1 (en) 2018-02-07 2019-07-23 Infineon Technologies Ag Suppression of parasitic discharge path in an electrical circuit
US10930650B2 (en) 2018-06-28 2021-02-23 Stmicroelectronics International N.V. Latch-up immunization techniques for integrated circuits
US11164978B2 (en) 2020-01-28 2021-11-02 Globalfoundries U.S. Inc. High-voltage diode finFET platform designs

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486716A (en) 1991-05-14 1996-01-23 Seiko Instruments Inc. Semiconductor integrated circuit device with electrostatic damage protection
DE69208349T2 (de) 1991-12-31 1996-07-04 Sgs Thomson Microelectronics Allgemeine Schutzvorrichtung eines integrierten Schaltkreises gegen Überlastungen und elektrostatische Entladungen
US5747837A (en) 1995-12-12 1998-05-05 Fujitsu Limited Semiconductor device having input protective function
US20030174452A1 (en) 2002-03-17 2003-09-18 Shiao-Shien Chen Electrostatic discharge protection circuit
US20060033163A1 (en) 2003-10-01 2006-02-16 Lsi Logic Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
DE102012200276A1 (de) 2011-01-11 2012-07-12 Infineon Technologies Ag System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791317A (en) 1986-09-26 1988-12-13 Siemens Aktiengesellschaft Latch-up protection circuit for integrated circuits using complementary mos circuit technology
US5438005A (en) 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US5828110A (en) 1995-06-05 1998-10-27 Advanced Micro Devices, Inc. Latchup-proof I/O circuit implementation
KR100275962B1 (ko) 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
US6424022B1 (en) 2000-03-12 2002-07-23 Mobilink Telecom, Inc. Guard mesh for noise isolation in highly integrated circuits
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US6448123B1 (en) * 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation
US6858902B1 (en) * 2003-10-31 2005-02-22 Texas Instruments Incorporated Efficient ESD protection with application for low capacitance I/O pads
US7282771B2 (en) 2005-01-25 2007-10-16 International Business Machines Corporation Structure and method for latchup suppression
US7608913B2 (en) * 2006-02-23 2009-10-27 Freescale Semiconductor, Inc. Noise isolation between circuit blocks in an integrated circuit chip
KR100854440B1 (ko) * 2006-04-26 2008-08-26 매그나칩 반도체 유한회사 반도체 집적회로
US7741680B2 (en) 2008-08-13 2010-06-22 Analog Devices, Inc. Electro-static discharge and latchup resistant semiconductor device
US8680620B2 (en) * 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486716A (en) 1991-05-14 1996-01-23 Seiko Instruments Inc. Semiconductor integrated circuit device with electrostatic damage protection
DE69208349T2 (de) 1991-12-31 1996-07-04 Sgs Thomson Microelectronics Allgemeine Schutzvorrichtung eines integrierten Schaltkreises gegen Überlastungen und elektrostatische Entladungen
US5747837A (en) 1995-12-12 1998-05-05 Fujitsu Limited Semiconductor device having input protective function
US20030174452A1 (en) 2002-03-17 2003-09-18 Shiao-Shien Chen Electrostatic discharge protection circuit
US20060033163A1 (en) 2003-10-01 2006-02-16 Lsi Logic Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
DE102012200276A1 (de) 2011-01-11 2012-07-12 Infineon Technologies Ag System und verfahren zum verhindern bipolarer parasitärer aktivierung in einer halbleiterschaltung

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Publication number Publication date
US20130341730A1 (en) 2013-12-26
US9202760B2 (en) 2015-12-01
DE102013106667A1 (de) 2014-01-02
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CN103515378A (zh) 2014-01-15

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