DE102021123640A1

DE102021123640A1 - Elektrostatische Entladungsvorrichtung mit ultraniedrigem Verlust und steuerbarer Triggerspannung

Info

Publication number: DE102021123640A1
Application number: DE102021123640.1A
Authority: DE
Inventors: Anindya Nath; Zhiqing Li; Souvick Mitra; Alain Loiseau; Wei Liang
Original assignee: GlobalFoundries US Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2020-10-13
Filing date: 2021-09-13
Publication date: 2022-04-14
Also published as: US11658480B2; US20220115864A1; CN114361155A

Abstract

Ausführungsformen der Erfindung stellen eine elektrostatische Entladungsvorrichtung (ESD-Vorrichtung) bereit, umfassend: eine Eingangskontaktfläche; einen überlappten Feldeffekttransistor (UL-FET) mit einer Triggerspannung Vt, umfassend: einen überlappten Drainbereich, der mit der Eingangskontaktfläche gekoppelt ist; einen Sourcebereich, der mit Masse gekoppelt ist; und eine Gatestruktur, die mit der Eingangskontaktfläche gekoppelt ist; und eine Sperrschicht, die den überlappten Drainbereich von der Gatestruktur des UL-FET durch einen Überlappungsabstand trennt.

Description

Hintergrund
Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere eine elektrostatische Entladungsvorrichtung (ESD-Vorrichtung) mit ultraniedrigem Stromverlust und einer steuerbaren Triggerspannung.
Eine integrierte Schaltung (IC) kann zufälligen ESD-Ereignissen ausgesetzt sein, die potenziell große und schädliche ESD-Ströme zu empfindlichen elektronischen Komponenten der IC leiten können. Ein ESD-Ereignis kann z. B. bei der Handhabung des Chips nach der Herstellung oder nach dem Einbau des Chips auf einer Leiterplatte oder einem anderen Träger auftreten. Bei einem ESD-Ereignis wird schnell eine elektrostatische Ladung zwischen zwei Objekten mit unterschiedlichem elektrischen Potenzial übertragen, wenn die Objekte miteinander in direkten Kontakt kommen.
Zum Schutz vor ESD-Ereignissen kann ein IC mit einer oder mehreren ESD-Vorrichtungen ausgestattet sein. Solche ESD-Vorrichtungen sind in der Regel so konzipiert, dass sie während des normalen Betriebs des ICs in Ruhe bleiben und sich bei einem ESD-Ereignis einschalten. Wenn ein IC mit ESD-Vorrichtungen ausgestattet ist, müssen die Entwickler die Betriebsspannung, den Leckstrom, die Durchbruchbedingungen und den Flächenbedarf der ESD-Vorrichtungen berücksichtigen.
Eine typisches ESD-Vorrichtung kann eine Triggerspannung (Vt) aufweisen, die höher ist als die Betriebsspannung des ICs, wobei die ESD-Vorrichtung in einem Ruhezustand verbleibt, bis eine aufgrund eines ESD-Ereignisses angelegte Spannung Vt erreicht oder überschritten wird. Wenn ein ESD-Ereignis eintritt, geht die ESD-Vorrichtung in einen Zustand mit niedriger Impedanz über, der den ESD-Strom zu Masse und von den empfindlichen elektronischen Vorrichtungen des ICs weg leitet. Die ESD-Vorrichtung kann in seinem niederohmschen Zustand bleiben (z. B. geklemmt sein), bis der ESD-Strom abgeleitet und die ESD-Spannung auf einen akzeptablen Wert entladen ist.
Entwickler haben oft die Aufgabe, den Stromverbrauch von ICs zu reduzieren (z. B. durch Verringerung der Leckströme von ESD-Vorrichtungen und anderen Komponenten). Der Stromverlust von ESD-Vorrichtungen stellt einen wichtigen Faktor für den Energieverbrauch einer Schaltungsanwendung dar. Dies gilt insbesondere für mobile elektronische Geräte wie Smartphones, Tablets, Wearables oder medizinische Geräte, da der Stromverlust im AusZustand die Batterielebensdauer und damit die Betriebszeit beeinflussen kann. Zwar wurden ESD-Vorrichtungen mit ultraniedrigem Verlust (ULL (Ultra Low Leakage) -ESD-Vorrichtungen) entwickelt, doch erfordern solche ULL-ESD-Vorrichtungen im Allgemeinen eine Triggerspannung, die viel höher ist als die Betriebsspannungen anderer Schaltungen/Vorrichtungen auf dem IC. Obwohl die Triggerspannung angepasst werden kann (z. B. durch zusätzliche Implantate), führt dies im Allgemeinen zu höheren Kosten und höheren Leckströmen.
Beispiele für ESD-Vorrichtungen mit reduzierten Leckströmen sind über Gate gesteuerte Thyristoren (SCRs), Diodenstrings und SCRs mit Rückkopplungsschleife. Solche ESD-Vorrichtungen können jedoch eine große Fläche einnehmen und höhere Kosten verursachen. Außerdem sind solche ESD-Vorrichtungen nicht in der Lage, niedrige Leckströme zusammen mit einer steuerbaren Triggerspannung bereitzustellen.
Zusammenfassung
Ein erster Aspekt der Erfindung betrifft eine elektrostatische Entladungsvorrichtung (ESD-Vorrichtung), umfassend: eine Eingangskontaktfläche; einen überlappten Feldeffekttransistor (underlapped field effect transistor, UL-FET) mit einer Triggerspannung Vt, umfassend: einen überlappten Drain-Bereich, der mit der Eingangskontaktfläche gekoppelt ist; einen Source-Bereich, der mit Masse gekoppelt ist; und eine Gate-Struktur, die mit der Eingangskontaktfläche gekoppelt ist; und eine Sperrschicht, die den überlappten Drain-Bereich von der Gate-Struktur des UL-FET durch einen Überlappungsabstand trennt.
Ein zweiter Aspekt der Erfindung betrifft ein Verfahren zum Schutz vor elektrostatischer Entladung (ESD), umfassend: ein Koppeln einer ESD-Vorrichtung mit einer zu schützenden Schaltung, wobei die ESD-Vorrichtung einen überlappten Feldeffekttransistor (UL-FET) mit einem überlappten Drainbereich umfasst; und ein Steuern einer Triggerspannung des UL-FET durch mindestens einen aus: einem Einstellen einer Gatespannung Vg, die an eine Gatestruktur des UL-FET angelegt wird; einem Einstellen einer Kapazität eines Kondensators C, der zwischen der Gatestruktur des UL-FET und einer Eingangskontaktfläche gekoppelt ist; und einem Einstellen eines Überlappungsabstands zwischen dem überlappten Drainbereich des UL-FET und der Gatestruktur des FET.
Ein dritter Aspekt der Erfindung betrifft eine elektrostatischen Entladungsvorrichtung (ESD-Vorrichtung), umfassend: eine Eingangskontaktfläche; einen überlappten Feldeffekttransistor vom n-Typ (UL-NFET) mit einer Triggerspannung Vt, umfassend: einen überlappten Drain-Bereich mit Dotierung vom n+-Typ, der in einer p-Wanne ausgebildet und mit der Eingangskontaktfläche gekoppelt ist; einen Source-Bereich mit Dotierung vom n+-Typ, der in der p-Wanne ausgebildet und mit Masse gekoppelt ist; und eine Gate-Struktur, die mit der Eingangskontaktfläche gekoppelt ist; und eine Silizid-Sperrschicht, die den überlappten Drain-Bereich mit Dotierung vom n+-Typ von der Gate-Struktur des UL-NFETs durch einen Überlappungsabstand trennt.
Die vorstehenden und andere Merkmale der Erfindung gehen aus der folgenden detaillierten Beschreibung der Ausführungsformen der Erfindung hervor.
Figurenliste
Die Ausführungsformen dieser Erfindung sind im Detail mit Bezug auf die folgenden Figuren beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen.

1 zeigt eine elektrostatische Entladungsvorrichtung (ESD-Vorrichtung) mit ultraniedrigem Verlust (ULL) und steuerbarer Triggerspannung gemäß Ausführungsformen.
2 zeigt eine elektrische Ersatzschaltung für die ULL-ESD-Vorrichtung aus 1 gemäß Ausführungsformen.
3 zeigt den Snapback-Strom Id (logarithmische Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 0.
4 zeigt den Snapback-Strom Id (logarithmische Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 50 nm.
5 zeigt den Snapback-Strom Id (logarithmische Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 100 nm.
6 zeigt den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 0.
7 zeigt den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 50 nm.
8 zeigt den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 100 nm.
9 zeigt eine Tabelle, die die Triggerspannung Vt der ESD-Vorrichtung aus 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und Unterschneidungsabstände X1 darstellt.
10 zeigt eine ESD-Vorrichtung und eine npn-Vorrichtung zur Bereitstellung eines Entladungspfades gemäß Ausführungsformen.
11 zeigt eine ESD-Vorrichtung und einen Thyristor (SCR) zur Bereitstellung eines Entladungspfades gemäß Ausführungsformen.

Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sind daher nicht als den Umfang der Erfindung beschränkend anzusehen. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Elemente.
Detaillierte Beschreibung
In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte beispielhafte Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung umgesetzt sein kann. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um dem Fachmann die Anwendung der vorliegenden Lehre zu ermöglichen, und es versteht sich von selbst, dass auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden können, ohne den Anwendungsbereich der vorliegenden Erfindung zu verlassen. Die folgende Beschreibung ist daher lediglich anschaulich.
Es werden hier eine elektrostatische Entladungsvorrichtung (ESD-Vorrichtung) mit ultraniedrigem Leck (ULL) -Strom und einer steuerbaren Triggerspannung gemäß Ausführungsformen beschrieben. Die ULL-ESD-Vorrichtung gemäß Ausführungsformen kann einen überlappten Feldeffekttransistor (UL-FET) aufweisen. Die Gate-Spannung der ULL-ESD-Vorrichtung kann durch die an das Gate des UL-FET angelegte Spannung dynamisch gesteuert sein. Die ULL-ESD-Vorrichtung kann durch Einstellung einer mit dem Gate des UL-FET gekoppelten Kapazität oder durch Veränderung des Grads an Überlapp im UL-FET abgestimmt werden. Das ULL-ESD-Vorrichtung ist mit bestehenden Masken und Prozessen kompatibel und kann ohne nennenswerte Kostensteigerung oder Flächenverluste bereitgestellt werden.
1 zeigt eine elektrostatische Entladungsvorrichtung 100 (im Folgenden ESD-Vorrichtung 100) mit steuerbarer Triggerspannung gemäß Ausführungsformen. 2 zeigt eine elektrische Ersatzschaltung für die ESD-Vorrichtung 100 aus 1 gemäß Ausführungsformen. Gemäß der Darstellung in 1 und 2 kann die ESD-Vorrichtung 100 einen überlappten Feldeffekttransistor vom n-Typ (UL-NFET) 102, einen Kondensator 104 (z.B. einen BEOL-Kondensator) und einen FET vom n-Typ (NFET) 106 umfassen.
Der UL-NFET 102 kann in einem Bereich 108 mit Dotierung vom p-Typ (z. B. p-Wanne 108) gebildet werden und kann einen Source-Bereich 110 mit Dotierung vom n+-Typ, einen überlappten Bereich 112 mit Dotierung vom n+-Typ und eine Gate-Struktur 114 umfassen. Mit „überlapptem Bereich“ ist ein Diffusionsbereich gemeint, bei dem sich kein Abschnitt davon direkt unter der Gatestruktur 114 befindet. Gemäß der Darstellung in 1 ist beispielsweise der überlappte Drain-Bereich 112 mit Dotierung vom n+-Typ von der Kante der Gate-Struktur 114 und einem darunterliegenden Gate-Kanal-Bereich 116 um einen Überlappungsabstand X1 beabstandet. Die verschiedenen hier beschriebenen dotierten Bereiche können auf jede bekannte Weise gebildet werden (z. B. durch Ionenimplantation von Dotierstoffen). Die verschiedenen hier beschriebenen Gate-Strukturen können ebenfalls auf jede bekannte Art und Weise gebildet werden.
Eine Silizid-Sperrschicht, die einen Source-seitigen Silizid-Sperrbereich (SOP) 118 und einen Drain-seitigen Silizid-Sperrbereich (DOP) 120 umfasst, kann über Abschnitten der p-Wanne 108, des Source-Bereichs 110 mit Dotierung vom n+-Typ und des überlappten Bereichs 112 mit Dotierung vom n+-Typ gebildet werden, wie in 1 gezeigt ist. Die Bildung der Silizid-Sperrschicht kann beispielsweise ein Abscheiden einer Isolierschicht und ein selektives Ätzen der Isolierschicht umfassen. Die Silizid-Sperrschicht kann zum Beispiel aus Siliziumoxid oder Siliziumnitrid gebildet werden.
Gemäß Ausführungsformen kann der überlappte Drain-Bereich 112 mit Dotierung vom n+-Typ mit einem Eingangsanschluss oder Pad 122 (im Folgenden Eingangskontaktfläche 122) gekoppelt sein. Die Gate-Struktur 114 des UL-NFET 102 kann auch über den Kondensator 104 mit der Eingangskontaktfläche 122 gekoppelt sein. Die Gate-Struktur 114 des UL-NFET 102 kann ferner über den schaltenden NFET 106 mit Masse gesperrt werden. In der in 2 dargestellten Ersatzschaltung der ESD-Vorrichtung 100 wird die intrinsische Gate-Source-Kapazität des UL-NFET 102 durch den Kondensator Cgs dargestellt. Insofern kann die an die Gate-Struktur 114 des UL-NFET 102 angelegte Gate-Spannung Vg durch den Spannungsteiler eingestellt werden, der durch die Reihenschaltung des Kondensators 104 und des Kondensators Cgs gebildet wird. Nach anderen Ausführungsformen kann der Kondensator 104 durch die intrinsische Gate-Drain-Kapazität Cgd des UL-NFET 102 ersetzt werden. Gemäß weiteren Ausführungsformen kann ein zusätzlicher Kondensator zur intrinsischen Gate-Source-Kapazität Cgs des UL-NFET 102 parallel geschaltet sein, um die Gate-Spannung Vg besser zu steuern.
Der schaltende NFET 106 kann auch in der p-Wanne 108 ausgebildet sein. Der schaltende NFET 106 kann einen Bereich 124 mit Dotierung vom n+-Typ, den Source-Bereich 110 mit Dotierung vom n+-Typ und eine Gate-Struktur 126 umfassen. Gemäß Ausführungsformen kann der Bereich 110 mit Dotierung vom n+-Typ von dem schaltenden NFET 106 und dem UL-NFET 102 gemeinsam genutzt werden. Die Gate-Struktur 124 des schaltenden NFET 106 kann mit einer Versorgungsspannung Vdd gekoppelt sein.
Der schaltende NFET 106 kann verwendet werden, um den Betrieb des UL-NFET 102 zu steuern. Wenn Vdd hoch ist, wird die Gatespannung Vg an der Gatestruktur 114 des UL-NFET 102 auf Masse verriegelt, wodurch der UL-NFET 102 deaktiviert wird. Wenn Vdd niedrig ist, befindet sich der schaltende NFET 106 im Schwebezustand und die Gatespannung Vg ist abhängig von der Spannung an der Eingangskontaktfläche 122 und den Kapazitätswerten des Kondensators 104 und der intrinsischen Gate-Source-Kapazität Cgs des UL-NFET 102.
Mit weiterem Bezug auf die 1 und 2 wird eine Gate-Spannung Vg an die Gate-Struktur 114 des UL-NFET 102 der ESD-Vorrichtung 100 in einem ESD-Ereignis 130 (dargestellt durch den Blitz an der Eingangskontaktfläche 122) angelegt. Gemäß der Beschreibung oben ist die Gate-Spannung Vg von der Spannung an der Eingangskontaktfläche 122 und den Kapazitätswerten des Kondensators 104 und der intrinsischen Gate-Source-Kapazität Cgs des UL-NFET 102 abhängig. Die ESD-Vorrichtung 100 wird aktiviert, wenn die Spannung zwischen dem überlappten Bereich 112 mit Dotierung vom n+-Typ und dem Bereich 110 mit Dotierung vom n+-Typ größer ist als die Triggerspannung Vt des UL-NFET 102. Die Triggerspannung Vt wird durch die Gate-Spannung Vg moduliert.
Viele ESD-Vorrichtungen sind Spannungsklemmvorrichtungen mit hohem Widerstand bis zu einer Triggerspannung (z. B. Durchbruchspannung), oberhalb derer ihr Widerstand drastisch abfällt. An diesem Punkt schalten sie sich ein und beginnen, Strom zu leiten. Bei solchen ESD-Vorrichtungen liegt die Triggerspannung (Einschalten) über der normalen Betriebsspannung der geschützten Schaltung, aber niedrig genug, dass die Klemmspannung unter einer Spannung liegt, die die geschützte Schaltung beschädigen kann. Spannungsklemmvorrichtungen sind idealerweise im normalen Betrieb ausgeschaltet (so dass nur ein vernachlässigbarer Strom fließt), beginnen aber Strom zu leiten, sobald ihre Schwellenspannung erreicht ist.
Betrachtet man die interne Struktur einer Festkörper-ESD-Vorrichtung, so wird ein freies Elektron (Loch) in der Gegenwart eines elektrischen Feldes beweglich, und wenn das elektrische Feld gering ist, bewegt sich das Elektron ohne Zwischenfall. Ein starkes elektrisches Feld, das durch eine hohe Spannung in Verbindung mit einem ESD-Ereignis erzeugt wird, regt hingegen ein freies Elektron dazu an, gebundene Elektronen zu schlagen und zu befreien. Die freien Elektronen setzen die gleiche Aktion fort, die zu einer Elektronenlawine (Durchschlag) führt.
Snapback-ESD-Vorrichtungen, wie die ESD-Vorrichtung 100 gemäß den Ausführungsformen, verhalten sich anders. Ein typischer MOSFET weist einen parasitären Bipolartransistor auf, der ein Source als Emitter und ein Drain als Kollektor aufweist. Da der Avalanche-Strom zur Basis des parasitären Bipolartransistors fließt, kann der Basisstrom die ESD-Vorrichtung auslösen, um Stromflüsse zwischen Kollektor und Emitter zu ermöglichen. Nach der Auslösung ist das starke elektrische Feld, das den Avalanche-Strom verursacht hat, nicht mehr notwendig, um ihn aufrechtzuerhalten. Große Ströme werden auch bei niedrigeren Spannungen weitergeleitet.
Bei niedrigen Spannungen umfasst eine Snapback-ESD-Vorrichtung ebenfalls einen hohen Widerstand, bis es sich bei einer Triggerspannung Vt einschaltet, die größer ist als die normalen Betriebsbedingungen der geschützten Schaltung. Nachdem die Snapback-ESD-Vorrichtung zu leiten beginnt (jetzt mit einem niedrigen Widerstand), fällt die Spannung unter die Triggerspannung Vt in Richtung der normalen Betriebsspannung der geschützten Schaltung. Das heißt, der Baustein könnte im eingeschalteten Zustand bleiben und Strom leiten, auch wenn das ESD-Ereignis vorüber ist.
Eine ESD-Schutzvorrichtung sollte so ausgewählt werden, dass die Spannung, bei der es auslöst, nicht so hoch ist, dass sie empfindliche Komponenten der zu schützenden Schaltung beschädigen kann. Ebenso sollte die untere Haltespannung nicht niedriger sein als die normale Betriebsspannung der Schaltung, damit sich das Gerät nach Beendigung des ESD-Ereignisses abschaltet.
3 zeigt den Snapback-Strom Id (logarithmischer Maßstab) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 0. 4 zeigt den Snapback-Strom Id (logarithmischer Maßstab) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 50 nm. 5 zeigt den Snapback-Strom Id (logarithmische Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 gemäß Ausführungsbeispielen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 100 nm.
In den 3-5 stellt der Snapback-Strom Id für eine Gatespannung Vg = 0 V den Leckstrom der ESD-Vorrichtung 100 dar. Vergleicht man beispielsweise die 3 und 4, so zeigt sich, dass der Leckstrom (d. h. der Snapback-Strom bei Vg = 0 V) für einen Überlappungsabstand X1 = 50 nm (4) wesentlich kleiner ist als der Leckstrom für einen Überlappungsabstand X1 = 0 (3). So beträgt der Leckstrom bei einer Drain-Spannung Vd von 5 V und einem Überlappungsabstand X1 = 0 (3) etwa 100 nA, während der Leckstrom bei einer Drain-Spannung Vd von 5 V und einem Überlappungsabstand X1 = 50 nm (4) etwa 0,01 nA beträgt. Insofern wird der Leckstrom bei einem Überlappungsabstand X1 = 50 nm im Vergleich zu einem Überlappungsabstand X1 = 0 um etwa drei Größenordnungen (z. B. das 1000-fache) reduziert. Die Verwendung eines Überlappungsabstands X1 = 100 nm führt zu einer ähnlichen Reduzierung des Leckstroms im Vergleich zu einem Überlappungsabstand X1 = 0. Aus diesen und anderen hier vorgestellten Daten kann man also extrapolieren, dass der Leckstrom bei einem Überlappungsabstand X1 > 0 reduziert wird.
In den 6 bis 8 sind dieselben Daten wie in den 3 bis 5 dargestellt, jedoch unter Verwendung einer anderen Skala (d. h. linear gegenüber logarithmisch) für den Snapback-Strom Id. Insbesondere stellt 6 den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 von 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 0 dar. 7 stellt den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 von 1 gemäß Ausführungsformen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 50 nm dar. 8 stellt den Snapback-Strom Id (lineare Skala) in Abhängigkeit von der Drain-Spannung Vd der ESD-Vorrichtung 100 aus 1 gemäß Ausführungsbeispielen für verschiedene Gate-Spannungen Vg und bei einem Überlappungsabstand X1 = 100 nm dar.
Aus dem Vergleich der 6-8 wird ersichtlich, dass die zum Einschalten der ESD-Vorrichtung 100 erforderliche Triggerspannung Vt auf verschiedene Weise dynamisch gesteuert werden kann. Beispielsweise kann die Triggerspannung Vt auf der Grundlage des Überlappungsabstands X1 der ESD-Vorrichtung 100 und/oder der an die Gate-Struktur 114 des UL-NFET 102 der ESD-Vorrichtung 100 angelegten Gate-Spannung Vg gesteuert werden. Beispielsweise zeigt 9 eine Tabelle (Tabelle 1), die die Beziehung zwischen der Triggerspannung Vt, dem Überlappungsabstand X1 und der Gatespannung Vg der ESD-Vorrichtung 100 von 1 auf der Grundlage der in den 6-8 bereitgestellten Daten darstellt.
Aus Tabelle 1 ist ersichtlich, dass im Fall ohne Überlappung (Überlappungsabstand X1 = 0) eine Gatespannung Vg von etwa 0,2 Volt zu einer Triggerspannung Vt von etwa 6 V führt, während eine Gatespannung Vg von etwa 0,4 Volt zu einer Triggerspannung Vt von etwa 4,2 V führt. Ein größerer Bereich von Triggerspannungen Vt ist bei einem Überlappungsabstand X1 = 50 nm möglich. Aus Tabelle 1 ist beispielsweise ersichtlich, dass bei einem Überlappungsabstand X1 = 50 nm eine Gatespannung Vg von etwa 0,2 Volt zu einer Triggerspannung Vt von etwa 10,5 V führt, während eine Gatespannung Vg von etwa 0,8 Volt eine Triggerspannung Vt von etwa 3,5 V ergibt. Die Gate-Spannung Vg, die durch den Spannungsteiler eingestellt werden kann, der durch die Reihenschaltung des Kondensators 104 und die intrinsische Gate-Source-Kapazität Cgs gebildet wird, kann auch durch Variieren der Kapazität des mit der Gate-Struktur 114 des UL-NFET 102 gekoppelten Kondensators 104 abgestimmt werden. Zusammenfassend lässt sich sagen, dass die Triggerspannung Vt über einen weiten Bereich dynamisch eingestellt werden kann, indem mindestens eines der folgenden Elemente variiert wird:

1) Die Gate-Spannung Vg;
2) die Kapazität des Kondensators 104; und
3) der Überlappungsabstand X1.

In Antwort auf ein ESD-Ereignis 130 stellt die ESD-Vorrichtung 100 einen Triggerpfad (TP) für Strom an der Eingangskontaktfläche 122 breit. Wie unten in Bezug auf die 10 und 11 detailliert beschrieben wird, betätigt der Strom, der in Antwort auf ein ESD-Ereignis 130 entlang des Triggerpfads fließt, einen Entladungspfad (DP) durch eine Entladungspfadvorrichtung, die den ESD-Strom sicher zu Masse ableitet.
10 zeigt eine ESD-Vorrichtung 200 mit einem überlappten Feldeffekttransistor vom n-Typ (UL-NFET) 202 und einer npn-Vorrichtung 250 zur Bereitstellung eines Entladungspfads gemäß Ausführungsformen. Der UL-NFET 202 kann in einem Bereich mit Dotierung vom p-Typ 208 (z.B. p-Wanne 208) gebildet werden und kann einen Source-Bereich 210 mit Dotierung vom n+-Typ, einen überlappten Bereich 212 mit Dotierung vom n+-Typ und eine Gate-Struktur 214 umfassen. Die p-Wanne 208 kann von einem Substrat 252 durch einen n-dotierten Bereich 254 (z. B. eine n-Wanne) getrennt sein. Wie oben beschrieben, ist mit einem „überlappten Bereich“ ein Diffusionsbereich gemeint, bei dem sich kein Teil davon direkt unter der Gatestruktur 214 befindet. Gemäß der Darstellung in 10 ist beispielsweise der überlappte Drain-Bereich 212 mit Dotierung vom n+-Typ von der Kante der Gate-Struktur 214 und einem darunterliegenden Gate-Kanal-Bereich 216 durch einen Überlappungsabstand X1 beabstandet. Die verschiedenen hier beschriebenen dotierten Bereiche können auf jede bekannte Weise gebildet werden (z. B. durch Ionenimplantation). Die verschiedenen hier beschriebenen Gate-Strukturen können ebenfalls auf jede bekannte Art und Weise gebildet werden.
Eine Silizid-Sperrschicht, die einen Source-seitigen Silizid-Sperrbereich (SOP) 218 und einen Drain-seitigen Silizid-Sperrbereich (DOP) 220 umfasst, kann über der p-Wanne 208 und dem überlappten Bereich 212 mit Dotierung vom n+-Typ gebildet werden. Die Bildung der Silizid-Sperrschicht kann zum Beispiel ein Abscheiden einer Isolierschicht und ein selektives Ätzen der Isolierschicht umfassen. Die Silizid-Sperrschicht kann zum Beispiel aus Siliziumoxid oder Siliziumnitrid gebildet werden.
Gemäß Ausführungsformen kann der überlappte Drain-Bereich 212 mit Dotierung vom n+-Typ mit einem Eingangsanschluss oder Pad 222 (im Folgenden Eingangskontaktfläche 222) verbunden sein. Die Gate-Struktur 214 des UL-NFET 202 kann auch über einen Kondensator 204 mit der Eingangskontaktfläche 222 gekoppelt sein. Die Gate-Struktur 214 und der Source-Bereich 210 mit Dotierung vom n+-Typ des UL-NFET 202 können über entsprechende Widerstände R1 und R2 mit Masse verbunden sein. Der Source-Bereich 210 mit Dotierung vom n+-Typ kann auch mit einem Bereich 256 mit Dotierung vom p+-Typ gekoppelt sein, der in der p-Wanne 208 ausgebildet ist, und kann von dem Source-Bereich 210 mit Dotierung vom n+-Typ durch einen Isolationsbereich 258 isoliert sein, wie z. B. einen flachen Graben-Isolationsbereich oder einen Silizium-Sperrbereich. Der/die hier beschriebene(n) Isolationsbereich(e) kann/können auf jede bekannte Weise gebildet werden, zum Beispiel durch Ätzen einer Struktur von Gräben in die p-Vertiefung 208, Abscheiden eines oder mehrerer dielektrischer Materialien (wie Siliziumdioxid), um die Gräben zu füllen, und Entfernen des überschüssigen Dielektrikums mit einer Technik wie der chemischmechanischen Planarisierung. Ähnlich wie bei der in 1 dargestellten ESD-Vorrichtung 100 kann die an die Gatestruktur 214 des UL-NFET 202 angelegte Gate-Spannung Vg durch einen Spannungsteiler eingestellt werden, der durch die Reihenschaltung des Kondensators 204 und die intrinsische Gate-Source-Kapazität des UL-NFET 202 gebildet wird.
Die npn-Vorrichtung 250 kann durch den überlappten Bereich 212 mit Dotierung vom n+-Typ, den sich der UL-NFET 202 teilt, einen Bereich 260 mit Dotierung vom n+-Typ, der in der p-Wanne 208 ausgebildet ist, und die p-Wanne 208 gebildet werden. Gemäß der Darstellung in 10 ist der überlappte Drain-Bereich 212 mit Dotierung vom n+-Typ durch einen Isolationsbereich 258 vom Bereich 260 mit Dotierung vom n+-Typ isoliert.
In Antwort auf ein ESD-Ereignis 230 kann der UL-NFET 202 an der Eingangskontaktfläche 222 aktiviert werden. Beispielsweise kann der UL-NFET 202 aktiviert werden, wenn die Spannung zwischen dem überlappten Bereich 212 mit Dotierung vom n+-Typ und dem Source-Bereich 210 mit Dotierung vom n+-Typ größer ist als die Triggerspannung Vt des UL-NFET 202. In einem solchen Fall fließt ein Strom entlang eines Triggerpfades (TP) vom überlappten Bereich 212 mit Dotierung vom n+-Typ zum Source-Bereich 210 mit Dotierung vom n+-Typ und anschließend über den Widerstand R2 zu Masse. Dadurch wird die Vorspannung der p-Wanne 208 über den Bereich 256 mit Dotierung vom p+-Typ erhöht und das npn-Bauelement 250 aktiviert. Wenn das npn-Bauelement 250 aktiviert ist, fließt der Strom entlang eines Entladungspfads (DP) vom überlappten Bereich 212 mit Dotierung vom n+-Typ über den Bereich 260 mit Dotierung vom n+-Typ zu Masse.
11 zeigt eine ESD-Vorrichtung 300 mit einem Feldeffekttransistor vom n-Typ (UL-NFET) 302 und einem Thyristor (SCR) 350 zur Bereitstellung eines Entladungspfads gemäß Ausführungsformen. Der UL-NFET 302 kann in einem p-dotierten Substrat 308 gebildet werden und kann einen Source-Bereich 310 mit Dotierung vom n+-Typ, einen überlappten Bereich 312 mit Dotierung vom n+-Typ und eine Gate-Struktur 314 umfassen. Gemäß der Beschreibung oben ist mit einem „überlappten Bereich“ kein Diffusionsbereich gemeint, bei dem sich ein Teil davon direkt unter der Gate-Struktur 314 befindet. Gemäß der Darstellung in 11 ist beispielsweise der überlappte Drain-Bereich 312 mit Dotierung vom n+-Typ von der Kante der Gate-Struktur 314 und einem darunterliegenden Gate-Kanal-Bereich 316 durch einen Überlappungsabstand X1 beabstandet. Die verschiedenen hier beschriebenen dotierten Bereiche können auf jede bekannte Weise gebildet werden (z. B. durch Ionenimplantation). Die verschiedenen hier beschriebenen Gate-Strukturen können ebenfalls auf jede bekannte Art und Weise gebildet werden.
Eine Silizid-Sperrschicht, die einen Source-seitigen Silizid-Sperrbereich 318 und einen Drain-seitigen Silizid-Sperrbereich 320 umfasst, kann über dem Substrat 308 mit Dotierung vom p-Typ und dem überlappten Bereich 312 mit Dotierung vom n+-Typ gebildet werden. Die Bildung der Silizid-Sperrschicht kann beispielsweise ein Abscheiden einer Isolierschicht und ein selektives Ätzen der Isolierschicht umfassen. Die Silizid-Sperrschicht kann zum Beispiel aus Siliziumoxid oder Siliziumnitrid gebildet werden.
Gemäß Ausführungsformen kann die Gate-Struktur 314 des UL-NFET 302 über einen Kondensator 304 mit einem Eingangsanschluss oder Pad 322 (im Folgenden Eingangskontaktfläche 322) gekoppelt sein. Die Gate-Struktur 314 des UL-NFET 302 kann auch über einen Widerstand R mit Masse verbunden sein. Der Source-Bereich 310 mit Dotierung vom n+-Typ des UL-NFET 302 kann ebenfalls mit Masse verbunden sein. Ein p+-dotierter Substratkontakt 356 kann in dem p-dotierten Substrat 308 gebildet werden und kann von dem Source-Bereich 310 mit Dotierung vom n+-Typ durch einen Isolationsbereich 358, wie z. B. einen flachen Graben-Isolationsbereich oder einen Silizium-Sperrbereich, isoliert sein. Gemäß Ausführungsformen kann die an die Gate-Struktur 314 des UL-NFET 302 angelegte Gate-Spannung Vg durch einen Spannungsteiler eingestellt werden, der durch die Reihenschaltung des Kondensators 304 und die intrinsische Gate-Source-Kapazität Cgs des UL-NFET 302 gebildet wird.
Gemäß Ausführungsformen kann die SCR-Vorrichtung 350 einen Bereich mit Dotierung vom n-Typ (im Folgenden n-Wanne 360) und einen Bereich mit Dotierung vom p-Typ (im Folgenden p-Wanne 362) umfassen. Ferner kann die SCR-Vorrichtung 350 den überlappten Bereich 312 mit Dotierung vom n+-Typ (der sich teilweise über das Substrat 308 mit Dotierung vom p-Typ und die n-Wanne 360 erstreckt), einen Bereich 364 mit Dotierung vom p+-Typ, der von dem überlappten Bereich 312 mit Dotierung vom n+-Typ durch einen Isolationsbereich 358 getrennt und mit der Eingangskontaktfläche 322 gekoppelt ist, einen Bereich 366 mit Dotierung vom n+-Typ, der in der p-Wanne 362 ausgebildet und mit Masse verbunden ist, und einen Bereich 368 mit Dotierung vom p+-Typ, der in der p-Wanne 362 gebildet und mit Masse verbunden ist, umfassen. Isolationsbereiche 358 können zwischen dem Bereich 364 mit Dotierung vom p+-Typ und dem Bereich 366 mit Dotierung vom n+-Typ sowie zwischen dem Bereich 366 mit Dotierung vom n+-Typ und dem Bereich 368 mit Dotierung vom p+-Typ ausgebildet sein.
In Antwort auf ein ESD-Ereignis 330 an der Eingangskontaktfläche 322 kann der UL-NFET 302 aktiviert werden. Wenn ein positiver ESD-Strom an das Eingangs-Pad 322 angelegt wird, wird die durch den Bereich 364 mit Dotierung vom p+-Typ und die n-Wanne 360 gebildete Diode in Durchlassrichtung vorgespannt und es fließt ein Strom in die n-Wanne 360, die mit dem überlappten Bereich 312 mit Dotierung vom n+-Typ des UL-NFET 302 verbunden ist. Der UL-NFET 302 kann dann aktiviert werden, wenn die Spannung zwischen dem überlappten Bereich 312 mit Dotierung vom n+-Typ und dem Source-Bereich 310 mit Dotierung vom n+-Typ größer ist als die Triggerspannung Vt des UL-NFET 302. In einem solchen Fall fließt ein Strom entlang eines Triggerpfades (TP) vom Bereich 364 mit Dotierung vom p+-Typ zum Source-Bereich 310 mit Dotierung vom n+-Typ. Dieser Strompfad injiziert Löcher in die n-Wanne 360 des SCR, die den SCR 350 auslösen und einen Entladungspfad zu Masse bilden können.
Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und ist nicht als die Erfindung beschränkend zu verstehen. Die hier verwendeten Singularformen „ein, eine“ und „der, die, das“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich ferner, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, aber nicht das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen. „Optional“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der beschriebene Umstand eintreten oder nicht eintreten kann und dass die Beschreibung Fälle umfasst, in denen das Ereignis eintritt und Fälle, in denen es nicht eintritt.
Ungenaue Formulierungen, wie sie hier in der Beschreibung und den Ansprüchen verwendet werden, können zur Modifizierung jeder quantitativen Darstellung verwendet werden, die zulässigerweise variieren kann, ohne dass dies zu einer Änderung der Grundfunktion führt, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „annähernd“ und „im Wesentlichen“ modifiziert wird, nicht auf den genauen angegebenen Wert beschränkt. Zumindest in einigen Fällen kann die annähernde Formulierung der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Spezifikation und den Ansprüchen können Bereichsbegrenzungen kombiniert und/oder ausgetauscht werden; solche Bereiche sind gekennzeichnet und schließen alle darin enthaltenen Unterbereiche ein, sofern der Kontext oder die Sprache nichts anderes besagt. Der Begriff „ungefähr“, der auf einen bestimmten Wert eines Bereichs angewandt wird, bezieht sich auf beide Werte und kann, sofern nicht anders von der Präzision des Messgeräts abhängig, +/- 10 % des angegebenen Werts/der angegebenen Werte bedeuten.
Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Schritt-plus-Funktions-Elemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Ausführung der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie sie speziell beansprucht werden. Die Beschreibung der vorliegenden Erfindung dient der Veranschaulichung und Beschreibung, erhebt jedoch keinen Anspruch auf Vollständigkeit oder Beschränkung auf die Erfindung in der offengelegten Form. Viele Modifikationen und Variationen sind für den Fachmann offensichtlich, ohne dass dadurch der Umfang und der Geist der Erfindung beeinträchtigt werden. Die Ausführungsform wurde gewählt und beschrieben, um die Grundsätze der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen als dem Fachmann zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, die für die jeweilige in Betracht gezogene Verwendung geeignet sind.

Claims

Elektrostatische Entladungsvorrichtung (ESD-Vorrichtung), umfassend: eine Eingangskontaktfläche; einen überlappten Feldeffekttransistor (UL-FET) mit einer Triggerspannung Vt, umfassend: einen überlappten Drain-Bereich, der mit der Eingangskontaktfläche gekoppelt ist; einen mit Masse gekoppelten Source-Bereich; und eine Gate-Struktur, die mit der Eingangskontaktfläche gekoppelt ist; und eine Sperrschicht, die den überlappten Drain-Bereich von der Gate-Struktur des UL-FET durch einen Überlappungsabstand trennt.
ESD-Vorrichtung nach Anspruch 1, ferner umfassend einen schaltenden FET zum selektiven Aktivieren des UL-FET.
ESD-Vorrichtung nach Anspruch 1, ferner umfassend einen Spannungsteiler zum Einstellen einer an die Gate-Struktur des UL-FET angelegten Gatespannung Vg.
ESD-Vorrichtung nach Anspruch 3, wobei der Spannungsteiler ferner einen Kondensator umfasst, der mit der Gate-Struktur und der Eingangskontaktfläche mit Gate-zu-Source-Kapazität des UL-FET in Reihe gekoppelt ist.
ESD-Vorrichtung nach Anspruch 1, wobei der UL-FET ferner einen Triggerpfad (TP) umfasst, der zwischen dem überlappten Drain-Bereich und dem Source-Bereich gebildet ist.
ESD-Vorrichtung nach Anspruch 5, ferner umfassend eine Entladungsvorrichtung, die mit dem UL-FET gekoppelt ist, um in Antwort auf ein ESD-Ereignis einen ESD-Strom entlang eines Entladungspfads (DP) von der Eingangskontaktfläche zu Masse zu entladen.
ESD-Vorrichtung nach Anspruch 6, wobei die Entladungsvorrichtung eine npn-Vorrichtung oder einen Thyristor umfasst.
ESD-Vorrichtung nach Anspruch 1, wobei die Triggerspannung Vt des UL-FET durch mindestens eines der folgenden Elemente gesteuert ist: einer an die Gatestruktur angelegten Gatespannung Vg einer Kapazität eines mit der Gate-Struktur und der Eingangskontaktfläche gekoppelten Kondensators; und dem Überlappungsabstand zwischen dem überlappten Drain-Bereich und der Gate-Struktur.
Verfahren zum Schutz vor elektrostatischer Entladung (ESD), umfassend: ein Koppeln einer ESD-Vorrichtung an eine zu schützende Schaltung, wobei die ESD-Vorrichtung einen überlappten Feldeffekttransistor (UL-FET) mit einem überlappten Drain-Bereich umfasst; und ein Steuern einer Triggerspannung des UL-FET unter Verwendung von mindestens einem von: einer Gatespannung Vg, die an eine Gate-Struktur des UL-FETs angelegt wird; einer Kapazität eines Kondensators, der zwischen der Gate-Struktur des UL-FET und einer Eingangskontaktfläche gekoppelt ist; und einen Überlappungsabstand zwischen dem überlappten Drain-Bereich des UL-FET und der Gate-Struktur des FET.
Verfahren nach Anspruch 9, ferner umfassend ein selektives Aktivieren des UL-FET unter Verwendung eines schaltenden FET.
Verfahren nach Anspruch 9, ferner umfassend ein Einstellen der an die Gate-Struktur des UL-FET angelegten Gate-Spannung Vg mit einem Spannungsteiler, der durch eine Reihenschaltung des mit der Gate-Struktur und der Eingangskontaktfläche gekoppelten Kondensators und einer intrinsischen Gate-zu-Source-Kapazität des UL-FET gebildet wird.
Verfahren nach Anspruch 9, ferner umfassend ein Koppeln einer Entladungsvorrichtung mit dem UL-FET zum Entladen eines ESD-Stroms entlang eines Entladungspfades (DP) von der Eingangskontaktfläche zu Masse in Antwort auf ein ESD-Ereignis.
Elektrostatische Entladungsvorrichtung (ESD-Vorrichtung), umfassend: eine Eingangskontaktfläche; einen überlappten Feldeffekttransistor vom n-Typ (UL-NFET) mit einer Triggerspannung Vt, umfassend: einen überlappten Bereich mit Dotierung vom n+-Typ, der in einer p-Wanne ausgebildet und mit der Eingangskontaktfläche gekoppelt ist; einen Source-Bereich mit Dotierung vom n+-Typ, der in der p-Wanne ausgebildet und mit Masse verbunden ist; und eine Gate-Struktur, die mit der Eingangskontaktfläche gekoppelt ist; und eine Silizid-Sperrschicht, die den überlappten Drain-Bereich mit Dotierung vom n+-Typ von der Gate-Struktur des UL-NFETs durch einen Überlappungsabstand trennt.
ESD-Vorrichtung nach Anspruch 13, ferner umfassend einen schaltenden FET zum selektiven Aktivieren des UL-NFET.
ESD-Vorrichtung nach Anspruch 13, ferner umfassend einen Spannungsteiler zum Einstellen einer an die Gatestruktur des UL-NFET angelegten Gatespannung Vg.
ESD-Vorrichtung nach Anspruch 15, wobei der Spannungsteiler ferner einen Kondensator umfasst, der mit der Gate-Struktur und der Eingangskontaktfläche in Reihe mit einer intrinsischen Gate-zu-Source-Kapazität des UL-NFET gekoppelt ist.
ESD-Vorrichtung nach Anspruch 13, wobei der UL-NFET ferner einen Triggerpfad (TP) umfasst, der durch die p-Wanne zwischen dem überlappten Drain-Bereich mit Dotierung vom n+-Typ und dem Source-Bereich mit Dotierung vom n+-Typ ausgebildet ist.
ESD-Vorrichtung nach Anspruch 17, ferner umfassend eine Entladungsvorrichtung, die mit dem UL-NFET gekoppelt ist, um in Antwort auf ein ESD-Ereignis einen ESD-Strom entlang eines Entladungspfades (DP) von der Eingangskontaktfläche zu Masse zu entladen.
ESD-Vorrichtung nach Anspruch 18, wobei die Entladungsvorrichtung eine npn-Vorrichtung oder einen Thyristor umfasst.
ESD-Vorrichtung nach Anspruch 13, wobei die Triggerspannung Vt des UL-NFETs gesteuert ist durch mindestens eines von: einer an die Gatestruktur angelegten Gatespannung Vg einer Kapazität eines mit der Gate-Struktur und der Eingangskontaktfläche gekoppelten Kondensators; und dem Überlappungsabstand zwischen dem überlappten Drain-Bereich mit Dotierung vom n+-Typ und der Gate-Struktur.