DE102009030086B4 - Feldeffekteinrichtung, Verfahren zum Betreiben dieser Feldeffekteinrichtung und Verfahren zum Herstellen einer Feldeffekteinrichtung - Google Patents

Feldeffekteinrichtung, Verfahren zum Betreiben dieser Feldeffekteinrichtung und Verfahren zum Herstellen einer Feldeffekteinrichtung Download PDF

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Abstract

Feldeffekteinrichtung, aufweisend:
• einen Bodybereich (101) eines zweiten Leitfähigkeitstyps;
• einen Wannenbereich (102) eines ersten Leitfähigkeitstyps, der in dem Bodybereich (101) gebildet ist;
• einen ersten Source-/Drainbereich (103) des ersten Leitfähigkeitstyps;
• einen zweiten Source-/Drainbereich (104) des ersten Leitfähigkeitstyps oder des zweiten Leitfähigkeitstyps, der in dem Wannenbereich (102) gebildet ist;
• einen dotierten Bereich (109) des ersten Leitfähigkeitstyps, der lateral angrenzend an den ersten Source/Drain-Bereich (103) gebildet ist; und
• einen Taschenimplantationsbereich (107) benachbart zu dem ersten Source-/Drainbereich (103), wobei der Taschenimplantationsbereich (107) vom zweiten Leitfähigkeitstyp ist;
• wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet;
• wobei der Bodybereich (101) den Taschenimplantationsbereich (107) körperlich kontaktiert;
• wobei der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) niedriger ist als der Dotierstoffkonzentrationspegel des ersten Source/Drain-Bereichs (103); und
• wobei der Dotierstoffkonzentrationspegel des Taschenimplantationsbereichs (107) höher als der Dotierstoffkonzentrationspegel des Bodybereichs (101), höher als der Dotierstoffkonzentrationspegel des Wannenbereichs (102) und höher als der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) ist.

Description

  • Das Patent betrifft allgemein eine Feldeffekteinrichtung, ein Verfahren zum Betreiben einer Feldeffekteinrichtung und ein Verfahren zum Herstellen einer Feldeffekteinrichtung.
  • Um Integrierte-Schaltkreis-Einrichtungen (IC-Einrichtungen, integrated circuit devices) vor Schaden zu schützen, der von einer elektrostatischen Entladung (ESD, electrostatic discharge) verursacht wird, können spezielle Einrichtungselemente, die ESD-Schutzelemente genannt werden, verwendet werden. In diesem Zusammenhang kann es nützlich sein, ESD-Schutzelemente zu haben, die mit einer Schnittstellenspannung im Bereich von ungefähr 5 V bis 12 V für einen Eingabe/Ausgabe-Schaltkreis (E/A-Schaltkreis) angepasst sind, die in einer System-auf-Chip-Einrichtung (SoC-Einrichtung, system on chip) implementiert ist. Diese SoC-ICs können in fortschrittlichen CMOS(Komplementär-Metalloxid-Halbleiter, complementary metal oxide semiconductor)-Technologien hergestellt sein, wo keine Gateoxide mit einer geeigneten Dicke verfügbar sind. Eine Option ist die Verwendung sogenannter MOS-Einrichtungen mit erweitertem Drain (DEMOS, drain-extended MOS) für E/A-Treiber, die bezüglich dem Drain- und Source-Aufbau asymmetrisch sind. Der spezifische Drainaufbau in diesen Einrichtungen kann es ermöglichen, die Spannung entlang des Drains auf einen geringeren, weniger kritischen Wert an dem Gate abfallen zu lassen. Jedoch sind diese Einrichtungen allgemein als ESD-schwach bekannt und ein Selbstschutz kann kaum erreicht werden.
  • Konzepte, die zum Schützen von Hochspannungs-E/A-Schaltkreisen (VSignal > 5 V) von fortschrittlichen CMOS-ICs angewendet wurden oder werden, weisen folgendes auf:
    In Größer-1 μm-Technologie wurden verbreitet Dickoxid- oder Feldoxid-Einrichtungen verwendet. In diesen Technologien werden laterale parasitäre NPN-Transistoren zum ESD-Schutz verwendet. Wenn die Technologie-Skalierung den tiefen Submikro- und Sub-100 nm-Bereich erreicht, verringert sich die Leistung dieser Schutzeinrichtungen, da in Dünnoxid-Einrichtungen die Durchbruchsspannung einer E/A-Einrichtung näher an der Auslösespannung der Schutzvorrichtung liegt. In vielen Fällen werden NMOS-Transistoren mit geerdetem Gate (ggNMOS, grounded-gate NMOS) verwendet, die CMOS-kompatibel sind. In Sub-100-nm-Knoten-Technologie wurden weit verbreitet silizium-gesteuerte Gleichrichter (SCR, silicon controlled rectifier) oder silizium-gesteuerte Thyristoren verwendet, jedoch sind sie im Allgemeinen nicht CMOS-Prozess kompatibel, was zu höheren Kosten führt. Gestapelte NMOS-Einrichtungen können zum ESD-Schutz verwendet werden, jedoch können sie im Allgemeinen hohe Spannung aufgrund von Übergangs-Zusammenbruch(Junction-Breakdown)-Effekten nicht überleben.
  • Dünnoxid-MOS-Feldeffekttransistoren (MOSFET), die in einer Konfiguration mit geerdetem Gate angeschlossen sind, bilden einen lateralen NPN-Transistor mit einem Kollektor (von dem Drain gebildet), einem Emitter (von der Source gebildet) und einer Base (von dem Substrat gebildet), der zum ESD-Schutz verwendet werden kann. In Einzelfingerstrukturen kann das Auslösen (Triggern) des lateralen NPN-Transistors zum ESD-Schutz relativ schwierig zu erreichen sein, was allgemein zu einer ESD-Leistung von weniger als 2 kV (HBM: Human Body Model). Mittels einer richtigen Gate-Drain-Kopplung (oder durch Substrat-Pumpen) zum Erzeugen von genug Substrat-Strom während des ESD-Belastung, kann der ESD-Pegel auf mehr als 6 kV verbessert werden. Eine andere Möglichkeit zum Erreichen eines ausreichenden Pegels von ESD-Robustheit kann die Verwendung von Substrat- und Gate-Vorspannung (Biasing) sein.
  • US 2008/0 023 767 A1 beschreibt Hochspannungs-ESD-Einrichtungen und Schaltkreise, welche die Hochspannungs-ESD-Einrichtungen verwenden. Die Hochspannungs-ESD-Einrichtungen weisen eine N-Wanne in einem P-Typ-Substrat; eine abgestufte Anode mit einem ersten P-Typ-Bereich in einem zweiten P-Typ-Bereich und innerhalb der N-Wanne, wobei eine Konzentration von P-Typ-Dotierstof in dem ersten P-Typ-Bereich größer ist als eine Konzentration von P-Typ-Dotierstoff in dem zweiten P-Typ-Bereich; und eine abgestufte Kathode mit einem ersten N-Typ-Bereich in einem zweiten N-Typ-Bereich und innerhalb der N-Wanne, wobei eine Konzentration von N-Typ-Dotierstoff in dem ersten N-Typ-Bereich größer ist als eine Konzentration von N-Typ-Dotierstoff in dem zweiten N-Typ-Bereich.
  • US 5 731 603 A beschreibt einen seitlichen IGBT mit: einer Drift-Schicht eines ersten Leitfähigkeitstyps, die mittels einer aktiven Halbleiterschicht mit einem hohen Widerstand gebildet ist, die auf einem isolierenden Film angeordnet ist; einer Drain-Schicht eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Drift-Schichtgebildet ist; einer Basis-Schicht des zweiten Leitfähigkeitstyps, die in einer Oberfläche der Drift-Schichtgebildet ist; einer Source-Schicht des ersten Leitfähigkeitstyps, die in einer Oberfläche der Basis-Schichtgebildet ist; einer Drain-Elektrode, die in Kontakt mit der Drain-Schicht angeordnet ist; einer Source-Elektrode, die in Kontakt mit den Source- und Basis-Schichten angeordnet ist; und einer Haupt-Gate-Elektrode, die über einem Gate-Isolierfilm einer Oberfläche der Basis-Schichtenüberliegt, die zwischen der Source-Schicht und der Drift-Schicht angeordnet ist und die auf einer Seite gegenüberliegend der Drain-Schicht platziert ist, wobei die Basis-Schicht erste und zweite Abschnitte umfasst, die einander über einen Zwischenabschnitt gegenüberliegen, der Teil der Drift-Schicht ist, wobei die Source-Schicht erste und zweite Abschnitte umfasst, die jeweils in Oberflächen der ersten und zweiten Abschnitte der Basis-Schicht gebildet sind, und eine Sub-Gate-Elektrode angeordnet ist, um über einen Gate-Isolierfilm einer Oberfläche des ersten Abschnitts der Basis-Schicht, die zwischen dem ersten Abschnitt der Source-Schicht und dem Zwischenabschnitt liegt, und einer Oberfläche des zweiten Abschnitts der Basis-Schicht, die zwischen dem zweiten Abschnitt der Source-Schicht und dem Zwischenabschnitt liegt, gegenüber zu liegen.
  • DE 10 2005 022 129 A1 beschreibt einen Feldeffekttransistor, mit einem Source-Bereich, welcher mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist, mit einem Drain-Bereich, welcher mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist, mit einem ersten Wannen-Bereich, in dem der Drain-Bereich angeordnet ist, wobei der erste Wannen-Bereich mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist, mit einem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich, wobei sich der Kanalbereich teilweise in den ersten Wannen-Bereich hinein erstreckt, mit einer Gate-Isolationsschicht über dem Kanalbereich, mit einem Gate-Bereich über der Gate-Isolationsschicht, wobei zumindest ein Teil des Kanalbereichs, welcher sich in den ersten Wannen-Bereich erstreckt, mit Dotieratomen eines zweiten Leitfähigkeitstyps dotiert ist, wobei der zweite Leitfähigkeitstyp ein anderer Leitfähigkeitstyp ist als der erste Leitfähigkeitstyp.
  • US 7 776 700 B2 beschreibt eine N-Kanal-Einrichtung mit einem sehr schwach dotierten Substrat, in dem voneinander getrennte P- und N-Wannen bereitgestellt sind, deren laterale Ränder sich zur Oberfläche erstrecken. Das Gate liegt über der Oberfläche zwischen der P-Wanne und der N-Wanne. Der Rand der P-Wanne benachbart zur Source ist im Wesentlichen mit dem linken Rand des Gates ausgerichtet. Der Rand der N-Wanne liegt bei oder innerhalb des rechten Rands des Gates, welcher in einem ersten Abstand zum Drain liegt. Die N-Wanne enthält bevorzugt einen stärker dotierten Bereich, der in ohmschem Kontakt mit dem Drain ist, und dessen linker Rand sich ungefähr auf halbem Weg zwischen dem rechten Rand des Gates und dem Drain befindet. Eine HALO-Implantationstasche ist unterhalb des linken Randes des Gates bereitgestellt unter Verwendung des Gates als Maske.
  • Die vorliegende Anmeldung stellt eine Feldeffekteinrichtung mit den Merkmalen gemäß dem Hauptanspruch bereit. Beispielhafte Ausgestaltungen der Feldeffekteinrichtung sind in den Unteransprüchen beschrieben. Ferner werden ein Verfahren zum Betreiben einer Feldeffekteinrichtung mit den Merkmalen gemäß dem Nebenanspruch 15 sowie ein Verfahren zum Herstellen einer Feldeffekteinrichtung mit den Merkmalen gemäß dem Nebenanspruch 16 bereitgestellt.
  • In der Zeichnung beziehen sich gleiche Bezugszeichen allgemein auf gleiche Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht maßstabsgetreu, stattdessen ist allgemein der Nachdruck auf die Darstellung der Prinzipien der verschiedenen Ausführungsformen gerichtet. In der folgenden Beschreibung sind verschiedene Ausführungsformen mit Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
  • 1A einen Feldeffekttransistor gemäß einer Ausführungsform zeigt
  • 1B einen Feldeffekttransistor gemäß einem Vergleichsbeispiel zeigt;
  • 1C einen Feldeffekttransistor gemäß einer Ausführungsform zeigt;
  • 2A bis 2D ein Herstellungsverfahren eines Feldeffekttransistors gemäß einer Ausführungsform zeigen;
  • 3 einen Feldeffekttransistor gemäß einer Ausführungsform zeigt;
  • 4 einen Feldeffekttransistor gemäß einer Ausführungsform zeigt;
  • 5 einen Feldeffekttransistor gemäß einer Ausführungsform zeigt;
  • 6 einen Feldeffekttransistor gemäß einem Vergleichsbeispiel zeigt;
  • 7 und 8 Diagramme zeigen, die bestimmte Kenngrößen eines Feldeffekttransistors gemäß einer Ausführungsform darstellen;
  • 9A eine Feldeffekttransistor-Anordnung gemäß einer Ausführungsform zeigt;
  • 9B einen Feldeffekttransistor einer Feldeffekttransistor-Anordnung gemäß einer Ausführungsform zeigt;
  • 9C eine Feldeffekttransistor-Anordnung gemäß einer anderen Ausführungsform zeigt;
  • 10 ein Herstellungsverfahren eines Feldeffekttransistors gemäß einer Ausführungsform zeigt; und
  • 11 eine Feldeffekteinrichtung gemäß einer Ausführungsform zeigt.
  • 1A zeigt einen Querschnitt eines Feldeffekttransistors 100 gemäß einer Ausführungsform. Der Feldeffekttransistor 100 weist einen ersten Source/Drain-Bereich 103 eines ersten Leitfähigkeitstyps, einen zweiten Source/Drain-Bereich 104 von dem ersten Leitfähigkeitstyp und einen Implantationsbereich 107 benachbart zu dem ersten Source/Drain-Bereich 103 auf, wobei der Implantationsbereich 107 von einem zweiten Leitfähigkeitstyp ist, wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist.
  • Gemäß einer Ausführungsform kann der Implantationsbereich 107 durch eine Taschenimplantation (pocket implantation) (oder Halo-Implantation) gebildet sein, wie nachstehend beschrieben wird. Folglich kann der Implantationsbereich 107 auch als Taschenimplantationsbereich bezeichnet werden.
  • Gemäß einiger Ausführungsformen kann der Taschenimplantationsbereich 107 zwischen dem ersten Source/Drain-Bereich 103 und dem zweiten Source/Drain-Bereich 104 des Feldeffekttransistors 100 angeordnet sein, wie in 1A gezeigt ist. Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 eine gemeinsame Schnittstelle mit dem ersten Source/Drain-Bereich 103 aufweisen. Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 von dem zweiten Source/Drain-Bereich 104 getrennt sein.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 als n-Feldeffekttransistor konfiguriert sein. In diesem Fall kann der erste Leitfähigkeitstyp ein n-Leitfähigkeitstyp sein und der zweite Leitfähigkeitstyp kann ein p-Leitfähigkeitstyp sein, wie in 1A gezeigt ist. Gemäß einer alternativen Ausführungsform können der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp vertauscht sein.
  • Gemäß einer Ausführungsform kann der erste Source/Drainbereich 103 als Sourcebereich oder Source des Feldeffekttransistors 100 eingerichtet sein und der zweite Source/Drainbereich 104 kann als Drainbereich oder Drain des Feldeffekttransistors 100 eingerichtet sein. Der erste Source/Drainbereich 103 und der zweite Source/Drainbereich 104 können von einem Sourcekontakt bzw. einem Drainkontakt kontaktiert werden, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform können der erste Source/Drainbereich 103 und der zweite Source/Drainbereich 104 n-dotiert sein, z. B. hochgradig n-dotiert, zum Beispiel n+-dotiert (wie in 1A gezeigt ist).
  • Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 eine Dotierstoffkonzentration aufweisen, die von einer Wannen-Dotierstoffkonzentration verschieden ist. In anderen Worten, der Dotierstoffkonzentrationspegel in dem Taschenimplantationsbereich 107 kann von einem Dotierstoffkonzentrationspegel verschieden sein, der im Allgemeinen in einer dotierten Wanne (oder Wannenbereich) vorhanden ist. Zum Beispiel kann der Dotierstoffkonzentrationspegel, gemäß einer Ausführungsform, in dem Taschenimplantationsbereich 107 höher sein als ein typischer Dotierstoffkonzentrationspegel einer Wanne. Gemäß einer Ausführungsform kann der Dotierstoffkonzentrationspegel in dem Taschenimplantationsbereich 107 mit dem Dotierstoffkonzentrationspegel in den Source-/Drainbereichen 103 und 104 vergleichbar sein.
  • Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 p-dotiert sein, z. B. hochgradig p-dotiert, zum Beispiel p+-dotiert, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 ferner einen Bodybereich 101 aufweisen, der den Taschenimplantationsbereich 107 körperlich kontaktieren kann. In anderen Worten, der Bodybereich 101 und der Taschenimplantationsbereich 107 können eine gemeinsame Schnittstelle 117 aufweisen, wie in 1A gezeigt ist. Gemäß einer anderen Ausführungsform kann der Bodybereich 101 auch den ersten Source/Drainbereich 103 physikalisch kontaktieren. Das heißt, gemäß dieser Ausführungsform können der Bodybereich 101 und der erste Source/Drainbereich 103 auch eine gemeinsame Schnittstelle 113 aufweisen (wie in 1A gezeigt ist). In einer Ausführungsform kann der Bodybereich 101 als Bereich verstanden werden, der wenigstens teilweise unterhalb eines Gatebereichs und eines Sourcekontakts angeordnet ist, der nur die Hintergrunddotierung des Substrats oder der Expitaxieschicht enthält. In einer Ausführungsform ist keine zusätzliche Implantierung, wie z. B. Wannenimplantation, in einem Bodybereich 101 angewendet.
  • Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 von dem zweiten Source/Drainbereich 104 durch den Bodybereich 101 getrennt sein, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Bodybereich 101 eine intrinsische Dotierstoffkonzentration aufweisen, z. B. eine p–-Dotierstoffkonzentration, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 ferner einen Wannenbereich 102 aufweisen, der in dem Bodybereich 101 gebildet ist.
  • Gemäß einer Ausführungsform kann der Wannenbereich 102 den ersten Leitfähigkeitstyp aufweisen, d. h. einen n-Leitfähigkeitstyp gemäß der Ausführungsform, die in 1A gezeigt ist. In anderen Worten, der Wannenbereich 102 des Feldeffekttransistors 100 kann den gleichen Leitfähigkeitstyp wie der erste Source/Drainbereich 103 und der zweite Source/Drainbereich 104 aufweisen. Der Wannenbereich 102 kann n-dotiert sein und kann eine Dotierstoffkonzentration aufweisen, die höher sein kann als die Dotierstoffkonzentration des Bodybereichs 101 und niedriger als die Dotierstoffkonzentration des zweiten Source/Drainbereichs 104 gemäß einigen der Ausführungsformen.
  • Gemäß einer Ausführungsform kann der Wannenbereich 102 als Drainerweiterung des Feldeffekttransistors 100 dienen. Folglich kann der Feldeffekttransistor auch als Feldeffekttransistor mit erweitertem Drain bezeichnet werden.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 in oder auf einem Halbleitersubstrat oder Halbleiter-Wafer gebildet sein, z. B. in oder auf einem Siliziumsubstrat oder Silizium-Wafer.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 ferner einen Gatebereich (oder Gatestapel) 105 aufweisen, der eine Gateisolationsschicht (oder Gatedielektrikum) 105a und eine leitfähige Gateschicht (oder Gate) 105b, die über der Gateisolationsschicht 105a angeordnet ist, aufweist. Die Gateisolationsschicht 105a kann geeignete Gatedielektrikummaterialien, wie zum Beispiel ein Oxidmaterial oder andere bekannte Gatedielektrikummaterialien aufweisen oder daraus gebildet sein. In ähnlicher Weise kann die leitfähige Gateschicht 105b geeignete Gatematerialien, wie zum Beispiel Polysilizium, ein Metall, oder andere bekannte Gatematerialien, aufweisen oder daraus gebildet sein. Seitenwandabstandshalter 106 können über den Seitenwänden der Gatebereichs 105 gebildet sein, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 seitlich einer Seite des ersten Source/Drainbereichs 103 benachbart sein, der dem Gatebereich 105 gegenüberliegt, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Gatebereich 105 über dem Bodybereich 101 und über dem Wannenbereich 102 (falls vorhanden) zwischen dem ersten Source/Drainbereich 103 und dem zweiten Source/Drainbereich 104 gebildet sein. Zum Beispiel kann der Gatebereich 105 den Wannenbereich 102 überlappen. In anderen Worten, der Wannenbereich 102 kann sich von dem zweiten Source/Drainbereich 104 soweit wie die Gateisolationsschicht 105a des Gatebereichs 105 erstrecken.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 10 gemäß einer Ausführungsform als Metallisolations-Halbleiter-Feldeffekttransistor (MIS-Feldeffekttransistor, metal insulator semiconductor field effect transistor) eingerichtet sein, z. B. als Metalloxid-Halbleiter Feldeffekttransistor (MOS-Feldeffekttransistor, metal oxide semiconductor field effect transistor).
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 als n-MOS-Feldeffekttransistor (NMOS-Feldeffekttransistor, n-type MOS field effect transistor) eingerichtet sind, wobei die Leitfähigkeitstypen der einzelnen Bereiche (d. h. des Bodybereichs 101, des Wannenbereichs 102, der Source/Drainbereiche 103 und 104, des Taschenimplantationsbereich 107) des Transistor 100 wie in 1A gezeigt sind. Alternativ kann der Feldeffekttransistor 100 als ein p-MOS-Feldeffekttransistor (p-MOS-Feldeffekttransistor) konfiguriert sein, wobei die Leitfähigkeitstypen der einzelnen Bereiche vertauscht sein können.
  • Im Fall, dass der Feldeffekttransistor 100 als MOS-Feldeffekttransistor eingerichtet ist, kann er auch als MOS-Feldeffekttransistor mit erweitertem Drain (DEMOS-Feldeffekttransistor, drain-extended MOS field-effect transistor) bezeichnet werden.
  • Gemäß einer Ausführungsform kann der Taschenimplantationsbereich 107 teilweise unter dem Gatebereich 105 gebildet sein. Das heißt, der Taschenimplantationsbereich 107 kann eine gemeinsame Schnittstelle mit der Gateisolationsschicht 105a des Gatebereichs 105 aufweisen, wie in 1A gezeigt ist.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 ferner einen Isolationsbereich mit flachem Graben (Grabenbereich oder STI-Bereich, shallow trench isolation region) 108 aufweisen, der in dem Wannenbereich 102 gebildet ist. Der flache Grabenisolationsbereich 108 kann lateral benachbart zu dem zweiten Source/Drainbereich 104 angeordnet sein. Das heißt, der flache Grabenisolationsbereich 108 kann eine gemeinsame Schnittstelle mit dem zweiten Source/Drainbereich 104 aufweisen und kann zwischen dem zweiten Source/Drainbereich 104 und einer Schnittstelle 112 zwischen dem Wannenbereich 102 und dem Bodybereich 101 angeordnet sein.
  • Gemäß einer Ausführungsform kann der Feldeffekttransistor 100 einen Dotierungsbereich 109 aufweisen, der längsseitig benachbart zu dem ersten Source-/Drainbereich 103 und zwischen dem ersten Source-/Drainbereich 103 und dem Gatebereich 105 angeordnet ist. Zum Beispiel kann der Dotierungsbereich 109 unter einem Seitenwandabstandhalter 106 des Gatebereichs gebildet sein, der in der Nähe des ersten Source-/Drainbereichs 103 ist (z. B. direkt neben dem ersten Source-/Drainbereich 103). Wie in 1A gezeigt ist, kann der Dotierbereich 109 den ersten Leitfähigkeitstyp (z. B. n-dotiert) aufweisen. Gemäß einer Ausführungsform kann der Dotierbereich 109 aus einem LDD-Implantat gebildet sein, wie nachfolgend beschrieben wird.
  • Unter bestimmten Bedingungen (z. B. unter ESD-Bedingungen) können der n+-dotierte Source-/Drainbereich 103, der intrinsische (p–-dotierte) Bodybereich 101 und der n-dotierte Wannenbereich 102 als ein lateraler NPN-Bipolartransistor wirken, wobei der erste Source-/Drainbereich 103 den Emitter bilden kann, der Bodybereich 101 die Basis bilden kann und der Wannenbereich 102 den Kollektor der Bipolareinrichtung bilden kann, wie in 1A dargestellt ist.
  • In einer Ausführungsform kann anschaulich ein Strompfad vorgesehen sein, der bei dem ersten Source-/Drainbereich 103 beginnt, über den Taschenimplantationsbereich 107, die gemeinsame Schnittstelle 117 direkt in den Bodybereich 101 (ohne in einem anderen Wannenbereich zu sein), den Wannenbereich 102, um den flachen Grabenisolationsbereich (STI-Bereich) 108 herum hin zu dem zweiten Source-/Drainbereich 104 verläuft.
  • 1B zeigt einen Feldeffekttransistor 130 gemäß einem Vergleichsbeispiel. Der Feldeffekttransistor 130 ist von dem Feldeffekttransistor 100, der in 1A gezeigt ist, verschieden, da der Taschenimplantationsbereich 107 ein abgestuftes Dotierungsprofil aufweist. Ein Taschenimplantationsbereich 107 mit einem abgestuften Dotierungsprofil kann auch als abgestufter Taschenbereich bezeichnet werden. Gemäß einem Beispiel kann der abgestufte Taschenbereich 107 einen hochdotierten (z. B. p+-dotiert, wie in 1B gezeigt) ersten Teilbereich 107a und einen zweiten Teilbereich 107b, der benachbart zu dem ersten Teilbereich 107b und zwischen dem ersten Teilbereich 107a und dem Bodybereich 101 gebildet ist, aufweisen, wobei die Dotierstoffkonzentration des zweiten Teilbereichs 107b kleiner sein kann als die Dotierstoffkonzentration des hochdotierten ersten Teilbereichs 107a und höher als die Dotierstoffkonzentration des intrinsischen oder niedrig dotierten Bodybereichs 101. Zum Beispiel kann der zweite Teilbereich 107b p-dotiert sein, wie in 1B gezeigt ist.
  • Anschaulich bilden der p+-dotierte erste Teilbereich 107a des Taschenimplantationsbereichs 107, der p–-dotierte zweite Teilbereich 107b des Taschenimplantationsbereichs 107 und der p–-dotierte Bodybereich 101 ein abgestuftes p-Dotierungsprofil an der Sourceseite des Feldeffekttransistors 130, mit anderen Worten, an der Emitter-Basis-Übergang der parasitären Bipolareinrichtung. In anderen Worten, die parasitäre Bipolareinrichtung des Feldeffekttransistors 130 weist die Natur einer abgestuften Basis auf. Ein Effekt des abgestuften Dotierungsprofils kann eine verbesserte Stromverstärkung der parasitären Bipolareinrichtung sein.
  • 1C zeigt einen Feldeffekttransistor 150 gemäß einer Ausführungsform. Der Feldeffekttransistor 150 ist von dem in 1A gezeigten Feldeffekttransistor 100 verschieden, indem der flache Graben-Isolationsbereich 108 nur teilweise in dem Wannenbereich 102 angeordnet ist. Das heißt, ein Abschnitt des flachen Grabenisolationsbereichs 108 kann den Bodybereich 101 physikalisch kontaktieren (in anderen Worten, berühren) gemäß dieser Ausführungsform.
  • Im Folgenden wird ein Verfahren zum Herstellen eines Feldeffekttransistors beschrieben, der dem in 1A gezeigten ähnlich ist, mit Bezugnahme auf die Querschnittsansichten, die in den 2A bis 2D gezeigt sind, gemäß einer Ausführungsform.
  • Die in 2A gezeigte Struktur 200 kann durch Bilden eines flachen Grabenisolationsbereichs (STI-Bereichs) 108 in einem Substrat 201 erhalten werden. Gemäß einer Ausführungsform kann das Substrat 201 ein Halbleitersubstrat, z. B. ein Siliziumsubstrat, sein, und kann zum Beispiel eine intrinsische Dotierstoffkonzentration, z. B. eine p–-Dotierstoffkonzentration aufweisen, wie in 2A gezeigt ist. Gemäß einer Ausführungsform kann die Basis-Dotierstoffkonzentration kleiner als eine intrinsische Body-Dotierstoffkonzentration sein. Der flache Grabenisolationsbereich 108 kann unter Verwendung bekannter Verfahren, zum Beispiel Ätzen eines Grabens in das Substrat 201 und nachfolgendes Füllen des Grabens mit einem Isolationsmaterial (z. B. einem Oxidmaterial), gebildet werden.
  • Die in 2B gezeigte Struktur 220 kann durch Implantieren von Dotieratomen in einem Bereich des Substrats 201 erreicht werden, wodurch ein Wannenbereich 102 in dem Substrat 201 gebildet wird. Gemäß einer Ausführungsform können die Dotieratome n-Dotieratome sein, so dass der Wannenbereich 102 n-dotiert ist, wie in 2B gezeigt ist. In anderen Worten, eine n-Wannen-Implantation kann durchgeführt werden, wodurch eine n-Wanne 102 in dem Substrat 201 gebildet wird. Der Wannenbereich 102 kann so gebildet werden, dass der flache Grabenisolationsbereich 108 in dem Wannenbereich 102 angeordnet ist. Gemäß einer anderen Ausführungsform kann der Wannenbereich 102 so gebildet werden, dass der flache Grabenisolationsbereich 108 nur teilweise in dem Wannenbereich 102 angeordnet ist. In anderen Worten, gemäß einer Ausführungsform, kann der Wannenbereich 102 so gebildet werden, dass wenigstens ein Bereich des flachen Grabenisoalationsbereichs 108 körperlich den Bodybereich 101 kontaktiert (in anderen Worten, berührt) (siehe 1C). Ferner kann gemäß einer Ausführungsform ein p-Wannenimplantat blockiert sein, so dass der herzustellende Feldeffekttransistor frei von einer p-Wanne bleibt. Das Blockieren der p-Wannenimplantation kann zum Beispiel, erreicht werden unter Verwendung einer Blockiermaske, die schematisch durch das Bezugszeichen 221 in 2B dargestellt ist.
  • Die in 2C gezeigt Struktur 240 kann erreicht werden, indem ein Gatebereich 105 über dem Substrat 201 und über dem Wannenbereich 102, der in dem Substrat 201 gebildet ist, gebildet werden, wobei der Gatebereich 105 eine Gateisolationsschicht (Gatedielektrikum) 105a und eine leitfähige Gateschicht 105, die über der Gateisolationsschicht 105a angeordnet ist, aufweist. Der Gatebereich 105 kann durch bekannte Verfahren gebildet werden, einschließlich zum Beispiel, Gateoxidations- und Gatestrukturierungsprozessen. Gemäß einer Ausführungsform kann der Gatebereich 105 so gebildet werden, dass er teilweise den flachen Grabenisolationsbereich 108 überlappt, wie in 2C gezeigt ist. Ferner kann ein dotierter Bereich 109 in dem Substrat 201 mittels einer leichtdotierten-Drain-Implantation (LDD implantation, lightly doped drain implantation). Der dotierte Bereich 109 kann n-dotiert sein, wie in 2C gezeigt ist. Nachfolgend kann eine Taschenimplantation oder Halo-Implantation (dargestellt durch Pfeile 241 in 2C) angewendet werden zum Bilden eines Taschenimplantationsbereichs 107 (siehe 2D) in dem Substrat 201. Die Taschenimplantation kann als Schräg-Implantation eingerichtet sein, so dass sich der Taschenimplantationsbereich 107 lateral unter dem Gatebereich 105 erstreckt. Ferner kann die Taschenimplantation als eine p-Implantation eingerichtet sein, so dass der Taschenimplantationsbereich 107 p-dotiert sein wird, z. B. hochgradig p-dotiert, zum Beispiel p+-dotiert, wie in 2D gezeigt ist.
  • Die in 2D gezeigte Struktur 260 kann durch die oben beschriebene Taschenimplantation erhalten werden und ferner durch einen Abstandshalterbildungsprozess zum Bilden von Abstandshaltern 106 an den Seitenwänden des Gatebereichs 105, gefolgt von einem Source-/Drainimplantationsprozess zum Bilden von hoch-dotierten (z. B. n+-dotiert, wie in 2D gezeigt ist) erstem Source-/Drainbereich und zweitem Source-/Drainbereich 103 und 104 und einer Kontaktbildung zum Herstellen eines elektrischen Kontakts mit dem ersten Source-/Drainbereich und zweiten Source-/Drainbereich 103 und 104.
  • Folglich wird ein Feldeffekttransistor erhalten, der dem in 1A gezeigten Feldeffekttransistor 100 ähnlich ist. Der in 2D gezeigte Feldeffekttransistor weist eine einzelne Haloimplantation (Taschenimplantation) an der Sourceseite auf, d. h. den Taschenimplantationsbereich 107. Ein Bereich des Substrats 201, der frei von Dotierimplantation bleibt (d. h. frei von Wannenimplantation, LDD-Implantation, Taschenimplantation und Source-/Drainimplantation) kann als Bodybereich 101 des Feldeffekttransistors dienen. Der Bodybereich 101 kann die Dotierstoffkonzentration des Substrats 201 aufweisen, d. h. er kann eine intrinsische Dotierstoffkonzentration (z. B. p–-Dotierung) aufweisen, wie oben beschrieben. In anderen Worten, der Bodybereich 101 kann als Bereich betrachtet werden, der nicht irgendeine zusätzliche Wannenimplantation (z. B. n–-Wannenimplantation oder p–-Wannenimplantation) aufweist.
  • 3 zeigt einen Feldeffekttransistor 300 gemäß einer weiteren Ausführungsform. Der Feldeffekttransistor 300 unterscheidet sich von dem in 1A gezeigten Feldeffekttransistor 100, indem der flache Grabenisolationsbereich 108 in dem Feldeffekttransistor 300 fehlt. Gemäß einer Ausführungsform kann der Feldeffekttransistor 300 unter Verwendung eines ähnlichen Herstellungsverfahrens, das in Verbindung mit den 2A bis 2D beschrieben ist, hergestellt werden, wobei die STI-Bildung, die in 2A dargestellt ist, weggelassen werden kann.
  • 4 zeigt einen Feldeffekttransistor 400 gemäß einer weiteren Ausführungsform. Der Feldeffekttransistor 400 unterscheidet sich von dem in 1A gezeigten Feldeffekttransistor 100, indem der Feldeffekttransistor 400 ferner einen zweiten Wannenbereich 413 aufweist, wobei der erste Source-/Drainbereich 103 teilweise in dem zweiten Wannenbereich 413 gebildet ist.
  • In dem in 4 gezeigten Feldeffekttransistor 400 ist der zweite Wannenbereich 413 so gebildet, dass der Bodybereich 101 den Taschenimplantationsbereich 107 und den ersten Source-/Drainbereich 103 körperlich, anders ausgedrückt, physisch, kontaktiert, d. h. der Bodybereich 101 und der Taschenimplantationsbereich 107 weisen eine gemeinsame Schnittstelle 117 auf, und auch der erste Source-/Drainbereich 103 und der Bodybereich 101 weisen eine gemeinsame Schnittstelle 113 auf. Gemäß einer weiteren Ausführungsform, kann der zweite Wannenbereich 413 so gebildet werden, dass der Bodybereich 101 immer noch den Taschenimplantationsbereich 107 körperlich kontaktiert, aber nicht den ersten Source-/Drainbereich 103.
  • Der zweite Wannenbereich 413 kann von dem zweiten Leitfähigkeitstyp sein, d. h. von dem gleichen Leitfähigkeitstyp wie der Taschenimplantationsbereich 107. Gemäß der in 4 gezeigten Ausführungsform ist der zweite Wannenbereich 413 p-dotiert und kann zum Beispiel eine ähnliche Dotierstoffkonzentration wie der Wannenbereich 102 aufweisen. Gemäß einer Ausführungsform kann der Feldeffekttransistor 400 unter Verwendung eines ähnlichen Herstellungsverfahrens hergestellt sein, das in Verbindung mit den 2A bis 2D beschrieben ist, ohne das Blockieren der p-Wannenimplantation und daher mit dem Bilden des zweiten Wannenbereichs 413.
  • 5 zeigt einen Feldeffekttransistor 500 gemäß einer weiteren Ausführungsform. Der Feldeffekttransistor 500 unterscheidet sich von dem Feldeffekttransistor 400 aus 4, indem der flache Grabenisolationsbereich 108 in dem Feldeffekttransistor 500 fehlt. Gemäß einer Ausführungsform kann der Feldeffekttransistor 500 unter Verwendung eines ähnlichen Herstellungsverfahrens hergestellt sein, wie in Verbindung mit den 2A bis 2D beschrieben ist, wobei die STI-Bildung, die in 2A dargestellt ist, weggelassen sein kann, und eine zusätzliche Wannenimplantation zum Bilden des zweiten Wannenbereichs 413 durchgeführt werden kann.
  • 6 zeigt einen Feldeffekttransistor 600 gemäß einem Vergleichsbeispiel. Der Feldeffekttransistor 600 unterscheidet sich von dem Feldeffekttransistor 300, der in 3 gezeigt ist, indem der Wannenbereich 102 in dem Feldeffekttransistor 600 fehlt. Ferner weist der Feldeffekttransistor 600 einen leicht-dotierten Drainbereich (LDD-Bereich) 619 auf, der lateral benachbart zu dem zweiten Source-/Drainbereich 104 angeordnet ist. Der leicht-dotierte Drainbereich 619 kann aus dem ersten Leitfähigkeitstyp sein, z. B. gemäß dem in 6 gezeigten Beispiel n-dotiert sein.
  • Feldeffekttransistoreinrichtungen gemäß den hierin beschriebenen Ausführungsformen können zum Erreichen einer verbesserten ESD-Standfestigkeit und Fehlerschwelle von Feldeffekttransistorvorrichtungen mit erweitertem Drain, z. B. DEMOS-Einrichtungen, mit einer verbesserten Gateoxid-Zuverlässigkeit verwendet werden.
  • Gemäß einigen Ausführungsformen ist kein zusätzlicher Maskenschritt in dem Herstellungsprozess notwendig. Gemäß einigen Ausführungsformen werden eine einzelne Haloimplantation an der Sourceseite und Abblocken einer p-Wannenimplantation angewendet.
  • 7 zeigt ein Strom-Spannungsdiagramm 700 zum Darstellen des Rückschlagverhaltens einer NMOS-Feldeffekttransistoreinrichtung gemäß einer Ausführungsform, wobei der Drainstrom gegen die Drainspannung aufgetragen ist. In dem Diagramm 700 zeigen VT1 und IT1 die Einschaltspannung bzw. den Einschaltstrom an, VH zeigt die Bipolar-Haltespannung und VT2 und IT2 zeigen die zweite Zusammenbruch-Auslösespannung bzw. den zweiten Zusammenbruch-Auslösestrom des parasitären npn-Bipolartransistor in dem NMOS-Feldeffekttransistor an.
  • 8 zeigt ein Diagramm 800, das zum Bestimmen von IT2 für einen Feldeffekttransistor gemäß einer Ausführungsform verwendet werden kann. Gezeigt sind die höchste Temperatur und die höchste intrinsische Dichte in der Vorrichtung gegenüber dem Drainstrom. In dem dargestellten Beispiel ist IT2 ungefähr 15 mA/μm, was ungefähr zehnmal höher als in herkömmlichen DEMOS-Einrichtungen ist.
  • 9A zeigt eine Feldeffekttransistor-Anordnung 900 gemäß einer Ausführungsform. Die Feldeffekttransistor-Anordnung 900 weist einen ersten Feldeffekttransistor 910 und einen zweiten Feldeffekttransistor 920 auf.
  • Der erste Feldeffekttransistor 910 der Feldeffekttransistoranordnung 900 kann in einer ähnlichen Weise eingerichtet sein, wie hierin in Verbindung mit anderen Ausführungsformen beschrieben ist. Gemäß einer Ausführungsform kann der erste Feldeffekttransistor 910 einen Bodybereich 101 und einen Wannenbereich 102 aufweisen, der in dem Bodybereich 101 gebildet ist (nicht gezeigt in 9A, siehe z. B. 1A). Ferner kann der erste Feldeffekttransistor 910 einen ersten Source-/Drainbereich 103 von einem ersten Leitfähigkeitstyp und einen zweiten Source-/Drainbereich 104 von dem ersten Leitfähigkeitstyp sein, wobei der zweite Source-/Drainbereich 104 in dem Wannenbereich 103 gebildet sein kann. Ferner kann der erste Feldeffekttransistor 910 einen Taschenimplantationsbereich 107 (nicht gezeigt, siehe z. B. 1A) benachbart zu dem ersten Source-/Drainbereich 103 aufweisen, wobei der Taschenimplantationsbereich 107 von einem zweiten Leitfähigkeitstyp ist, der von dem ersten Leitfähigkeitstyp verschieden ist. Gemäß einer Ausführungsform kann der Bodybereich 101 den Taschenimplantationsbereich 107 körperlich kontaktieren. Der Taschenimplantationsbereich 107 kann wie hierin in Verbindung mit anderen Ausführungsformen beschrieben eingerichtet sein. Gemäß einer anderen Ausführungsform kann der Wannenbereich 102 von dem ersten Leitfähigkeitstyp sein, d. h. von dem gleichen Leitfähigkeitstyp wie der erste Source-/Drainbereich und der zweite Source-/Drainbereich 103 und 104.
  • Gemäß einer Ausführungsform kann der zweite Feldeffekttransistor 920 wie in 9B gezeigt eingerichtet sein. Zum Beispiel kann der zweite Feldeffekttransistor 920 einen Bodybereich 101, einen ersten Wannenbereich 922, der in dem Bodybereich 101 gebildet ist, einen zweiten Wannenbereich 923, der in dem Bodybereich 101 gebildet ist, einen ersten Source-/Drainbereich 103 des ersten Leitfähigkeitstyps, der in dem zweiten Wannenbereich 923 gebildet ist, und einen zweiten Source-/Drainbereich 104 des ersten Leitfähigkeitstyps, der in dem ersten Wannenbereich 922 gebildet ist, aufweisen.
  • Gemäß einer Ausführungsform kann der zweite Feldeffekttransistor 920 optional einen flachen Grabenisolationsbereich 108 (wie in 9B durch den gestrichelten Bereich dargestellt) aufweisen, der wenigstens teilweise in dem ersten Wannenbereich 922 angeordnet ist, wobei der flache Grabenisolationsbereich 108 in einer ähnlichen Weise eingerichtet sein kann, wie hierin in Verbindung mit anderen Ausführungsformen beschrieben ist.
  • Gemäß einer Ausführungsform kann der erste Wannenbereich 922 von dem ersten Leitfähigkeitstyp sein, und der zweite Wannenbereich 923 kann von dem zweiten Leitfähigkeitstyp sein.
  • Gemäß einer Ausführungsform können der erste Feldeffekttransistor 910 und der zweite Feldeffekttransistor 920 parallel zueinander gekoppelt sein. In anderen Worten, die ersten Source-/Drainbereiche 103 des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors 910 und 920 können miteinander gekoppelt sein, und die zweiten Source-/Drainbereiche 104 des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors 910 und 920 können miteinander gekoppelt sein.
  • Gemäß einer Ausführungsform können die ersten Source-/Drainbereiche 103 des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors 910 und 920 als Transistor-Sources eingerichtet sein und die zweiten Source-/Drainbereiche 104 können als Transistor-Drains eingerichtet sein.
  • Gemäß einer Ausführungsform können die ersten Source-/Drainbereiche 103 der Transistoren 910 und 920 mit einem niedrigen elektrischen Versorgungspotential (VSS oder Masse) gekoppelt sein. Gemäß einer anderen Ausführungsform können die zweiten Source-/Drainbereiche 104 der Transistoren 910 und 920 mit einem Anschluss 930 (z. B. einem Pad) gekoppelt sein.
  • Gemäß einer Ausführungsform kann der erste Feldeffekttransistor 910 als elektrostatischer Entladungs-Schutztransistor (ESD-Schutztransistor) eingerichtet sein.
  • Gemäß einer Ausführungsform kann der erste Feldeffekttransistor 910 einen Gatebereich 105 aufweisen und der zweite Feldeffekttransistor 920 kann einen Gatebereich 905 aufweisen.
  • Gemäß einer Ausführungsform kann der Gatebereich 105 des ersten Feldeffekttransistors 910 geerdet (Konfiguration mit geerdetem Gate) sein, wie in 9A gezeigt ist. Gemäß einer anderen Ausführungsform kann der Gatebereich 105 des ersten Feldeffekttransistors 910 mit einem Auslöseschaltkreis gekoppelt sein.
  • Gemäß einer Ausführungsform kann der zweite Feldeffekttransistor 920 als Eingabe/Ausgabe(E/A)-Transistor eingerichtet sein. Der zweite Feldeffekttransistor 920 (Eingabe/Ausgabe-Transistor) kann gegen Schäden von ESD-Ereignissen mittels des ersten Feldeffekttransistors 910 geschützt sein, der als ESD-Schutzelement in der Feldeffekttransistor-Anordnung 900 dienen kann.
  • Gemäß einer Ausführungsform können der erste Feldeffekttransistor und der zweite Feldeffekttransistor 910 und 920 als Metall-Isolations-Halbleiter-Feldeffekttransistor (MIS-Feldeffekttransistor) konfiguriert sein, zum Beispiel als Metalloxid-Halbleiter-Feldeffekttransistor (MOS-Feldeffekttransistor).
  • In einer Ausführungsform können der erste Feldeffekttransistor und der zweite Feldeffekttransistor 910 und 920 als NMOS-Einrichtungen eingerichtet sein. In diesem Fall kann der erste Leitfähigkeitstyp ein n-Leitfähigkeitstyp sein und der zweite Leitfähigkeitstyp kann ein p-Leitfähigkeitstyp sein. Folglich können der Wannenbereich 102 des ersten Feldeffekttransistors 910 und der erste Wannenbereich 922 des zweiten Feldeffekttransistors 920 als n-Wannen eingerichtet sein, und der zweite Wannenbereich 923 des zweiten Feldeffekttransistors 920 kann in diesem Fall als p-Wanne eingerichtet sein.
  • Gemäß einer Ausführungsform kann der erste Feldeffekttransistor 910 als NMOS-Einrichtung mit geerdetem Gate (ggNMOS-Einrichtung, grounded-gate NMOS device) eingerichtet sein. Gemäß einer anderen Ausführungsform kann der erste Feldeffekttransistor 910 in Gate-gekoppelten NMOS (gcNMOS, gate-coupled NMOS) oder im Gate-ausgelösten-Modus (gate-triggered mode) verwendet werden, wobei ein Widerstand zwischen den Gatebereich 105 des ersten Feldeffekttransistors 910 und VSS gekoppelt sein kann.
  • Der Wannenbereich 102 des ersten Feldeffekttransistors 910 und der erste Wannenbereich 922 des zweiten Feldeffekttransistors 920 können als Drain-Erweiterung des jeweiligen Feldeffekttransistors dienen. Folglich können der erste Feldeffekttransistor und der zweite Feldeffekttransistor 910 und 920 auch als Feldeffekttransistoreinrichtungen mit erweitertem Drain bezeichnet werden, z. B. als DEMOS-Einrichtungen, in dem Fall, dass die Feldeffekttransistoren 910 und 920 als MOS-Feldeffekttransistoren eingerichtet sind.
  • Eine Feldeffekttransistoranordnung gemäß einer Ausführungsform kann eine Parallelkombination von zwei DEMOS-Einrichtungen aufweisen, wobei die erste DEMOS-Einrichtung eine p-Wanne aufweist und für E/A-Vorgänge verwendet werden kann, und die andere DEMOS-Einrichtung keine p-Wanne aufweist und zum ESD-Schutz verwendet werden kann.
  • 9C zeigt eine Feldeffekttransistor-Anordnung 940 gemäß einer anderen Ausführungsform. Die Feldeffekttransistor-Anordnung 940 weist den ersten Feldeffekttransistor 910 und den zweiten Feldeffekttransistor 920 auf und ist ähnlich zu der Feldeffekttransistor-Anordnung 900, die in 9A gezeigt ist.
  • Wie in 9C gezeigt ist, kann der Feldeffekttransistor-Anordnung 940 ferner einen Elektrostatisch-Entladungsschutz-Auslöseschaltkreis 941 aufweisen. Der Auslöseschaltkreis 941 für Schutz gegen elektrostatische Entladung kann eine Kapazität 942 und einen ohmschen Widerstand 943 aufweisen, die miteinander in Reihe gekoppelt sind. Im Detail kann der Anschluss 930 (z. B. ein Pad) mit einer ersten Elektrode der Kapazität 942 gekoppelt sein und eine zweite Elektrode der Kapazität 942 kann mit einem ersten Anschluss des ohmschen Widerstands 943 gekoppelt sein, von dem ein zweiter Anschluss mit einem niedrigen elektrischen Versorgungspotential (VSS oder Masse) gekoppelt sein kann. Ferner kann ein Gatebereich des ersten Feldeffekttransistors 910 mit der zweiten Elektrode der Kapazität 942 und dem ersten Anschluss des ohmschen Widerstands 943 gekoppelt sein. Zur Illustration ist im Unterschied zu der Feldeffekttransistor-Anordnung 900, die in 9A gezeigt ist, in der Feldeffekttransistor-Anordnung 940, die in 9C gezeigt ist, der Gatebereich des ersten Feldeffekttransistors 910 nicht mit einem Source-/Drainbereich davon gekoppelt (z. B. dem zweiten Source-/Drainbereich des ersten Feldeffekttransistors 910), aber mit dem Elektrostatisch-Entladungsschutz-Auslöseschaltkreis 941.
  • 10 zeigt ein Herstellungsverfahren 1000 eines Feldeffekttransistors gemäß einer Ausführungsform.
  • In 1002 wird ein Bodybereich gebildet. Der Bodybereich kann gemäß einer oder mehrerer hierin beschriebener Ausführungsformen gebildet werden. Ferner kann ein Gatebereich über dem Bodybereich gemäß einer Ausführungsform gebildet werden.
  • In 1004 wird ein erster Source-/Drainbereich eines ersten Leitfähigkeitstyps gebildet. Der erste Source-/Drainbereich kann in Übereinstimmung mit einem oder mehreren hierin beschriebenen Ausführungsformen gebildet werden.
  • In 1006 wird ein zweiter Source-/Drainbereich des ersten Leitfähigkeitstyps gebildet. Der zweite Source-/Drainbereich kann gemäß einem oder mehreren hierin beschriebenen Ausführungsformen gebildet werden.
  • In 1008 wird ein Taschenimplantationsbereich neben dem ersten Source-/Drainbereich gebildet, wobei der Taschenimplantationsbereich von einem zweiten Leitfähigkeitstyp ist, der von dem ersten Leitfähigkeitstyp verschieden ist, wobei der Taschenimplantationsbereich so gebildet wird, dass der Bodybereich den Taschenimplantationsbereich körperlich kontaktiert. Der Taschenimplantationsbereich kann gemäß einer oder mehrerer hierin beschriebener Ausführungsformen gebildet werden.
  • 11 zeigt eine Feldeffekteinrichtung 1100 gemäß einer Ausführungsform.
  • Bezüglich der allgemeinen Struktur ist die Feldeffekteinrichtung 1100 dem in 1A gezeigten Feldeffekttransistor 100 ähnlich, mit einigen Unterschieden, die detailliert im Folgenden beschrieben werden.
  • Zunächst besteht ein Unterschied darin, dass ein zweiter hoch-dotierter Bereich 1103 nicht unter Verwendung von Dotieratomen des gleichen Leitfähigkeittyps wie der erste Source-/Drainbereich 103 des in 1A gezeigten Feldeffekttransistors dotiert ist, sondern mit Dotieratomen des entgegengesetzten Leitfähigkeitstyps (beispielsweise im Fall, dass der erste hoch-dotierte Bereich 1102 des Substrats 1101 n+-dotiert ist, kann der hoch-dotierte Bereich 1103 p+-dotiert sein; und im Fall, dass der erste hoch-dotierte Bereich 1102 im Substrat 1101 p+-dotiert ist, kann der hoch-dotierte Bereich 1103 n+-dotiert sein). Daher kann der Kontaktanschluss, der den ersten hoch-dotierten Bereich 1101 kontaktiert, als Anodenanschluss bezeichnet werden, und der Kontaktanschluss, der den zweiten hoch-dotierten Bereich 1103 kontaktiert, kann als Kathodenanschluss bezeichnet werden.
  • Nachfolgend werden bestimmte Merkmale und potentielle Wirkungen von beispielhaften Ausführungsformen beschrieben.
  • Gemäß einigen Ausführungsformen sind Feldeffekttransistoreinrichtungen vorgesehen, die zum Beispiel als Spannungsklemmen oder als robuste ESD-Schutzelemente verwendet werden können, die für Schnittstellenspannungen von z. B. ungefähr 5 V bis 12 V für einen I/O-Schaltkreis geeignet sind, der in einem System-auf-Chip (SoC) implementiert ist.
  • Gemäß einer Ausführungsform ist eine ESD-Schutzeinrichtung für Hochspannungs-Schnittstellen basierend auf einer modifizierten MOS-Einrichtung mit erweitertem Drain vorgesehen. Spezifische Merkmale dieser Einrichtung weisen auf:
    • 1) Blockieren einer p-Wannenimplantation in dem Body-/Basisbereich und unterhalb des Sourcebereichs. Das kann den Basiswiderstand des zugrundeliegenden Bipolartransistors wesentlich erhöhen und kann die Auslösespannung des ESD-Schutzelements herabsetzen, was zu einer besseren Spannungsverbindung unter ESD-Bedingungen führt.
    • 2) Hinzufügen einer p+-Tasche an der Sourceseite. Die p+-Tasche kann den Leckstrom im Aus-Zustand einer VT und p-Wannen-blockierten Einrichtung steuern und kann auch das β (Stromverstärkung) des Bipolars, der unter ESD ausgelöst ist, aufgrund einer abgestuften Basis verbessern.
  • Gemäß einer anderen Ausführungsform ist ein ESD-Schutzelement vorgesehen, das eine einzelne Haloimplantation (oder Taschenimplantation) an der Sourceseite aufweist und die p-Wanne in einem Standard-STI-DEMOS-Prozess blockiert. Die einzelne Halo-Implantation (Taschenimplantation) kann den Leckstrom im Aus-Zustand steuern und kann das β (Stromverstärkung) des Transistors verbessern. Das Abblocken der p-Wanne kann den Substratwiderstand wesentlich erhöhen und kann die Auslösespannung herabsetzen.
  • Ausführungsformen können in einer Standard-CMOS-Technologie verwirklicht sein und können die folgenden Merkmale oder Wirkungen aufweisen:
    • 1) CMOS-Prozess-Kompatibilität. Es wird für die Herstellung keine zusätzliche Maske benötigt.
    • 2) Verwenden einer einzelnen Haloimplantation kann helfen, die Stromverstärkung des parasitären Bipolartransistors zu verbessern. Ferner kann sie den Leckstrom steuern, der in Schutzeinrichtungen zu berücksichtigen ist.
    • 3) Verwenden eines intrinsischen oder niedrig-dotierten p-Substrats kann helfen, den Substratwiderstand zu erhöhen, der zu einer niedrigen Auslösespannung führen kann.
    • 4) Verwenden einer n-Wanne kann das elektrische Feld zwischen Drain und Substrat entspannen. Die Wärmeverteilung ist durch J × E gegeben (d. h. Produkt der Stromdichte J und des elektrischen Felds E). Entspannen des elektrischen Felds in der Nähe der Sperrschicht (junction) kann helfen, die Selbsterwärmung der Einrichtung zu reduzieren. Ferner kann eine tiefe Wanne helfen, den injizierten Strom tiefer in das Substrat auszubreiten, was zu einer reduzierten Stromdichte führen kann. Da die Fehlerschwelle einer Einrichtung von der Selbsterwärmung abhängt, kann eine tiefere n-Wanne, die die Selbsterwärmung in der Einrichtung entspannt, zu einer hohen Fehlerschwelle führen. Ferner kann die n-Wanne zu dem Drainwiderstand beitragen, was eine verbesserte Ausbalancierung bereitstellen kann.
    • 5) Eine flache Grabenisolation (STI) unter der Drain-Gate-Kante kann helfen, den injizierten Strom in Richtung oder tief in den n-Wannenbereich zu biegen. Dieses Ausbreiten kann helfen, die Stromdichte zu entspannen. Es kann auch das Gateoxidfeld in der Nähe der Drainkante entspannen. Ein hohes Gateoxidfeld kann TDDB (zeitabhängiger dielektrischer Durchbruch, time-dependent dielectric breakdown) verursachen, was eine Zuverlässigkeitsanliegen für ggNMOS-Schutzeinrichtungen ist.
    • 6) Sich bewegende Stromfilamente in der Einrichtung können eine Robustheit gegen ESD-Ereignisse bereitstellen.
  • Gemäß einigen Ausführungsformen sind Feldeffekttransistorvorrichtungen vorgesehen, wobei eine p-Wanne blockiert ist, so dass der parasitäre Bipolareffekt in den Einrichtungen verbessert ist.
  • Gemäß einer Ausführungsform kann ein abgestuftes Dotierprofil an der Sourceseite einer Feldeffekttransistor-Einrichtung vorgesehen sein zum Verbessern des parasitären Bipolareffekts und der ESD-Fehlerschwelle der Einrichtung.
  • Gemäß einer Ausführungsform kann eine Haloimplantation (Taschenimplantation) verwendet werden zum Bilden einer p+-Tasche in in der Nähe der Quelle einer Feldeffekttransistorvorrichtung, die den Leckstrom steuern kann.
  • Gemäß einer Ausführungsform kann die Taschenimplantation das Bipolar-Auslösen aufgrund der abgestuften Basis des NPN verbessern.
  • Gemäß einer Ausführungsform kann eine n-Wanne gebildet werden, die helfen kann, Ladungsträger in den tiefen Substratbereich auszubreiten.
  • Gemäß einer Ausführungsform kann eine flache Grabenisolation (STI) unterhalb der Gate-Drain-Überlappung gebildet sein, was helfen kann, das Gateoxid vor einem Fehler bei hohen Übergangsspannungen zu schützen.
  • Gemäß einer Ausführungsform kann ein niedrig dotiertes Substrat in Verbindung mit der Taschenimplantation die Bipolargeschwindigkeit verbessern. Eine höhere Bipolargeschwindigkeit kann sich bewegende Stromfilamente bewirken, die eventuell zu einer robusten Vorrichtung führen können.
  • Gemäß einer Ausführungsform kann eine Feldeffekttransistor-Anordnung mit einer parallelen Kombination von zwei DEMOS-Einrichtungen vorgesehen sein, wobei eine erste DEMOS-Einrichtung eine p-Wanne aufweist und für I/O-Betrieb verwendet wird, und wobei eine zweite DEMOS-Einrichtung keine p-Wanne aufweist und zum ESD-Schutz verwendet wird.
  • Gemäß einer Ausführungsform kann die Kombination einer p+-Taschenimplantation und des Abblocken der p-Wannenimplantation in allen Versionen von NMOS-Einrichtungen verwendet werden, wie zum Beispiel LDDMOS(seitlich doppelt-diffundiertes MOS, laterally double diffused MOS)- oder RESURF-Einrichtungen, DEMOS-Einrichtungen (mit oder ohne STI), LDMOS(seitlich diffundiertes MOS, laterally diffused MOS)-Einrichtungen oder DMOS(doppelt diffundiertes MOS, double diffused MOS)-Einrichtungen und Standard-Kern-NMOS-Einrichtungen.

Claims (16)

  1. Feldeffekteinrichtung, aufweisend: • einen Bodybereich (101) eines zweiten Leitfähigkeitstyps; • einen Wannenbereich (102) eines ersten Leitfähigkeitstyps, der in dem Bodybereich (101) gebildet ist; • einen ersten Source-/Drainbereich (103) des ersten Leitfähigkeitstyps; • einen zweiten Source-/Drainbereich (104) des ersten Leitfähigkeitstyps oder des zweiten Leitfähigkeitstyps, der in dem Wannenbereich (102) gebildet ist; • einen dotierten Bereich (109) des ersten Leitfähigkeitstyps, der lateral angrenzend an den ersten Source/Drain-Bereich (103) gebildet ist; und • einen Taschenimplantationsbereich (107) benachbart zu dem ersten Source-/Drainbereich (103), wobei der Taschenimplantationsbereich (107) vom zweiten Leitfähigkeitstyp ist; • wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet; • wobei der Bodybereich (101) den Taschenimplantationsbereich (107) körperlich kontaktiert; • wobei der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) niedriger ist als der Dotierstoffkonzentrationspegel des ersten Source/Drain-Bereichs (103); und • wobei der Dotierstoffkonzentrationspegel des Taschenimplantationsbereichs (107) höher als der Dotierstoffkonzentrationspegel des Bodybereichs (101), höher als der Dotierstoffkonzentrationspegel des Wannenbereichs (102) und höher als der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) ist.
  2. Feldeffekteinrichtung gemäß Anspruch 1, die als eine Metallisolator-Halbleiter-Feldeffekteinrichtung eingerichtet ist.
  3. Feldeffekteinrichtung gemäß Anspruch 1 oder 2, ferner aufweisend: einen flachen Grabenisolationsbereich (108), der wenigstens teilweise in dem Wannenbereich (102) gebildet ist.
  4. Feldeffekteinrichtung gemäß Anspruch 3, wobei der flache Grabenisolationsbereich (108) in der Nähe des zweiten Source-/Drainbereichs (104) und zwischen dem ersten Source-/Drainbereich (103) und dem zweiten Source-/Drainbereich (104) angeordnet ist.
  5. Feldeffekteinrichtung gemäß einem der Ansprüche 1 bis 4, wobei der erste Source-/Drain-Bereich (103) als Source-Bereich und der zweite Source-/Drain-Bereich (104) als Drain-Bereich ausgebildet ist und die Feldeffekteinrichtung ferner einen schwach-dotierten Drainbereich aufweist, der seitlich benachbart zu dem zweiten Source-/Drainbereich (104) angeordnet ist.
  6. Feldeffekteinrichtung gemäß einem der Ansprüche 1 bis 5, wobei die Feldeffekteinrichtung ein abgestuftes Dotierprofil an der Seite des ersten Source-/Drainbereichs (103) aufweist.
  7. Feldeffekteinrichtung gemäß einem der Ansprüche 1 bis 6, wobei die Feldeffekteinrichtung als eine Elektrostatische-Entladungs-Schutzeinrichtung eingerichtet ist.
  8. Feldeffekteinrichtung gemäß einem der Ansprüche 1 bis 7, wobei die Feldeffekteinrichtung ein Feldeffekttransistor ist.
  9. Elektronischer Schaltkreis, aufweisend: • eine erste Feldeffekteinrichtung (910) gemäß einem der Ansprüche 1 bis 8; und • eine zweite Feldeffekteinrichtung (920), die mit der ersten Feldeffekteinrichtung (910) gekoppelt ist.
  10. Elektronischer Schaltkreis gemäß Anspruch 10, wobei die zweite Feldeffekteinrichtung (920) aufweist: • einen Bodybereich (101); • einen ersten Wannenbereich (922), der in dem Bodybereich (101) gebildet ist; • einen zweiten Wannenbereich (923), der in dem Bodybereich (101) gebildet ist; • einen ersten Source-/Drainbereich (103) des ersten Leitfähigkeitstyps, der in dem zweiten Wannenbereich (923) gebildet ist; • einen zweiten Source-/Drainbereich (104) des ersten Leitfähigkeitstyps, der in dem ersten Wannenbereich (922) gebildet ist.
  11. Elektronischer Schaltkreis gemäß Anspruch 9 oder 10, wobei die erste (910) Feldeffekteinrichtung und die zweite Feldeffekteinrichtung (920) parallel zueinander gekoppelt sind.
  12. Elektronischer Schaltkreis gemäß einem der Ansprüche 10 oder 11, wobei die erste Feldeffekteinrichtung (910) als eine Elektrostatische-Entladungs-Schutzeinrichtung eingerichtet ist und die zweite Feldeffekteinrichtung (920) als eine Eingabe-/Ausgabe-Einrichtung eingerichtet ist.
  13. Elektronischer Schaltkreis gemäß einem der Ansprüche 9 bis 12, ferner aufweisend: einen Elektrostatischen-Entladungs-Schutz-Auslöseschaltkreis (941); wobei die erste Feldeffekteinrichtung (910) einen Gatebereich (105) aufweist, der mit dem Elektrostatischen-Entladungs-Schutz-Auslöseschaltkreis (941) gekoppelt ist.
  14. Elektronischer Schaltkreis gemäß Anspruch 13, wobei der Gatebereich (105) der ersten Feldeffekteinrichtung (910) mit dem zweiten Source-/Drainbereich (104) der ersten Feldeffekteinrichtung (910) gekoppelt ist.
  15. Verfahren zum Betreiben einer Feldeffekteinrichtung, wobei das Verfahren aufweist: • Verwenden einer Feldeffekteinrichtung gemäß einem der Ansprüche 1 bis 8 als eine Elektrostatische-Entladungs-Schutzeinrichtung.
  16. Verfahren zum Herstellen einer Feldeffekteinrichtung, wobei das Verfahren aufweist: • Bilden eines Bodybereichs (101) eines zweiten Leitfähigkeitstyps; • Bilden eines Wannenbereichs (102) eines ersten Leitfähigkeitstyps in dem Bodybereich (101); • Bilden eines ersten Source-/Drainbereichs (103) des ersten Leitfähigkeitstyps; • Bilden eines zweiten Source-/Drainbereichs (104) des ersten Leitfähigkeitstyps oder des zweiten Leitfähigkeitstyps in dem Wannenbereich (102); • Bilden eines dotierten Bereichs (109) des ersten Leitfähigkeitstyps lateral angrenzend an den ersten Source/Drain-Bereich (103); und • Bilden eines Taschenimplantationsbereichs (107) des zweiten Leitfähigkeitstyps benachbart zu dem ersten Source-/Drainbereich (103), wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist, wobei der Taschenimplantationsbereich (107) so gebildet wird, dass der Bodybereich (101) den Taschenimplantationsbereich (107) körperlich kontaktiert; • wobei der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) niedriger ist als der Dotierstoffkonzentrationspegel des ersten Source/Drain-Bereichs (103); und • wobei der Dotierstoffkonzentrationspegel des Taschenimplantationsbereichs (107) höher als der Dotierstoffkonzentrationspegel des Bodybereichs (101), höher als der Dotierstoffkonzentrationspegel des Wannenbereichs (102) und höher als der Dotierstoffkonzentrationspegel des dotierten Bereichs (109) ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
US9225481B2 (en) * 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
US8670376B2 (en) 2008-08-12 2014-03-11 Qualcomm Incorporated Multi-carrier grant design
US8665570B2 (en) * 2009-03-13 2014-03-04 Qualcomm Incorporated Diode having a pocket implant blocked and circuits and methods employing same
US8531805B2 (en) * 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US20100244152A1 (en) * 2009-03-27 2010-09-30 Bahl Sandeep R Configuration and fabrication of semiconductor structure having extended-drain field-effect transistor
GB2483216B (en) * 2010-04-30 2014-12-17 Cambridge Silicon Radio Ltd Gate depletion drain extended MOS transistor
JP5683163B2 (ja) * 2010-07-29 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
US8652916B2 (en) 2011-02-11 2014-02-18 International Business Machines Corporation Self aligned impact-ionization MOS (I-MOS) device and methods of manufacture
US9343538B2 (en) * 2011-05-13 2016-05-17 Richtek Technology Corporation High voltage device with additional isolation region under gate and manufacturing method thereof
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
US8853022B2 (en) 2012-01-17 2014-10-07 Globalfoundries Singapore Pte. Ltd. High voltage device
US8916935B2 (en) * 2012-09-21 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. ESD clamp in integrated circuits
US20150200295A1 (en) * 2014-01-10 2015-07-16 Cypress Semiconductor Corporation Drain Extended MOS Transistors With Split Channel
JP6341796B2 (ja) 2014-08-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105742351B (zh) * 2014-12-11 2019-09-24 旺宏电子股份有限公司 半导体结构
US9871032B2 (en) * 2015-09-09 2018-01-16 Globalfoundries Singapore Pte. Ltd. Gate-grounded metal oxide semiconductor device
US10181466B2 (en) * 2016-03-30 2019-01-15 Macronix International Co., Ltd. Electrostatic discharge protection apparatus and applications thereof
CN107293537B (zh) * 2016-03-31 2020-02-21 旺宏电子股份有限公司 静电放电保护装置、存储器元件及静电放电保护方法
CN107527811B (zh) * 2016-06-21 2020-07-10 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
US11367788B2 (en) * 2019-05-23 2022-06-21 Mediatek Inc. Semiconductor device structure
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731603A (en) * 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
DE102005022129A1 (de) * 2005-05-12 2006-11-16 Infineon Technologies Ag Feldeffedttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
US20080023767A1 (en) * 2006-07-27 2008-01-31 Voldman Steven H High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits
US7776700B2 (en) * 2007-01-04 2010-08-17 Freescale Semiconductor, Inc. LDMOS device and method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09507723A (ja) 1994-01-12 1997-08-05 アトメル・コーポレイション 最適化したｅｓｄ保護を備える入力／出力トランジスタ
US5903032A (en) 1994-05-13 1999-05-11 Texas Instruments Incorporated Power device integration for built-in ESD robustness
JPH0897411A (ja) * 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP2787908B2 (ja) * 1995-12-25 1998-08-20 日本電気株式会社 半導体装置の製造方法
US6071768A (en) 1996-05-17 2000-06-06 Texas Instruments Incorporated Method of making an efficient NPN turn-on in a high voltage DENMOS transistor for ESD protection
US5982600A (en) 1998-04-20 1999-11-09 Macronix International Co., Ltd. Low-voltage triggering electrostatic discharge protection
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US6100125A (en) 1998-09-25 2000-08-08 Fairchild Semiconductor Corp. LDD structure for ESD protection and method of fabrication
US6441431B1 (en) * 1998-12-04 2002-08-27 Texas Instruments Incorporated Lateral double diffused metal oxide semiconductor device
JP4357127B2 (ja) * 2000-03-03 2009-11-04 株式会社東芝 半導体装置
US6310380B1 (en) 2000-03-06 2001-10-30 Chartered Semiconductor Manufacturing, Inc. Electrostatic discharge protection transistor structure with a trench extending through the source or drain silicide layers
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6521946B2 (en) 2000-11-30 2003-02-18 Texas Instruments Incorporated Electrostatic discharge resistant extended drain metal oxide semiconductor transistor
US6596594B1 (en) * 2002-02-22 2003-07-22 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating field effect transistor (FET) device with asymmetric channel region and asymmetric source and drain regions
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731603A (en) * 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
DE102005022129A1 (de) * 2005-05-12 2006-11-16 Infineon Technologies Ag Feldeffedttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
US20080023767A1 (en) * 2006-07-27 2008-01-31 Voldman Steven H High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits
US7776700B2 (en) * 2007-01-04 2010-08-17 Freescale Semiconductor, Inc. LDMOS device and method

Also Published As

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