DE102021116596B4 - Seitlich diffundierte Metalloxidhalbleitervorrichtung für elektrostatische Entladungsschutzanwendungen - Google Patents

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    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs

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Abstract

Struktur für eine seitlich diffundierte Metalloxidhalbleitervorrichtung (10), wobei die Struktur (10) umfasst:ein Substrat (12);einen ersten Source/Drain-Bereich (36) und einen zweiten Source/Drain-Bereich (34) in dem Substrat;eine Gate-Elektrode (40) über dem Substrat (12), wobei die Gate-Elektrode (40) lateral zwischen dem ersten Source/Drain-Bereich (36) und dem zweiten Source/Drain-Bereich (34) angeordnet ist;eine Verbindungsstruktur über dem Substrat (12), wobei die Verbindungsstruktur einen mit dem ersten Source/Drain-Bereich (36) verbundenen Kontakt (46) umfasst; undeinen dotierten Bereich (26), der in dem Substrat (12) unterhalb des ersten Source/Drain-Bereichs (36) angeordnet ist, wobei der dotierte Bereich (26) eine Seitenkante (27) aufweist, die seitlich von dem Kontakt (46) um einen Abstand (Z) beabstandet ist, und wobei der dotierte Bereich (26) ferner eine gegenüberliegende Seitenkante (25) aufweist, die seitlich von einer Seitenkante (41) der Gate-Elektrode (40) um einen zweiten Abstand (P) beabstandet ist und wobei der dotierte Bereich (26) in lateraler Richtung vollständig zwischen der Gate-Elektrode (40) und dem Kontakt (46) angeordnet ist.

Description

  • Hintergrund
  • Die Erfindung betrifft im Allgemeinen die Herstellung einer Halbleitervorrichtung und integrierten Schaltung und insbesondere Strukturen für eine seitlich diffundierte Metalloxidhalbleitervorrichtung und Verfahren zur Herstellung einer Struktur für eine seitlich diffundierte Metalloxidhalbleitervorrichtung.
  • Eine integrierte Schaltung kann zufälligen elektrostatischen Entladungsereignissen (ESD-Ereignissen) ausgesetzt sein, die potenziell große und schädliche ESD-Ströme zu den empfindlichen Vorrichtungen der integrierten Schaltungen auf einem Chip leiten können. Ein ESD-Ereignis bezeichnet eine unvorhersehbare elektrische Entladung eines positiven oder negativen Stroms über eine kurze Dauer, während der eine große Strommenge zu den integrierten Schaltkreisen geleitet wird. Ein ESD-Ereignis kann während der Handhabung des Chips nach der Herstellung oder nach der Installation des Chips auf einer Leiterplatte oder einem anderen Träger auftreten. Der hohe Strom kann aus einer Vielzahl von Quellen stammen, wie z. B. dem menschlichen Körper, einer Maschinenkomponente oder einem Chipträger.
  • Es können Vorkehrungen getroffen werden, um die integrierten Schaltungen auf dem Chip vor ESD-Ereignissen zu schützen. Eine solche Vorsichtsmaßnahme ist der Einbau einer On-Chip-Schutzschaltung, die so ausgelegt ist, dass sie während eines ESD-Ereignisses Schäden an den empfindlichen Vorrichtungen der integrierten Schaltung abwendet. Wenn ein ESD-Ereignis auftritt, löst die Schutzschaltung eine Schutzvorrichtung aus, die in einen Zustand niedriger Impedanz eintritt, der bewirkt, dass die Schutzvorrichtung den ESD-Strom zu Masse leitet und den ESD-Strom von den empfindlichen Vorrichtungen der integrierten Schaltung wegleitet. Die Schutzvorrichtung wird von der Schutzschaltung in ihrem niederohmigen Zustand geklemmt, bis der ESD-Strom abgeleitet und die ESD-Spannung auf ein akzeptables Niveau entladen ist.
  • Eine Art von Schutzvorrichtung, die üblicherweise in solchen Schutzschaltungen eingesetzt wird, ist ein gesteuerter Silizium-Gleichrichter (SCR) bzw. Thyristor. Der SCR ist eine vierschichtige Festkörpervorrichtung mit drei Elektroden oder Anschlüssen, nämlich einer Anode, einer Kathode und einem Gate, die auf die vier Schichten verteilt sind. In seinem Ruhezustand beschränkt der SCR die Stromleitung auf Leckstrom. Ein Spannungsimpuls, der durch ein ESD-Ereignis an das Gate angelegt wird, bewirkt jedoch, dass die Gate-KathodenSpannung einen festgelegten Schwellenwert, die so genannte Triggerspannung, überschreitet und die Leitung eines Durchlassstroms zwischen Anode und Kathode initiiert. Auch nachdem die Triggerspannung vom Gate entfernt wurde, bleibt der SCR geklemmt, um den Durchlassstrom zu leiten, solange der durch das ESD-Ereignis verursachte Strom über einem technischen Haltestrom bleibt. Wenn der leitende Strom aus dem ESD-Ereignis unter den Haltestrom fällt, kehrt der SCR in seinen Ruhezustand zurück.
  • Eine seitlich diffundierte Metalloxidhalbleitervorrichtung (LDMOS-Vorrichtung) kann so ausgebildet sein, dass sie als eingebetteter Gate-geerdeter gesteuerter Silizium-Gleichrichter (eGGSCR) in einer ESD-Schutzschaltung verwendet wird. Bei diesen LDMOS-Vorrichtungen besteht ein Problem darin, dass die Triggerspannung für Schutzschaltungen, die in Hochspannungsanwendungen, wie z. B. im Automobilbereich, verwendet werden, zu niedrig sein kann.
  • Es sind verbesserte Strukturen für eine seitlich diffundierte Metalloxidhalbleitervorrichtung und Verfahren zur Herstellung einer seitlich diffundierten Metalloxidhalbleitervorrichtung erforderlich.
  • Bekannt sind dabei aus JP 2020 - 98 883 A , aus US 2010 / 0 065 909 A1 , aus US 9 153 666 B1 , sowie aus DE 10 2013 214 132 A1 jeweils eine seitlich diffundierte Halbleitervorrichtung mit einem dotierten Bereich unterhalb der Source-/Drainbereiche.
  • Zusammenfassung
  • Erfindungsgemäß ist eine Vorrichtung gemäß Anspruch 1 sowie ein Verfahren gemäß Anspruch 14.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen, die von dieser Beschreibung umfasst werden und einen Teil davon darstellen, zeigen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit der allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um in den verschiedenen Ansichten gleiche Merkmale zu bezeichnen.
    • 1 ist eine Querschnittsansicht einer Struktur gemäß Ausführungsformen der Erfindung.
    • 2-6 sind Querschnittsansichten von hier beschriebenen Vorrichtungsstrukturen.
  • Detaillierte Beschreibung
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung umfasst eine Struktur 10 für eine seitlich diffundierte Metalloxidhalbleitervorrichtung ein Halbleitersubstrat 12 und Grabenisolationsbereiche 14, 15, 16, die in dem Halbleitersubstrat 12 angeordnet sind. Das Halbleitersubstrat 12 kann aus einem einkristallinen Halbleitermaterial gebildet sein, wie z. B. einkristallinem Silizium, und kann leicht dotiert sein, so dass es eine Leitfähigkeit vom p-Typ aufweist. Die Grabenisolationsbereiche 14, 15, 16 können gebildet werden, indem flache Gräben in dem Halbleitersubstrat 12 mit Lithographie- und Ätzprozessen festgelegt werden, ein dielektrisches Material abgeschieden wird, um die flachen Gräben zu füllen, und das dielektrische Material planarisiert und/oder ausgespart wird. Das dielektrische Material, das die Grabenisolationsbereiche 14, 15, 16 umfasst, kann ein Oxid von Silizium (z. B. Siliziumdioxid) und/oder ein anderer elektrischer Isolator sein, der mittels chemischer Gasphasenabscheidung abgeschieden wird.
  • In dem Halbleitersubstrat 12 werden Wannen 18, 20 gebildet, wobei die Wanne 20 vollständig zwischen der Wanne 18 und einer oberen Oberfläche 11 des Halbleitersubstrats 12 angeordnet ist. Die Wanne 18 ist aus einem Halbleitermaterial gebildet, das so dotiert ist, dass es einen zum Halbleitermaterial der Wanne 20 entgegengesetzten Leitfähigkeitstyp aufweist. Die Wanne 18 kann durch Einbringen eines Dotierstoffs in das Halbleitersubstrat 12 gebildet werden, z. B. durch Ionenimplantation mit bestimmten Implantationsbedingungen. Die Wanne 20 kann durch Einbringen eines anderen Dotierstoffs vom entgegengesetzten Leitfähigkeitstyp, z. B. durch Ionenimplantation, in das Halbleitersubstrat 12 gebildet werden. Es kann eine strukturierte Implantationsmaske gebildet werden, um einen ausgewählten Bereich auf der oberen Oberfläche 11 festzulegen, der für jede einzelne Implantation freigelegt wird. Die Implantationsmasken decken unterschiedliche Bereiche auf der oberen Oberfläche 11 ab, um zumindest teilweise die Lage und die horizontalen Abmessungen der Wannen 18, 20 zu bestimmen. Jede Implantationsmaske kann eine Schicht aus einem Material, wie z. B. einem organischen Fotolack, umfassen, die so aufgetragen und strukturiert ist, dass Bereiche auf der oberen Oberfläche 11 abgedeckt und maskiert werden. Jede Implantationsmaske weist eine ausreichende Dicke und Sperrwirkung auf, um die maskierten Bereiche gegen die Aufnahme einer Dosis an implantierten Ionen zu sperren.
  • Die Implantationsbedingungen (z. B. lonenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Eigenschaften (z. B. elektrischer Widerstand und Tiefenprofil) der Wanne 18 einzustellen. Es kann ein separater Satz von Implantationsbedingungen (z. B. lonenspezies, Dosis, kinetische Energie) ausgewählt werden, um die elektrischen und physikalischen Eigenschaften (z. B. den spezifischen elektrischen Widerstand und das Tiefenprofil) der Wanne 20 einzustellen. Die Wanne 20 kann an allen Seiten unterhalb der oberen Oberfläche 11 von der Wanne 18 umgeben sein, die die Wanne 20 vom Halbleitersubstrat 12 elektrisch isoliert. Die Wannen 18, 20 können entlang einer Grenzfläche aneinander angrenzen, an der sich der Leitfähigkeitstyp des Halbleitermaterials ändert, um einen p-n-Übergang zu bilden. In einer Ausführungsform, in der das Halbleitersubstrat 12 eine Leitfähigkeit vom p-Typ aufweist, kann die Wanne 18 ein Halbleitermaterial umfassen, das mit einem Dotierstoff vom n-Typ (z.B. Phosphor und/oder Arsen) dotiert ist, um eine Leitfähigkeit vom n-Typ bereitzustellen, und die Wanne 20 kann ein Halbleitermaterial umfassen, das mit einem Dotierstoff vom p-Typ (z.B. Bor) dotiert ist, um eine Leitfähigkeit vom p-Typ bereitzustellen.
  • Innerhalb der Grenzen der Wanne 20 sind eine Wanne 22, eine Wanne 24 und ein dotierter Bereich 26 in einer verschachtelten Weise gebildet. Die Wannen 22, 24 sind aus jeweiligen Halbleitermaterialien gebildet, die so dotiert sind, dass sie einen zu dem Halbleitermaterial der Wanne 20 entgegengesetzten Leitfähigkeitstyp aufweisen. Der dotierte Bereich 26 ist aus einem Halbleitermaterial gebildet, das so dotiert ist, dass es einen zu den Halbleitermaterialien der Wannen 22, 24 entgegengesetzten Leitfähigkeitstyp aufweist. In einer Ausführungsform, in der das Halbleitersubstrat 12 eine Leitfähigkeit vom p-Typ aufweist, können die Wannen 22, 24 ein Halbleitermaterial umfassen, das mit einem Dotierstoff vom n-Typ (z. B. Phosphor und/oder Arsen) dotiert ist, um eine Leitfähigkeit vom n-Typ bereitzustellen, und der dotierte Bereich 26 kann ein Halbleitermaterial umfassen, das mit einem Dotierstoff vom p-Typ (z. B. Bor) dotiert ist, um eine Leitfähigkeit vom p-Typ bereitzustellen. Die Wanne 22 kann eine Dotierstoffkonzentration umfassen, die geringer ist als die Dotierstoffkonzentration der Wanne 24, um einen Hochspannungs-Driftbereich in der Struktur 10 bereitzustellen.
  • Die Wanne 22 kann durch Einbringen eines Dotierstoffs mittels lonenimplantation in das Halbleitersubstrat 12 unter vorgegebenen Implantationsbedingungen gebildet werden. Die Wanne 24 kann durch Einbringen eines Dotierstoffs vom gleichen Leitfähigkeitstyp wie der Dotierstoff der Wanne 22 mittels lonenimplantation in das Halbleitersubstrat 12 unter gegebenen Implantationsbedingungen gebildet werden. Der dotierte Bereich 26 kann durch Einbringen eines anderen Dotierstoffs von einem zu den Wannen 22, 24 entgegengesetzten Leitfähigkeitstyp mittels lonenimplantation in das Halbleitersubstrat 12 unter gegebenen Implantationsbedingungen gebildet werden. Zum Festlegen eines ausgewählten Bereichs, der für jede einzelne Implantation freigelegt wird, auf der oberen Oberfläche 11 kann eine strukturierte Implantationsmaske gebildet werden. Die Implantationsmasken decken unterschiedliche Bereiche auf der oberen Oberfläche 11 ab, um zumindest teilweise die Lage und die horizontalen Abmessungen der Wannen 22, 24 und des dotierten Bereichs 26 zu bestimmen. Jede Implantationsmaske kann eine Schicht aus einem Material, wie z. B. einem organischen Fotolack, umfassen, die so aufgetragen und strukturiert wird, dass Bereiche auf der oberen Oberfläche 11 abgedeckt und maskiert werden. Jede Implantationsmaske weist eine ausreichende Dicke und Sperrwirkung auf, um die maskierten Bereiche gegen Aufnahme einer Dosis an implantierten Ionen zu sperren.
  • Die Implantationsbedingungen (z. B. lonenspezies, Dosis, kinetische Energie) können so ausgewählt sein, dass die elektrischen und physikalischen Eigenschaften (z. B. elektrischer Widerstand und Tiefenprofil) der Wanne 22 eingestellt werden. Es kann ein separater Satz an Implantationsbedingungen (z. B. lonenspezies, Dosis, kinetische Energie) ausgewählt werden, um die elektrischen und physikalischen Eigenschaften (z. B. den elektrischen Widerstand und das Tiefenprofil) der Wanne 24 einzustellen. Es kann ein separater Satz an Implantationsbedingungen (z. B. lonenspezies, Dosis, kinetische Energie) ausgewählt werden, um die elektrischen und physikalischen Eigenschaften (z. B. den elektrischen Widerstand und das Tiefenprofil) des dotierten Bereichs 26 einzustellen.
  • Die Wanne 24 kann an allen Seiten unterhalb der oberen Oberfläche 11 von der Wanne 22 umgeben sein. Die Wanne 22 kann allseitig unterhalb der oberen Oberfläche 11 von der Vertiefung 20 umgeben sein. Die Wannen 20, 22 können entlang einer Grenzfläche aneinandergrenzen, an der sich der Leitfähigkeitstyp des Halbleitermaterials ändert, um einen p-n-Übergang festzulegen. Der p-n-Übergang umfasst ein Segment 28 entlang einer Grenzfläche zwischen der Wanne 22 und einem Abschnitt der Wanne 20. Der p-n-Übergang umfasst ein weiteres Segment 29 entlang einer Grenzfläche zwischen der Wanne 22 und einem anderen Abschnitt der Wanne 20. Das Segment 28 kann in einer Richtung orientiert sein und das Segment 29 kann in einer anderen Richtung orientiert sein, die quer zur Richtung des Segments 28 verläuft. In einer Ausführungsform kann das Segment 28 in einer vertikalen Richtung orientiert sein und das Segment 29 kann in einer horizontalen Richtung orientiert sein.
  • Die Wanne 24 und der dotierte Bereich 26 können sich überlappen und/oder entlang einer Grenzfläche aneinandergrenzen, an der sich der Leitfähigkeitstyp des Halbleitermaterials ändert, um einen p-n-Übergang bereitzustellen. In einer Ausführungsform, in der die Wanne 20 eine Leitfähigkeit vom p-Typ aufweist, können die Halbleitermaterialien der Wanne 22 und der Wanne 24 mit einem Dotierstoff vom n-Typ (z. B. Phosphor und/oder Arsen) dotiert sein, um eine Leitfähigkeit vom n-Typ bereitzustellen, und das Halbleitermaterial des dotierten Bereichs 26 kann mit einem Dotierstoff vom p-Typ (z. B. Bor) dotiert sein, um eine Leitfähigkeit vom p-Typ bereitzustellen.
  • In dem Halbleitersubstrat 12 sind ein dotierter Bereich 30 und dotierte Bereiche 32, 34, 36 ausgebildet und relativ zu den Grabenisolationsbereichen 14, 15, 16 lateral angeordnet. Die dotierten Bereiche 32, 34, 36 können eine Leitfähigkeit mit einer Polarität aufweisen, die zu dem Leitfähigkeitstyp des dotierten Bereichs 30 entgegengesetzt ist. In einer Ausführungsform, in der die Wanne 20 eine Leitfähigkeit vom p-Typ aufweist, können die Halbleitermaterialien der dotierten Bereiche 32, 34, 36 mit einem Dotierstoff vom n-Typ (z. B. Phosphor und/oder Arsen) dotiert sein, um eine Leitfähigkeit vom n-Typ bereitzustellen, und das Halbleitermaterial des dotierten Bereichs 30 kann mit einem Dotierstoff vom p-Typ (z. B. Bor) dotiert sein, um eine Leitfähigkeit vom p-Typ bereitzustellen. Der dotierte Bereich 30 kann durch die Implantation von Ionen (z. B. Ionen des Dotierstoff vom p-Typs) mit einer Implantationsmaske gebildet werden, die auf der oberen Oberfläche 11 ausgebildet ist und die vorgesehene Stelle für den dotierten Bereich 30 im Halbleitersubstrat 12 festlegt. Die dotierten Bereiche 32, 34, 36 können durch Implantieren von Ionen (z.B. Ionen des Dotierstoff vom n-Typs) mit einer anderen Implantationsmaske gebildet werden, die auf der oberen Oberfläche 11 gebildet ist und die beabsichtigten Orte für die dotierten Bereiche 32, 34, 36 im Halbleitersubstrat 12 festlegt.
  • Der dotierte Bereich 30, der mit der Wanne 20 gekoppelt ist, ist so dotiert, dass er denselben Leitfähigkeitstyp wie die Wanne 20 aufweist, jedoch mit einer höheren Dotierstoffkonzentration als die Wanne 20. Der dotierte Bereich 32, der mit der Wanne 18 gekoppelt ist, ist so dotiert, dass er denselben Leitfähigkeitstyp wie die Wanne 18 aufweist, jedoch mit einer höheren Dotierstoffkonzentration als die Wanne 18. Der dotierte Bereich 34, der auch mit der Wanne 20 gekoppelt ist, ist so dotiert, dass er einen Leitfähigkeitstyp mit einer Polarität aufweist, die zu dem Leitfähigkeitstyp der Wanne 20 entgegengesetzt ist. Der dotierte Bereich 34, der mit der Wanne 24 und dem dotierten Bereich 26 gekoppelt ist, ist so dotiert, dass er einen Leitfähigkeitstyp mit einer Polarität aufweist, die zu dem Leitfähigkeitstyp des dotierten Bereichs 26 entgegengesetzt ist und die gleiche Polarität wie der Leitfähigkeitstyp der Wanne 24 aufweist.
  • Der dotierte Bereich 34 und der dotierte Bereich 36 stellen Source/Drain-Bereiche der Struktur 10 für die seitlich diffundierte Metalloxidhalbleitervorrichtung bereit. Wie hierin verwendet, bezeichnet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich aus Halbleitermaterial, der entweder als Source oder als Drain eines Feldeffekttransistors fungieren kann. In einer Ausführungsform kann der dotierte Bereich 34 ein Source der Struktur 10 bereitstellen und der dotierte Bereich 36 kann ein Drain der Struktur 10 bereitstellen. Das Source 34 stellt auch eine Kathode des siliziumgesteuerten Gleichrichters bereit und der dotierte Bereich 36 stellt eine Anode des Thyristors bereit.
  • Der dotierte Bereich 26 ist vollständig von Halbleitermaterial des entgegengesetzten Leitfähigkeitstyps umgeben. Insbesondere ist der dotierte Bereich 26 an mehreren Seiten von der Wanne 24 umgeben und der dotierte Bereich 36 ist zwischen dem dotierten Bereich 26 und der oberen Oberfläche 11 angeordnet. Ein Teil des dotierten Bereichs 36 weist eine Grenzfläche mit der Wanne 24 des gleichen Leitfähigkeitstyps auf und ein anderer Abschnitt des dotierten Bereichs 36 legt einen Übergang entlang einer Grenzfläche zu dem dotierten Bereich 26 fest.
  • Eine Gate-Elektrode 40 und ein Gate-Dielektrikum 42 sind über der oberen Oberfläche 11 des Halbleitersubstrats 12 ausgebildet, wobei das Gate-Dielektrikum 42 zwischen der Gate-Elektrode 40 und der oberen Oberfläche 11 angeordnet ist. Die Gate-Elektrode 40 und das Gate-Dielektrikum 42 überlappen teilweise mit dem Graben-Isolationsbereich 16, um eine Feldplattenerweiterung zu schaffen. Die Gate-Elektrode 40 und das Gate-Dielektrikum 42 überlappen auch mit einem Abschnitt der Wanne 20 und einem Abschnitt der Wanne 22. Die Gate-Elektrode 40 kann aus dotiertem Polysilizium gebildet sein und das Gate-Dielektrikum 42 kann aus Siliziumdioxid gebildet sein.
  • Die Wanne 20 umfasst einen Abschnitt, der sich unterhalb der Wannen 22, 24 erstreckt. Aufgrund der Ausdehnung der Wanne 20 unterhalb der Wannen 22, 24 stellen dieser Abschnitt der Wanne 20, die Wannen 22, 24 und der dotierte Bereich 26 während des Betriebs als ESD-Schutzvorrichtung einen parasitären schwebenden vertikalen PNP bereit. Der Graben-Isolationsbereich 16 ist in einem Drain-Break auf der Seite des Drains der Vorrichtung zwischen dem dotierten Bereich 36 und der Gate-Elektrode 40 angeordnet.
  • Es ist eine dielektrische Schicht 44 ausgebildet, die einen Abschnitt der Gate-Elektrode 40, einen Abschnitt des Grabenisolationsbereichs 16 und einen Abschnitt des dotierten Bereichs 36 konform bedeckt. Der dotierte Bereich 26 kann seitlich unterhalb der dielektrischen Schicht 44 angeordnet sein. Die dielektrische Schicht 44 kann aus Siliziumnitrid gebildet sein, das konform abgeschieden und dann mit Lithographie- und Ätzprozessen strukturiert wird. Die Überlappung der dielektrischen Schicht 44 mit der Gate-Elektrode 40, dem Grabenisolationsbereich 16 und dem dotierten Bereich 36 kann dazu dienen, den Umgang mit Strom während eines elektrostatischen Entladungsvorgangs zu verbessern.
  • Es folgt die Middle-of-Line (MOL) -Bearbeitung und die Back-End-of-Line (BEOL) - Bearbeitung mit einem Bilden von einer mit der Struktur 10 gekoppelten Verbindungsstruktur. Insbesondere wird ein Kontakt 46 gebildet, der mit dem dotierten Bereich 34 gekoppelt ist. Es können andere Kontakte (nicht dargestellt) gebildet werden, die verwendet werden, um die Gate-Elektrode 30, den dotierten Bereich 40 und den dotierten Bereich 36 mit einem mit Masse gekoppelten Verbindungsdraht zu verbinden.
  • In Verwendung kann die Struktur 10 für die seitlich diffundierte Metalloxidhalbleitervorrichtung als eingebetteter Gate-geerdeter gesteuerter Silizium-Gleichrichter (eGGSCR) in einer elektrostatischen Entladungs (ESD) -schaltung eingesetzt werden. Es wird ein parasitärer, schwebender PNP-Bipolartransistor, der durch den dotierten Bereich 26, die Wannen 22, 24 und die Wanne 20 festgelegt ist, genutzt, um die eGGSCR-Wirkung bereitzustellen. Der dotierte Bereich 26, die Wannen 22, 24 und der Abschnitt der Wanne 20, der seitlich an die Wanne 22 angrenzt, bilden einen parasitären schwebenden lateralen PNP-Bipolartransistor. Der dotierte Bereich 26, die Wannen 22, 24 und der Abschnitt der Wanne 20 unterhalb der Wanne 22 stellen einen parasitären schwebenden vertikalen PNP-Bipolartransistor bereit, der zu dem parasitären schwebenden lateralen PNP-Bipolartransistor additiv ist.
  • Der dotierte Bereich 26 weist eine Seitenkante 27 auf, die vom nächstgelegenen Abschnitt des Kontakts 46, wie z.B. einer Seitenkante 47 des Kontakts 46, um einen Abstand oder eine Distanz Z seitlich beabstandet ist. Der Abstand Z kann variiert werden, um das ESD-Design-Fenster für einen zuverlässigen Betrieb ohne Ausfall einzustellen und um den Ausfallstrom der Struktur 10 einzustellen. In einer Ausführungsform kann sich die dielektrische Schicht 44 über den dotierten Bereich 36 erstrecken, um an einer Stelle zu enden, die näher am Kontakt 46 liegt als der dotierte Bereich 26. Der Abstand Z ist ein endlicher Abstand in einem Bereich zwischen 0 und höchstens 1,5 Mikrometer, der die Größe des Spalts zwischen der Seitenkante 27 des dotierten Bereichs 26 und dem nächstgelegenen Abschnitt des Kontakts 46 (z. B. der Seitenkante 47 des Kontakts 46) festlegt.
  • Der dotierte Bereich 26 weist auch eine gegenüberliegende Seitenkante 25 auf, die von einer Seitenkante 41 der Gate-Elektrode 40 durch einen Spalt mit einer Größe, die durch einen Abstand P gegeben ist, seitlich beabstandet ist. Der Abstand P kann variiert werden, um die Triggerspannung (d.h. die maximale Spannung, bevor das Bauelement einschaltet (d.h. triggert) und auf die Haltespannung zurückschnappt) der Struktur 10 einzustellen. Beispielsweise kann die Triggerspannung durch Variieren des Abstands P erhöht werden, um die Struktur 10 für den Schutz vor elektrostatischer Entladung in Hochspannungsanwendungen, z. B. in der Automobilindustrie, geeignet einzustellen. Die Haltespannung der Struktur 10 kann durch Einstellen des Werts der Gate-Länge L eingestellt werden. Die Struktur 10 kann so eingestellt werden, dass sie eine erhöhte Haltespannung (z. B. bis zu 20 Volt) bietet, wenn sie in einer Stromklemmanwendung verwendet wird. Die Struktur 10 kann so eingestellt werden, dass sie eine erhöhte Triggerspannung (z. B. mehr als 40 Volt) bereitstellt, wenn sie in einer Eingangs-/Ausgangs-Klemmanwendung verwendet wird. Diese Verbesserungen bei der Trigger- und Haltespannung können bereitgestellt werden, ohne den Platzbedarf der Struktur 10 wesentlich zu erhöhen.
  • Mit Bezug auf 2, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen kann die Struktur 10 so modifiziert sein, dass die Seitenkante 25 des dotierten Bereichs 26 zu einer Seitenkante 41 der Gate-Elektrode 40 selbstausgerichtet ist. Im Ergebnis ist der Wert des Abstands P gleich Null (0) gesetzt. Der dotierte Bereich 26 kann nach Bildung der Gate-Elektrode 40 gebildet werden, um die Selbstausrichtung bereitzustellen.
  • Mit Bezug auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und gemäß Ausführungsformen der Erfindung kann die Wanne 24 eliminiert werden, so dass der dotierte Bereich 26 teilweise unterhalb des dotierten Bereichs 36 von der Wanne 22 umgeben ist, die eine niedrigere Dotierstoffkonzentration als die eliminierte Wanne 24 aufweist.
  • Mit Bezug auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und gemäß Ausführungsformen der Erfindung kann die Struktur 10 modifiziert werden, um den Grabenisolationsbereich 16 zu eliminieren. Ein Abschnitt der Wanne 22 befindet sich in dem Raum zwischen der Gate-Elektrode 40 und dem dotierten Bereich 36. Die Struktur 10 von 3, die den Grabenisolationsbereich 16 umfasst, kann eine höhere Triggerspannung aufweisen als die Struktur 10 von 4.
  • Mit Bezug auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und gemäß Ausführungsformen der Erfindung kann die Wanne 20 in Richtung der Gate-Elektrode 40 zurückgezogen werden, so dass sich die Wanne 20 nur unterhalb eines Abschnitts der Wanne 22 erstreckt. In einer Ausführungsform kann die Wanne 20 eine Seitenkante 21 unterhalb der Wanne 22 aufweisen, die zu der Seitenkante 41 der Gate-Elektrode 40 ausgerichtet ist. Das Segment 28 des p-n-Übergangs zwischen den Wannen 20, 22 kann unverändert sein und das Segment 29 zwischen den Wannen 20, 22 ist verkürzt. Ein Abschnitt der Wanne 22 grenzt an die Wanne 20 neben dem Segment 29 an. Die Struktur 10 von 3 kann eine höhere Auslösespannung aufweisen als die Struktur 10 von 5 mit der zurückgezogenen Wanne 20.
  • Mit Bezug auf 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, und gemäß Ausführungsformen der Erfindung kann die Struktur 10 modifiziert werden, um den Grabenisolationsbereich 16 zu eliminieren. Ein Abschnitt der Wanne 22 befindet sich in dem Raum zwischen der Gate-Elektrode 40 und dem dotierten Bereich 36.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z. B. als einzelner Wafer mit mehreren ungehausten Chips), als nackter Chip oder in gehauster Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchip-Gehäuse (z. B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (z. B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten entweder als Teil eines Zwischenprodukts oder eines Endprodukts integriert werden.
  • Eine Bezugnahme auf Begriffe wie „vertikal“, „horizontal“ usw. werden hier nur beispielhaft und nicht einschränkend verwendet, um einen Bezugsrahmen zu schaffen. Der hier verwendete Begriff „horizontal“ ist definiert als eine Ebene parallel zu einer herkömmlichen Ebene eines Halbleitersubstrats, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Orientierung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur Horizontalen, wie gerade definiert. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Eine Bezugnahme auf Begriffe, die durch eine ungenaue Sprache modifiziert sind, wie z. B. „ungefähr“, „etwa“ und „im Wesentlichen“, sind nicht auf den genauen angegebenen Wert zu beschränken. Die ungenaue Sprache kann der Genauigkeit eines Instruments entsprechen, das zur Messung des Wertes verwendet wird, und kann, sofern nicht anders von der Genauigkeit des Instruments abhängig, +/- 10% des/der angegebenen Wertes/Werte angeben.
  • Ein Merkmal, das mit einem anderen Merkmal „verbunden“ oder „gekoppelt“ ist, kann mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder es können stattdessen ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Ein Merkmal, das sich „auf“ einem anderen Merkmal befindet oder mit einem anderen Merkmal „in Kontakt“ ist, kann sich direkt auf dem anderen Merkmal befinden oder mit dem anderen Merkmal in direktem Kontakt sein oder es können stattdessen ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann sich „direkt auf“ einem anderen Merkmal befinden oder mit dem anderen Merkmal in „direktem Kontakt“ sein, wenn keine dazwischenliegenden Merkmale vorhanden sind. Ein Merkmal kann sich „indirekt auf“ einem anderen Merkmal befinden oder mit einem anderen Merkmal in „indirektem Kontakt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist.

Claims (20)

  1. Struktur für eine seitlich diffundierte Metalloxidhalbleitervorrichtung (10), wobei die Struktur (10) umfasst: ein Substrat (12); einen ersten Source/Drain-Bereich (36) und einen zweiten Source/Drain-Bereich (34) in dem Substrat; eine Gate-Elektrode (40) über dem Substrat (12), wobei die Gate-Elektrode (40) lateral zwischen dem ersten Source/Drain-Bereich (36) und dem zweiten Source/Drain-Bereich (34) angeordnet ist; eine Verbindungsstruktur über dem Substrat (12), wobei die Verbindungsstruktur einen mit dem ersten Source/Drain-Bereich (36) verbundenen Kontakt (46) umfasst; und einen dotierten Bereich (26), der in dem Substrat (12) unterhalb des ersten Source/Drain-Bereichs (36) angeordnet ist, wobei der dotierte Bereich (26) eine Seitenkante (27) aufweist, die seitlich von dem Kontakt (46) um einen Abstand (Z) beabstandet ist, und wobei der dotierte Bereich (26) ferner eine gegenüberliegende Seitenkante (25) aufweist, die seitlich von einer Seitenkante (41) der Gate-Elektrode (40) um einen zweiten Abstand (P) beabstandet ist und wobei der dotierte Bereich (26) in lateraler Richtung vollständig zwischen der Gate-Elektrode (40) und dem Kontakt (46) angeordnet ist.
  2. Struktur nach Anspruch 1, wobei der erste Source/Drain-Bereich (36) und der zweite Source/Drain-Bereich (34) einen ersten Leitfähigkeitstyp aufweisen und der dotierte Bereich einen zweiten Leitfähigkeitstyp mit zum ersten Leitfähigkeitstyp entgegengesetzter Polarität aufweist.
  3. Struktur nach Anspruch 1, wobei der erste Source/Drain-Bereich (36) und der zweite Source/Drain-Bereich (34) eine Leitfähigkeit vom n-Typ aufweisen und der dotierte Bereich (26) eine Leitfähigkeit vom p-Typ aufweist.
  4. Struktur nach Anspruch 1, ferner umfassend: eine erste Wanne (20) in dem Substrat (12); und eine zweite Wanne (22, 24) in dem Substrat (12), wobei die zweite Wanne (22, 24) zwischen dem ersten Source/Drain-Bereich (36) und der ersten Wanne (20) angeordnet ist, wobei der dotierte Bereich (26) in der zweiten Wanne (22, 24) angeordnet ist.
  5. Struktur nach Anspruch 4, wobei die erste Wanne (20) und der dotierte Bereich (26) einen ersten Leitfähigkeitstyp aufweisen und die zweite Wanne (22, 24) einen zweiten Leitfähigkeitstyp mit zum ersten Leitfähigkeitstyp entgegengesetzter Polarität aufweist.
  6. Struktur nach Anspruch 4, wobei die erste Wanne (20) einen ersten Abschnitt seitlich neben der zweiten Wanne (22, 24) und einen zweiten Abschnitt unterhalb der zweiten Wanne (20) aufweist, die erste Wanne (20) und die zweite Wanne (22, 24) einen Übergang festlegen, der Übergang ein erstes Segment zwischen dem ersten Abschnitt der ersten Wanne (20) und der zweiten Wanne (22, 24) aufweist, und der Übergang ein zweites Segment zwischen dem zweiten Abschnitt der ersten Wanne (20) und der zweiten Wanne (22, 24) aufweist.
  7. Struktur nach Anspruch 6, wobei sich der zweite Abschnitt der ersten Wanne (20) vollständig unterhalb der zweiten Wanne (22, 24) erstreckt.
  8. Struktur nach Anspruch 6, wobei sich der zweite Abschnitt der ersten Wanne (20) teilweise unter der zweiten Wanne (22, 24) erstreckt.
  9. Struktur nach Anspruch 1, ferner umfassend: eine Wanne (22, 24) in dem Substrat, wobei der dotierte Bereich (26) in der Wanne (22, 24) angeordnet ist, der erste Source/Drain-Bereich (36) über dem dotierten Bereich (26) in der Wanne (22, 24) angeordnet ist, und der erste Source/Drain-Bereich (36) und die Wanne (22, 24) den dotierten Bereich (26) vollständig umgeben.
  10. Struktur nach Anspruch 9, wobei der erste Source/Drain-Bereich (36) und die Wanne (22, 24) einen ersten Leitfähigkeitstyp aufweisen und der dotierte Bereich (26) einen zweiten Leitfähigkeitstyp mit zum ersten Leitfähigkeitstyp entgegengesetzter Polarität aufweist.
  11. Die Struktur nach Anspruch 1, ferner umfassend: einen Grabenisolationsbereich (16) in dem Substrat (12), wobei der Grabenisolationsbereich (16) in dem Substrat (12) angrenzend an den ersten Source/Drain-Bereich (36) angeordnet ist, wobei die Gate-Elektrode (40) einen ersten Abschnitt umfasst, der über dem Graben-Isolationsbereich (16) angeordnet ist.
  12. Struktur nach Anspruch 11, ferner umfassend: eine erste Wanne (20) in dem Substrat (12); und eine zweite Wanne (22, 24) in dem Substrat (12), wobei die zweite Wanne (22, 24) zwischen dem ersten Source/Drain-Bereich (36) und der ersten Wanne (20) angeordnet ist wobei der dotierte Bereich (26) und der Grabenisolationsbereich (16) in der zweiten Wanne (22, 24) angeordnet sind und die Gate-Elektrode (40) einen zweiten Abschnitt, der über der ersten Wanne (20) angeordnet ist, und einen dritten Abschnitt, der über der zweiten Wanne (22, 24) angeordnet ist, aufweist.
  13. Struktur nach Anspruch 11, ferner umfassend: eine konforme dielektrische Schicht (44), die über dem Substrat angeordnet ist, wobei die konforme dielektrische Schicht (44) so angeordnet ist, dass sie teilweise mit der Gate-Elektrode (40) überlappt und teilweise mit dem Graben-Isolationsbereich (16) überlappt.
  14. Verfahren zum Bilden einer Struktur (10) für eine seitlich diffundierte Metalloxidhalbleitervorrichtung, wobei das Verfahren umfasst: ein Bilden eines ersten Source/Drain-Bereichs (36) und eines zweiten Source/Drain-Bereichs (34) in einem Substrat (12); ein Bilden einer Gate-Elektrode (40) über dem Substrat (12), die seitlich zwischen dem ersten Source/Drain-Bereich (36) und dem zweiten Source/Drain-Bereich (34) angeordnet ist; ein Bilden einer Verbindungsstruktur über dem Substrat (12); und ein Bilden eines dotierten Bereichs (26), der in dem Substrat (12) unterhalb des ersten Source/Drain-Bereichs (36) angeordnet ist, wobei die Verbindungsstruktur einen Kontakt (46) umfasst, der mit dem ersten Source/Drain-Bereich (36) verbunden ist, und der dotierte Bereich (26) eine Seitenkante (27) aufweist, die seitlich von dem Kontakt (46) um einen Abstand (Z) beabstandet ist, und wobei der dotierte Bereich (26) ferner eine gegenüberliegende Seitenkante (25) aufweist, die seitlich von einer Seitenkante (41) der Gate-Elektrode (40) um einen zweiten Abstand (P) beabstandet ist und wobei der dotierte Bereich (26) in lateraler Richtung vollständig zwischen der Gate-Elektrode (40) und dem Kontakt (46) angeordnet ist.
  15. Verfahren nach Anspruch 14, wobei der erste Source/Drain-Bereich (36) und der zweite Source/Drain-Bereich (34) einen ersten Leitfähigkeitstyp aufweisen und der dotierte Bereich (26) einen zweiten Leitfähigkeitstyp mit zum ersten Leitfähigkeitstyp entgegengesetzter Polarität aufweist.
  16. Verfahren nach Anspruch 14, ferner umfassend: ein Bilden einer ersten Wanne (20) in dem Substrat (12); und ein Bilden einer zweiten Wanne (22, 24) in dem Substrat (12), wobei die zweite Wanne (22, 24) zwischen dem ersten Source/Drain-Bereich (36) und der ersten Wanne (20) angeordnet ist, der dotierte Bereich in der zweiten Wanne (22, 24) angeordnet ist und die erste Wanne (20) und der dotierte Bereich eine Leitfähigkeit vom p-Typ aufweisen und die zweite Wanne (22, 24) eine Leitfähigkeit vom n-Typ aufweist.
  17. Verfahren nach Anspruch 16, wobei die erste Wanne (20) einen ersten Abschnitt seitlich angrenzend an die zweite Wanne (22, 24) und einen zweiten Abschnitt unterhalb der zweiten Wanne (22, 24) aufweist, die erste Wanne (20) und die zweite Wanne (22, 24) einen Übergang festlegen, der Übergang ein erstes Segment zwischen dem ersten Abschnitt der ersten Wanne (20) und der zweiten Wanne (22, 24) aufweist und der Übergang ein zweites Segment zwischen dem zweiten Abschnitt der ersten Wanne (20) und der zweiten Wanne (22, 24) aufweist.
  18. Verfahren nach Anspruch 14, ferner umfassend: ein Bilden einer Wanne (22, 24) in dem Substrat (12), wobei der dotierte Bereich (26) in der Wanne angeordnet ist, der erste Source/Drain-Bereich (36) über dem dotierten Bereich (26) in der Wanne (22, 24) angeordnet ist, der erste Source/Drain-Bereich (36) und die Wanne (22, 24) den dotierten Bereich vollständig umgeben, der erste Source/Drain-Bereich (36) und die Wanne (22, 24) einen ersten Leitfähigkeitstyp aufweisen und der dotierte Bereich (26) einen zweiten Leitfähigkeitstyp mit zum ersten Leitfähigkeitstyp entgegengesetzter Polarität aufweist.
  19. Verfahren nach Anspruch 14, ferner umfassend: ein Bilden eines Grabenisolationsbereichs (16) in dem Substrat (12), wobei der Grabenisolationsbereich (16) in dem Substrat (12) angrenzend an den ersten Source/Drain-Bereich (36) angeordnet ist und die Gate-Elektrode (40) einen ersten Abschnitt aufweist, der über dem Grabenisolationsbereich (16) angeordnet ist.
  20. Verfahren nach Anspruch 19, ferner umfassend: ein Bilden einer ersten Wanne (20) in dem Substrat; und ein Bilden einer zweiten Wanne (22, 24) in dem Substrat, wobei die zweite Wanne (22, 24) zwischen dem ersten Source/Drain-Bereich (36) und der ersten Wanne (20) angeordnet ist, der dotierte Bereich (26) und der Grabenisolationsbereich (16) in der zweiten Wanne (22, 24) angeordnet sind und die Gate-Elektrode (40) einen zweiten Abschnitt, der über der ersten Wanne (20) angeordnet ist, und einen dritten Abschnitt, der über der zweiten Wanne (22, 24) angeordnet ist, aufweist.
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