KR20150028602A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 항복전압을 증가시킬 수 있는 반도체 장치를 제공하기 위한 것으로, 지지기판, 제1에피층 및 제2에피층이 순차적으로 적층된 기판; 상기 지지기판과 제1에피층에 걸쳐서 형성된 제2도전형의 제1매립불순물영역 및 상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제1매립불순물영역의 가장자리에 접하는 제2도전형의 제2매립불순물영역을 포함하는 분리영역; 상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제2매립불순물영역 내측에 위치하여 상기 제1매립불순물영역과 중첩되는 제1도전형의 제3매립불순물영역; 및 상기 제2에피층에 형성되어 상기 제3매립불순물영역과 중첩된 트랜지스터를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 고전압 분리 트랜지스터(High Voltage Isolated Transistors)에 관한 것이다.
고전압 트랜지스터(High Voltage Transistor)는 일반적인 바이폴라(bipolar) 트랜지스터 대비 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴오프(turn off) 동작에서 소수 캐리어(carrier)에 기인한 축적 또는 재결합에 의해 지연시간이 발생하지 않는 장점을 가지고 있다. 따라서, 구동 IC(Integrated Circuit), 전력 변환기, 모터 컨트롤러 및 차량용 전원장치를 포함한 다양한 전력장치에 넓게 이용되고 있다.
이와 같은 고전압 트랜지스터로는 수평형 디모스 트랜지스터(Lateral Double diffused MOSFET, LDMOS)와 같이 이중 확산(double diffusion) 기술을 이용한 디모스 트랜지스터가 널리 사용되고 있다.
본 발명의 실시예는 항복전압을 증가시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 지지기판, 제1에피층 및 제2에피층이 순차적으로 적층된 기판; 상기 지지기판과 제1에피층에 걸쳐서 형성된 제2도전형의 제1매립불순물영역 및 상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제1매립불순물영역의 가장자리에 접하는 제2도전형의 제2매립불순물영역을 포함하는 분리영역; 상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제2매립불순물영역 내측에 위치하여 상기 제1매립불순물영역과 중첩되는 제1도전형의 제3매립불순물영역; 및 상기 제2에피층에 형성되어 상기 제3매립불순물영역과 중첩된 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 지지기판, 제1에피층 및 제2에피층이 순차적으로 적층된 기판; 상기 제2에피층에 형성된 제1도전형의 바디영역, 상기 바디영역 양측 제2에피층에 형성된 제2도전형의 드리프트영역 및 상기 제2에피층 상에 형성되어 상기 바디영역과 상기 드리프트영역에 일부 중첩되는 게이트를 포함한 트랜지스터; 상기 바디영역 및 상기 드리프트영역 아래 상기 제1에피층과 상기 제2에피층에 걸쳐서 형성된 제1도전형의 제3매립불순물영역; 및 상기 바디영역, 상기 드리프트영역 및 상기 제3매립불순물영역을 포함한 구조물의 저면을 감싸는 제2도전형의 제1매립불순물영역 및 상기 구조물의 측면을 둘러싸는 제2도전형의 제2매립불순물영역을 포함한 분리영역을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 지지기판에 선택적으로 제2도전형의 불순물을 이온주입하는 단계; 상기 지지기판 상에 제1에피층을 형성함과 동시에 주입된 상기 불순물을 활성화시켜 상기 지지기판과 상기 제1에피층에 걸쳐 제2도전형의 제1매립불순물영역을 형성하는 단계; 상기 제1매립불순물영역의 가장자리에 대응하는 제1에피층에 제2도전형의 불순물을 이온주입하고, 상기 제1매립불순물영역에 대응하는 제1에피층에 제1도전형의 불순물을 이온주입하는 단계; 상기 제1에피층 상에 제2에피층을 형성함과 동시에 주입된 상기 불순물을 활성화화시켜 상기 제1에피층과 상기 제2에피층에 걸쳐 상기 제1매립불순물영역의 가장자리에 접하는 제2도전형의 제2매립불순물영역 및 상기 제2매립불순물영역 내측에 제1도전형의 제3매립불순물영역을 형성하는 단계; 및 상기 제2에피층에 상기 제1 및 제3매립불순물영역과 중첩되는 트랜지스터를 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 복수의 에피층을 포함한 기판을 구비함으로써, 트랜지스터의 공핍영역이 확장될 수 있는 충분한 두께를 제공하여 항복전압을 증가시킬 수 있다.
또한, 트랜지스터 아래 제3매립불순물영역을 구비함으로써, 트랜지스터에 걸리는 전계를 완화시켜 항복전압을 증가시킬 수 있다. 아울러, 제3매립불순물영역은 기생소자의 동작을 억제하여 항복전압을 더욱더 증가시킬 수 있다.
또한, 제2매립불순물영역을 구비함으로써, 복수의 에피층이 적층된 기판을 사용하더라도 우수한 분리특성을 갖는 분리영역을 제공할 수 있다. 이를 통해, 기생소자의 동작을 억제하여 항복전압을 더욱더 증가시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 고전압 분리 트랜지스터를 도시한 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 제3매립불순물영역의 변형예를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 제3매립불순물영역의 불순물 도핑 프로파일을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 제1매립불순물영역의 불순물 도핑 프로파일을 나타낸 도면.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치 제조방법을 도 1a에 도시된 I-I'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 고전압 트랜지스터(High Voltage Transistor) 및 그 제조방법을 제공한다. 본 발명의 실시예에 따른 고전압 트랜지스터를 설명하기에 앞서, 일반적으로 고전압 트랜지스터는 지지기판(또는 벌크기판) 상의 불순물이 도핑된 에피층(Epi. layer)에 형성된다. 고전압 트랜지스터가 형성되는 에피층은 고전압 트랜지스터의 항복전압을 증가시키기 위해 상대적으로 그 두께가 두껍고 불순물 도핑농도를 낮게 형성한다. 그러나, 상대적으로 그 두께가 두껍고 불순물의 도핑농도를 낮게 형성함에 따라 항복전압을 감소시키는 원인으로 작용하는 기생소자(parasitic device) 예컨대, 기생 바이폴라 트랜지스터(parasitic bipolar transistor)가 동작하기 쉽다는 단점이 있다. 특히, 안테나 또는 솔레로이드와 같은 유도 부하(Inductive load) 구동 시스템에 적용된 고전압 트랜지스터는 상술한 이유로 인해 기생소자가 과도하게 작용하여 요구되는 항복전압 특성을 확보할 수가 없다. 이를 해결하기 위해 불순물영역으로 고전압 트랜지스터의 저면 및 측면을 감싸는 고전압 분리 트랜지스터(High Voltage Isolated Transistors)가 도입되었으나, 40V 이상의 항복전압을 확보하기는 어렵다.
따라서, 보다 구체적으로 후술하는 본 발명의 실시예는 항복전압을 증가시킬 수 있는 고전압 분리 트랜지스터 및 그 제조방법을 제공한다. 이를 위해, 지지기판 상에 복수의 에피층이 적층된 기판, 트랜지스터에 걸리는 전계를 완화시키는 매립불순물영역(buried impurity region) 및 트랜지스터, 매립불순물영역을 포함한 구조물의 저면 및 측면을 감싸는 분리영역(Isolation region)을 포함하는 고전압 분리 트랜지스터 및 그 제조방법을 제공한다. 이하, 본 발명의 실시예에서는 이중 확산 기술을 이용한 수평형 디모스 트랜지스터(Lateral Double diffused MOSFET, LDMOS)에 본 발명의 기술사상을 적용한 경우를 예시하여 설명하기로 한다.
한편, 이하의 설명에서 제1도전형 및 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 설명의 편의를 위해 이하의 설명에서 제1도전형 및 제2도전형은 각각 P형 및 N형으로 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 고전압 분리 트랜지스터를 도시한 도면으로, 도 1a는 평면도이고, 도 1b는 도 1a에 도시된 I-I'절취선을 따라 도시한 단면도이다. 그리고, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 제3매립불순물영역의 변형예를 도시한 평면도이다. 참고로, 도 1b에는 본 발명의 실시예에 따른 고전압 분리 트랜지스터의 기생소자 예컨대, 기생 바이폴라 트랜지스터(NPN)가 도시되어 있다.
도 1a 및 도 1b에 도시된 바와 같이, 본 실시예에 따른 고전압 분리 트랜지스터는 지지기판(101), 제1에피층(102) 및 제2에피층(103)이 순차적으로 적층된 기판, 지지기판(101)과 제1에피층(102)에 걸쳐서 형성된 제1매립불순물영역(104) 및 제1에피층(102)과 제2에피층(103)에 걸쳐서 형성되고 제1매립불순물영역(104)의 가장자리에 접하는 제2매립불순물영역(105)을 포함하는 분리영역, 제1에피층(102)과 제2에피층(103)에 걸쳐서 형성되고 제2매립불순물영역(105) 내측에 위치하여 제1매립불순물영역(104)과 중첩되는 제3매립불순물영역(106) 및 제2에피층(103)에 형성되어 상기 제3매립불순물영역(106)과 중첩된 트랜지스터를 포함할 수 있다. 이하, 본 실시예에 따른 고전압 분리 트랜지스터의 각 구성요소에 대하여 보다 구체적으로 설명하기로 한다.
먼저, 본 실시예에 따른 고전압 분리 트랜지스터는 지지기판(101) 상에 복수의 에피층이 적층된 기판을 포함할 수 있다. 예컨대, 기판은 제1도전형의 지지기판(101), 제1도전형의 제1에피층(102) 및 제1도전형의 제2에피층(103)이 순차적으로 적층된 구조를 포함할 수 있다. 지지기판(101), 제1에피층(102) 및 제2에피층(103)은 반도체층일 수 있다. 반도체층은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체층은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 지지기판(101)은 벌크 실리콘기판일 수 있고, 제1에피층(102) 및 제2에피층(103)은 실리콘에피층(Si Epi. layer)일 수 있다. 순차적으로 적층된 복수의 에피층 예컨대, 제1에피층(102) 및 제2에피층(103)은 수직방향으로 고전압 분리 트랜지스터의 공핍영역이 확장될 수 있는 충분한 두께를 제공하여 항복전압을 증가시키는 역할을 수행한다. 제1에피층(102) 및 제2에피층(103)의 두께 및 불순물 도핑농도는 서로 동일하거나, 또는 서로 상이할 수 있다. 이는, 고전압 분리 트랜지스터가 요구하는 항복전압 특성 및 온저항(Specific On Resistance, Rsp) 특성에 따라 조절할 수 있다. 일례로, 제1에피층(102) 또는/및 제2에피층(103)의 두께를 증가시키거나, 제2에피층(103)보다 제1에피층(102)의 불순물 도핑농도를 증가시키면 고전압 분리 트랜지스터의 항복전압을 향상시킬 수 있다.
또한, 본 실시예에 따른 고전압 분리 트랜지스터는 제2에피층(103)에 형성된 트랜지스터 예컨대, 수평형 디모스 트랜지스터(LDMOS)를 포함할 수 있다. 구체적으로, 트랜지스터는 제2에피층(103)에 형성된 제2도전형의 제1딥웰(107), 제2에피층(103)의 제1딥웰(107) 상에 형성된 게이트(G), 제1딥웰(107)에 형성되어 게이트(G)와 일부 중첩되는 제1도전형의 바디영역(110) 및 제2도전형의 드리프트영역(112), 드리프트영역(112)을 포함한 제1딥웰(107)에 형성되어 게이트(G)와 일부 중첩되는 매립절연층(111), 게이트(G) 끝단에 정렬되어 바디영역(110)에 형성된 제2도전형의 소스영역(115), 게이트(G) 끝단으로부터 소정 간격 이격되어 드리프트영역(112)에 형성된 제2도전형의 드레인영역(116)을 포함할 수 있다.
제1딥웰(107)은 고전압 분리 트랜지스터가 동작하기 위한 베이스(base)로 작용할 수 있으며, 평판형태를 가질 수 있다. 게이트(G)는 게이트절연막과 게이트전극이 적층된 적층구조물로 바디영역(110)을 둘러싸는 링형태를 가질 수 있다. 본 실시예에서는 게이트(G)가 플레너타입인 경우를 예시하였으나, 리세스타입과 같은 다양한 3차원 구조를 적용할 수도 있다. 바디영역(110)은 고전압 분리 트랜지스터의 채널(channel)을 제공하기 위한 것이다. 바디영역(110)은 고전압 분리 트랜지스터의 센터에 위치할 수 있으며, 평판형태를 가질 수 있다. 드리프트영역(112)은 소스영역(115)과 드레인영역(116) 사이의 안정적인 전류패스를 제공하기 위한 것이다. 드리프트영역(112)은 어느 일방향으로 바디영역(110) 양측에 대칭되도록 배치될 수 있고, 평판형태를 가질 수 있다. 수평방향으로 드리프트영역(112)은 바디영역(110)에 접하거나, 또는 바디영역(110)으로부터 소정 간격 이격될 수 있다. 매립절연층(111)은 STI(Shallow Trench Isloation)공정으로 형성된 것일 수 있다. 소스영역(115)은 링형태를 가질 수 있고, 소스영역(115) 내측에는 제1도전형의 바디픽업영역(117)에 위치할 수 있다. 즉, 소스영역(115)은 바디픽업영역(117)을 둘러싸는 형태를 가질 수 있다. 수평방향으로 소스영역(115)과 바디픽업영역(117)은 서로 접할 수 있다. 드레인영역(116)은 어느 일방향으로 바디영역(110) 양측에 대칭되도록 배치될 수 있다.
또한, 본 실시예에 따른 고전압 분리 트랜지스터는 제1딥웰(107) 아래 제1에피층(102)과 제2에피층(103)에 걸쳐서 형성된 제1도전형의 제3매립불순물영역(106), 제2에피층(103)에 형성되어 제1딥웰(107)을 둘러싸고 제3매립불순물영역(106)의 가장자리에 접하는 제1도전형의 제3딥웰(109), 제3딥웰(109)에 형성된 제1도전형의 제2웰(114) 및 제2웰(114)에 형성된 제1도전형의 제2픽업영역(119)을 포함할 수 있다.
제3매립불순물영역(106)은 고전압 분리 트랜지스터 동작시 드레인영역(116)에서 걸리는 전계를 완화시켜 고전압 분리 트랜지스터의 항복전압을 증가시키는 역할을 수행한다. 이때, 제3매립불순물영역(106)의 불순물 도핑농도가 증가할수록 항복전압 특성을 더욱더 향상시킬 수 있다. 아울러, 수평방향으로 제3매립불순물영역(106)이 드레인영역(116) 외측으로 확장될수록 항복전압 특성을 더욱더 향상시킬 수 있다. 제3매립불순물영역(106)은 고전압 분리 트랜지스터의 기생소자 예컨대, 기생 바이폴라 트랜지스터의 베이스로 작용할 수 있다. 따라서, 제3매립불순물영역(106)의 도핑 프로파일을 조절하는 방법으로 기생소자의 동작을 억제하여 항복전압을 더욱더 향상시킬 수 있다. 제3매립불순물영역(106)은 제1딥웰(107)과 중첩되어 평판형태를 가질 수 있으며, 제1딥웰(107)보다 큰 면적을 가질 수 있다. 수직방향으로 제1딥웰(107)과 제3매립불순물영역(106)은 서로 접할 수 있다. 제3딥웰(109)은 제1딥웰(107)을 둘러싸는 링형태를 가질 수 있으며, 수평방향으로 제1딥웰(107)에 접하는 형태를 가질 수 있다. 수직방향으로 제3딥웰(109)은 제3매립불순물영역(106)에 접할 수 있다. 제3딥웰(109), 제2웰(114) 및 제2픽업영역(119)은 제2에피층(103)을 관통하여 제3매립불순물영역(106)에 바이어스를 인가할 수 있는 전기적 연결수단을 제공하는 역할을 수행할 수 있다. 제2픽업영역(119)은 인접한 드레인영역(116) 및 제1픽업영역(118)과 매립절연층(111)에 의하여 분리될 수 있다.
한편, 제3매립불순물영역(106)은 기생소자의 동작을 억제하여 고전압 분리 트랜지스터의 항복전압 특성을 더욱더 향상시키기 위해 수평방향의 위치에 따른 도핑 프로파일을 조절할 수 있다. 이는 후술하는 도 3을 참조하여 자세히 설명하기로 한다.
상술한 본 실시예에서는 제3매립불순물영역(106)이 평판형태를 갖는 경우를 예시하였으나, 도 2a 내지 도 2d에 도시된 바와 같이, 제3매립불순물영역(106)은 고전압 분리 트랜지스터에 걸리는 전계를 보다 효과적으로 완화시키기 위한 다양한 형태를 가질 수 있다. 구체적으로, 제3매립불순물영역(106)은 바디영역(110)과 중첩되지 않도록 바디영역(110)에 대응하는 지역에 홀이 형성된 평판형태(또는 링형태)를 가질 수 있다(도 2a 참조). 또한, 제3매립불순물영역(106)은 바디영역(110)의 가장자리와 중첩되는 중심링을 포함한 동심원형태를 가질 수 있다(도 2b 참조). 또한, 제3매립불순물영역(106)은 복수의 라인/스페이서를 갖는 슬릿형태를 가질 수 있다(도 2c 참조). 이때, 슬릿형태는 도 2c에 도시된 형태에 교차하는 형태 또는 사선방향으로 연장된 형태와 같이 다양한 변형예를 가질 수 있다. 또한, 제3매립불순물영역(106)은 복수개의 다각형(예컨대, 사각형)이 규칙적으로 배열된 형태를 가질 수 있다(도 2d 참조). 여기서, 도시하지는 않았지만 제3매립불순물영역(106)은 복수개의 다각형이 규칙적으로 배열된 형태가 반전된 바둑판형태를 가질 수도 있다. 한편, 설명의 편의를 위해 도 2b 내지 도 2d에 도시된 제3매립불순물영역(106)은 불연속적으로 분리된 것으로 도시되었으나, 이들은 제3매립불순물영역(106)보다 낮은 불순물 도핑농도를 갖는 제1도전형의 연결수단(미도시)에 의하여 전기적으로 연결되어 있다.
또한, 본 실시예에 따른 고전압 분리 트랜지스터는 제3매립불순물영역(106) 아래 지지기판(101)과 제1에피층(102)에 걸쳐서 형성된 제2도전형의 제1매립불순물영역(104), 제1에피층(102)과 제2에피층(103)에 걸쳐서 형성되고 제1매립불순물영역(104)의 가장자리에 접하는 제2도전형의 제2매립불순물영역(105), 제2에피층(103)에 형성되어 제2매립불순물영역(105)에 접하는 제2도전형의 제2딥웰(108), 제2딥웰(108)에 형성된 제2도전형의 제1웰(113) 및 제1웰(113)에 형성된 제2도전형의 제1픽업영역(118)을 포함하는 분리영역을 포함할 수 있다.
제1매립불순물영역(104)은 고전압 분리 트랜지스터의 분리영역으로 작용하여 기생소자의 동작을 억제하는 역할을 수행한다. 제1매립불순물영역(104)과 제3매립불순물영역(106)은 서로 중첩될 수 있다. 수직방향으로 제1매립불순물영역(104)은 제3매립불순물영역(106)과 접할 수 있으며, 평판형태를 가질 수 있다. 이때, 제1매립불순물영역(104)의 면적은 제3매립불순물영역(106)의 면적보다 클 수 있다. 제2매립불순물영역(105)은 제1매립불순물영역(104)과 더불어서 고전압 분리 트랜지스터의 분리영역으로 작용한다. 아울러, 제2매립불순물영역(105)은 복수의 에피층이 적층된 기판구조물에서 수직방향으로 제1매립불순물영역(104)에 바이어스를 인가할 수 있는 전기적 연결수단을 제공하는 역할을 수행한다. 제2매립불순물영역(105)은 수직방향으로 제1매립불순물영역(104)의 가장자리에 접하는 형태를 가질 수 있다. 제2매립불순물영역(105)은 수평방향으로 내측에 위치한 제3매립불순물영역(106)으로부터 소정 간격 이격되어 제3매립불순물영역(106)을 둘러싸는 링형태를 가질 수 있다. 이때, 제2매립불순물영역(105)과 제3매립불순물영역(106)은 기생소자에 기인한 항복전압 저하를 방지하기 위해 반드시 소정 간격 이격되어야 한다. 참고로, 제2매립불순물영역(105)과 제3매립불순물영역(106)이 서로 접하는 경우에 기생 바이폴라 트랜지스터의 컬렉터(collretor)에 해당하는 전류패스가 제1매립불순물영역(104)를 통과하지 않고 제3매립불순물영역(106)에서 제2매립불순물영역(105)로 연결되기 때문에 항복전압이 급격히 저하된다. 제2딥웰(108)은 제3딥웰(109)을 둘러싸는 링형태를 가질 수 있으며, 수평방향으로 제3딥웰(109)에 접하는 형태를 가질 수 있다. 수직방향으로 제2딥웰(108)은 제2매립불순물영역(105)에 접하는 형태를 가질 수 있다. 제2딥웰(108), 제1웰(113) 및 제1픽업영역(118)은 제2매립불순물영역(105)과 마찬가지로 제1매립불순물영역(104)에 바이어스를 인가할 수 있는 전기적 연결수단을 제공하는 역할을 수행할 수 있다. 이처럼, 기본적인 웰 구조와 더불어서 제2매립불순물영역(105)을 구비함에 따라 복수의 에피층이 적층된 기판에서도 제1매립불순물영역(104)에 용이하게 바이어스를 인가할 수 있다. 즉, 고전압 분리 트랜지스터의 저면과 더불어서 측면에서도 우수한 분리특성을 갖는 분리영역을 제공할 수 있다.
한편, 제1매립불순물영역(104)은 기생소자의 동작을 억제하여 고전압 분리 트랜지스터의 항복전압 특성을 더욱더 향상시키기 위해 수평방향의 위치에 따른 도핑 프로파일을 조절할 수 있다. 이는 후술하는 도 4를 참조하여 자세히 설명하기로 한다.
상술한 본 실시예에 따르면, 지지기판(101) 상에 복수의 에피층이 적층된 기판구조물을 갖고, 제1매립불순물영역(104) 내지 제3매립불순물영역(106)을 구비함으로써, 고전압 분리 트랜지스터의 항복전압을 효과적으로 향상시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 제1매립불순물영역(104) 및 제3매립불순물영역(106)의 불순물 도핑 프로파일을 조절함에 따라 항복전압 특성을 보다 효과적으로 향상시킬 수 있음에 대하여 도 3 및 도 4를 참조하여 자세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 제3매립불순물영역의 불순물 도핑 프로파일을 나타낸 도면이다. 참고로, 도 3에서 'X'축은 수평방향으로의 위치를 의미하고, 'Y'축은 수직방향으로 제3매립불순물영역의 센터에서의 불순물 도핑농도 변화를 의미한다.
먼저, 도 1a, 도 1b 및 도 3을 참조하여 본 실시예에 따른 제3매립불순물영역(106)이 평판형태를 갖는 경우 제3매립불순물영역(106)은 수평방향으로의 위치에 관계없이 일정한 도핑농도를 갖거나(도 3의 도면부호 'A' 참조), 또는 바디영역(110)을 기준으로 외측방향(즉, 바디영역(110) -> 드레인영역(116))으로 갈수록 불순물 도핑농도가 증가하는 형태를 가질 수 있다(도 3의 도면부호 'B' 및 'C' 참조).
구체적으로, 'B'의 경우와 같이 바디영역(110)의 센터에 대응하는 제3매립불순물영역(106)의 불순물 도핑농도가 가장 낮고, 바디영역(110)의 외측방향으로 갈수록 선형적으로 증가하는 도핑 프로파일을 가질 수 있다. 이 경우, 기생소자 예컨대, 기생 바이폴라 트랜지스터가 동작하기 쉬운 드레인영역(116)에 대응하는 제3매립불순물영역(106)의 불순물 도핑농도가 상대적으로 증가하기 때문에 기생소자의 동작을 보다 용이하게 억제할 수 있다. 이로써, 'A' 경우 대비 항복전압을 더욱더 증가시킬 수 있다.
한편, 'B'의 경우에 바디영역(110)에 대응하는 제3매립불순물영역(106)의 불순물 도핑농도가 상대적으로 낮기 때문에 바디영역(110)에 대응하는 제1딥웰(107)의 불순물 도핑농도가 상대적으로 증가하여 온저항을 감소시킬 수도 있다.
다음으로, 'C'의 경우와 같이 바디영역(110)에 대응하는 제3매립불순물영역(106)의 불순물 도핑농도가 상대적으로 낮고, 바디영역(110)의 외측방향으로 불순물 도핑농도가 증가하는 계단형 도핑 프로파일을 가질 수 있다. 이 경우, 전술한 'B'의 경우와 마찬가지로 기생소자의 동작을 억제할 수 있다. 아울러, 온저항을 감소시킬 수도 있다.
여기서, 제3매립불순물영역(106)의 불순물 도핑농도가 급격하게 변화하는 지점(P)을 게이트(G) 아래 드리프트영역(112)의 끝단에 정렬할 수 있다. 이 경우에는 'A' 및 'B' 경우 대비 항복전압을 보다 효과적으로 증가시킴과 동시에 온저항을 보다 효과적으로 감소시킬 수 있다.
도 4는 본 발명의 실시예에 따른 제1매립불순물영역의 불순물 도핑 프로파일을 나타낸 도면이다. 참고로, 도 4에서 'X'축은 수평방향으로의 위치를 의미하고, 'Y'축은 수직방향으로 제1매립불순물영역의 센터에서의 불순물 도핑농도 변화를 의미한다.
먼저, 도 1a, 도 1b 및 도 4를 참조하여 본 실시예에 따른 제1매립불순물영역(104)이 평판형태를 갖는 경우 제1매립불순물영역(104)은 수평방향으로의 위치에 관계없이 일정한 도핑농도를 갖거나(도 4의 도면부호 'A' 참조), 또는 바디영역(110)을 기준으로 외측방향(즉, 바디영역(110) -> 드레인영역(116))으로 갈수록 불순물 도핑농도가 감소하는 형태를 가질 수 있다(도 4의 도면부호 'B', 'C' 및 'D' 참조).
구체적으로, 'B'의 경우와 같이 바디영역(110)의 센터에 대응하는 제1매립불순물영역(104)의 불순물 도핑농도가 가장 높고, 바디영역(110)의 외측방향으로 갈수록 선형적으로 감소하는 도핑 프로파일을 가질 수 있다. 이 경우, 기생소자가 동작하기 쉬운 드레인영역(116)에 대응하는 제1매립불순물영역(104)의 불순물 도핑농도가 상대적으로 낮기 때문에 드레인영역(116)에 대응하는 제3매립불순물영역(106)의 불순물 도핑농도가 상대적으로 증가한 효과를 가져올 수 있다. 따라서, 기생소자의 동작을 억제하여 'A' 경우 대비 항복전압을 더욱더 증가시킬 수 있다.
다음으로, 'C' 및 'D'의 경우와 같이 바디영역(110)에 대응하는 제1매립불순물영역(104)의 불순물 도핑농도가 상대적으로 높고, 바디영역(110)의 외측방향으로 불순물 도핑농도가 감소하는 계단형 도핑 프로파일을 가질 수 있다. 이 경우, 전술한 'B'의 경우와 마찬가지로 기생소자의 동작을 억제할 수 있다.
여기서, 'C'의 경우 제1매립불순물영역(104)의 불순물 도핑농도가 급격하게 변화하는 지점(P)을 게이트(G) 아래 드리프트영역(112)의 끝단에 정렬할 수 있다. 그리고, 'D'의 경우 제1매립불순물영역(104)의 불순물 도핑농도가 급격하게 변화하는 지점(P1, P2)를 각각 게이트(G) 아래 드리프트영역(112)의 일측 끝단 및 드리프트영역(112)의 타측 끝단에 정렬할 수 있다. 이 경우에는 'A' 및 'B' 경우 대비 항복전압을 보다 효과적으로 증가시킬 수 있다.
이하에서는, 도 1a 및 도 1b에 도시된 구조를 갖는 본 실시예에 따른 반도체 장치 제조방법의 일례를 도 5a 내지 도 5d를 참조하여 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치 제조방법을 도 1a에 도시된 I-I'절취선을 따라 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 제1도전형의 지지기판(11)을 준비한다. 지지기판(11)은 반도체 기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체 기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 지지기판(11)은 P형 벌크 실리콘기판일 수 있다.
다음으로, 지지기판(11) 상의 마스크패턴(미도시)을 이온주입장벽으로 지지기판(11)에 제2도전형의 불순물을 이온주입한다. 즉, 지지기판(11)에 N형 불순물 예컨대, 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹으로부터 선택된 어느 하나 이상의 불순물을 이온주입한다.
다음으로, 지지기판(11) 상에 제1도전형의 제1에피층(13)을 형성한다. 제1에피층(13)의 불순물 도핑농도는 지지기판(11)의 불순물 도핑농도보다 클 수 있다. 제1에피층(13)은 에피택셜 성장법을 이용하여 형성할 수 있으며, 실리콘함유 재료를 포함할 수 있다. 제1에피층(13)을 형성함 동시에 챔버에 P형 불순물을 챔버에 주입하여 인시튜로 제1에피층(13)에 P형 불순물을 도핑시킬 수 있다. P형 불순물로는 붕소(B)를 사용할 수 있다. 예컨대, 제1에피층(13)은 P형 실리콘에피층일 수 있다.
여기서, 제1에피층(13)을 형성하는 과정에서 제공되는 활성화에너지 예컨대, 열에너지에 의해 지지기판(11)에 주입된 제2도전형의 불순물이 활성화되어 제2도전형의 제1매립불순물영역(12)을 형성할 수 있다. 제1매립불순물영역(12)은 평판형태를 가질 수 있다. 제1매립불순물영역(12)은 중심부에서 가장자리 방향으로 일정한 불순물 도핑농도를 갖거나, 또는 불순물 도핑농도가 감소하도록 형성할 수 있다.
한편, 제1에피층(13)을 형성하기 이전 또는/및 제1에피층(13)을 형성한 이후에 제1매립불순물영역(12)을 형성하기 위한 별도의 어닐공정을 진행할 수도 있다. 이때, 어닐공정은 퍼니스에서 진행할 수 있다.
도 5b에 도시된 바와 같이, 제1에피층(13) 상의 마스크패턴(미도시)을 이온주입장벽으로 제1매립불순물영역(12)의 가장자리에 대응하는 제1에피층(13)에 제2도전형의 불순물을 이온주입한다.
다음으로, 제1에피층(13) 상의 마스크패턴(미도시)을 이온주입장벽으로 제1매립불순물영역(12)의 가장자리를 제외한 나머지 제1매립불순물영역(12)에 대응하는 제1에피층(13)에 제1도전형의 불순물을 이온주입한다.
다음으로, 제1에피층(13) 상에 제1도전형의 제2에피층(16)을 형성한다. 제2에피층(16)의 불순물 도핑농도는 제1에피층(13)의 불순물 도핑농도와 동일하거나, 또는 더 작을 수 있다. 제2에피층(16)은 에피택셜 성장법을 이용하여 형성할 수 있으며, 실리콘함유 재료를 포함할 수 있다. 제2에피층(16)을 형성함 동시에 챔버에 제1도전형의 불순물 즉, P형 불순물을 챔버에 주입하여 인시튜로 제2에피층(16)에 P형 불순물을 도핑시킬 수 있다. 예컨대, 제2에피층(16)은 P형 실리콘에피층일 수 있다.
여기서, 제2에피층(16)을 형성하는 과정에서 제공되는 열에너지에 의해 제1에피층(13)에 주입된 제1도전형의 불순물 및 제2도전형의 불순물이 활성화되어 제2도전형의 제2매립불순물영역(14) 및 제1도전형의 제3매립불순물영역(15)을 형성할 수 있다. 제3매립불순물영역(15)은 제1매립불순물영역(12)과 중첩되는 평판형태로 형성할 수 있고, 제3매립불순물영역(15)의 면적은 제1매립불순물영역(12)의 면적보다 작게 형성할 수 있다. 제3매립불순물영역(15)은 중심부에서 가장자리 방향으로 일정한 불순물 도핑농도를 갖거나, 또는 불순물 도핑농도가 증가하도록 형성할 수 있다. 제2매립불순물영역(14)은 제3매립불순물영역(15)으로부터 소정 간격 이격되어 제3매립불순물영역(15)은 감싸는 링형태로 형성할 수 있고, 제1매립불순물영역(12)의 가장자리에 접하도록 형성할 수 있다.
한편, 제2에피층(16)을 형성하기 이전 또는/및 제2에피층(16)을 형성한 이후에 제2매립불순물영역(14) 및 제3매립불순물영역(15)을 형성하기 위한 별도의 어닐공정을 진행할 수도 있다. 이때, 어닐공정은 퍼니스에서 진행할 수 있다.
도 5c에 도시된 바와 같이, 제2에피층(16) 상의 마스크패턴(미도시)을 이온주입장벽으로 제3매립불순물영역(15)의 가장자리를 제외한 나머지 제3매립불순물영역(15)에 대응하는 제2에피층(16) 및 제2매립불순물영역(14)에 대응하는 제2에피층(16)에 제2도전형의 불순물을 이온주입한다.
다음으로, 제2에피층(16) 상의 마스크패턴(미도시)을 이온주입장벽으로 제3매립불순물영역(15)의 가장자리에 대응하는 제2에피층(16)에 제1도전형의 불순물을 이온주입한다.
다음으로, 제2에피층(16)에 주입된 제1도전형의 불순물 및 제2도전형의 불순물을 활성화시키기 위한 어닐공정을 진행한다. 어닐공정은 퍼니스에서 진행할 수 있다.
이로써, 제2에피층(16)에 제2도전형의 제1딥웰(17) 및 제2딥웰(18) 그리고, 제1도전형의 제3딥웰(19)을 형성할 수 있다. 제1딥웰(17) 제3매립불순물영역(15)의 가장자리를 제외한 나머지 제3매립불순물영역(15)과 중첩되는 평판형태를 가질 수 있다. 제1딥웰(17)의 면적은 제3매립불순물영역(15)의 면적보다 작을 수 있다. 제2딥웰(18)은 제2매립불순물영역(14)에 접하고, 내측에 형성된 제1딥웰(17) 및 제3딥웰(19)을 감싸는 링형태를 가질 수 있다. 제3딥웰(19)은 제3매립불순물영역(15)의 가장자리에 접하여 내측에 형성된 제1딥웰(17)을 감싸는 링형태를 가질 수 있다.
다음으로, 제2에피층(16) 상의 마스크패턴(미도시)을 이온주입장벽으로 어느 일방향으로 제1딥웰(17)의 양측 가장자리에 제2도전형의 불순물을 이온주입하고, 주입된 불순물을 활성화시키기 위한 어닐공정을 순차적으로 진행한다. 이때, 어닐공정은 퍼니스에서 진행할 수 있다. 이로써, 제1딥웰(17)에 제2도전형의 드리프트영역(20)을 형성할 수 있다. 드리프트영역(20)은 평판형태를 가질 수 있다.
다음으로, 제2에피층(16) 상의 마스크패턴(미도시)을 이온주입장벽으로 제1딥웰(17)의 중심부에 제1도전형의 불순물을 이온주입하고, 주입된 불순물을 활성화시키기 위한 어닐공정을 순차적으로 진행한다. 이때, 어닐공정은 급속열처리로 진행할 수 있다. 이로써, 제1딥웰(17)에 제1도전형의 바디영역(21)을 형성할 수 있으며, 바디영역(21) 양측에 드리프트영역(20)이 위치할 수 있다. 바디영역(21)은 평판형태를 가질 수 있다.
도 5d에 도시된 바와 같이, 제2에피층(16)에 복수의 매립절연층(24)을 형성한다. 복수의 매립절연층(24)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다. STI공정은 트렌치를 형성하고 트렌치 내부에 절연물질을 갭필하는 일련의 공정을 의미한다. 복수의 매립절연층(24)에서 일부는 매립절연층(24)은 제1딥웰(17) 내지 제3딥웰(19)이 서로 접하는 경계면을 따라 형성할 수 있다. 그리고, 나머지 매립절연층(24)은 드리프트영역(20)을 포함한 제1딥웰(17) 내에 형성할 수 있다.
다음으로, 제2딥웰(18)에 제2도전형의 제1웰(22)을 형성하고, 제3딥웰(19)에 제1도전형의 제2웰(23)을 형성한다. 제1웰(22) 및 제2웰(23)은 이온주입공정 및 어닐공정을 순차적으로 진행하여 형성할 수 있다.
다음으로, 제2에피층(16) 상에 게이트(G)를 형성한다. 게이트(G)는 게이트(G)절연막과 게이트(G)전극이 순차적으로 적층된 적층구조물로 형성할 수 있다. 게이트(G)는 바디영역(21), 드리프트영역(20) 및 매립절연층(24)과 일부 중첩되도록 형성할 수 있다.
다음으로, 제2도전형의 소스영역(25), 드레인영역(26) 및 제1픽업영역(28)과 제1도전형의 바디픽업영역(27) 및 제2픽업영역(29)을 형성한다. 이들은 이온주입공정 및 어닐공정을 순차적으로 진행하여 형성할 수 있다.
상술한 본 실시예에 따른 제조방법은 고전압 분리 트랜지스터의 분리영역을 형성함에 있어서, 항복전압을 증가시키기 위해 복수의 에피층이 적층된 기판을 사용하더라도 에피층 형성공정시 제2매립불순물영역(14)과 같은 매립불순물영역을 형성함으로써, 고전압 분리 트랜지스터의 저면과 더불어서 측면에서도 우수한 분리특성을 갖는 분리영역을 제공할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 지지기판 102 : 제1에피층
103 : 제2에피층 104 : 제1매립불순물영역
105 : 제2매립불순물영역 106 : 제6매립불순물영역
107 : 제1딥웰 108 : 제2딥웰
109 : 제3딥웰 110 : 바디영역
111 : 매립절연층 112 : 드리프트영역
113 : 제1웰 114 : 제2웰
115 : 소스영역 116 : 드레인영역
117 : 바디픽업영역 118 : 제1픽업영역
119 : 제2픽업영역 G : 게이트

Claims (25)

  1. 지지기판, 제1에피층 및 제2에피층이 순차적으로 적층된 기판;
    상기 지지기판과 제1에피층에 걸쳐서 형성된 제2도전형의 제1매립불순물영역 및 상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제1매립불순물영역의 가장자리에 접하는 제2도전형의 제2매립불순물영역을 포함하는 분리영역;
    상기 제1에피층과 제2에피층에 걸쳐서 형성되고 상기 제2매립불순물영역 내측에 위치하여 상기 제1매립불순물영역과 중첩되는 제1도전형의 제3매립불순물영역; 및
    상기 제2에피층에 형성되어 상기 제3매립불순물영역과 중첩된 트랜지스터
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3매립불순물영역은 평판형태, 링형태, 동심원형태, 슬릿형태, 복수의 다각형이 규칙적으로 배치된 형태 및 바둑판형태로 이루어진 그룹으로부터 선택된 어느 하나의 형태를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2매립불순물영역은 상기 제3매립불순물영역을 둘러싸는 링형태를 포함하고, 상기 제2매립불순물영역과 상기 제3매립불순물영역은 서로 이격되어 배치된 반도체 장치.
  4. 제1항에 있어서,
    상기 제1매립불순물영역은 상기 제3매립불순물영역보다 큰 면적을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1도전형은 상기 제2도전형과 상보적인 반도체 장치.
  6. 지지기판, 제1에피층 및 제2에피층이 순차적으로 적층된 기판;
    상기 제2에피층에 형성된 제1도전형의 바디영역, 상기 바디영역 양측 제2에피층에 형성된 제2도전형의 드리프트영역 및 상기 제2에피층 상에 형성되어 상기 바디영역과 상기 드리프트영역에 일부 중첩되는 게이트를 포함한 트랜지스터;
    상기 바디영역 및 상기 드리프트영역 아래 상기 제1에피층과 상기 제2에피층에 걸쳐서 형성된 제1도전형의 제3매립불순물영역; 및
    상기 바디영역, 상기 드리프트영역 및 상기 제3매립불순물영역을 포함한 구조물의 저면을 감싸는 제2도전형의 제1매립불순물영역 및 상기 구조물의 측면을 둘러싸는 제2도전형의 제2매립불순물영역을 포함한 분리영역
    을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 바디영역 및 상기 드리프트영역은 평판형태를 포함하고, 상기 드리프트영역은 상기 바디영역을 기준으로 대칭되도록 배치된 반도체 장치.
  8. 제6항에 있어서,
    상기 제3매립불순물영역은 평판형태, 링형태, 동심원형태, 슬릿형태, 복수의 다각형이 규칙적으로 배치된 형태 및 바둑판형태로 이루어진 그룹으로부터 선택된 어느 하나의 형태를 포함하는 반도체 장치.
  9. 제6항에 있어서,
    상기 제3매립불순물영역은 상기 바디영역에 대응하는 지역에서의 불순물 도핑농도가 가장 낮고, 상기 바디영역에서 멀어질수록 불순물 도핑농도가 점차 증가하는 도핑 프로파일을 갖는 반도체 장치.
  10. 제6항에 있어서,
    상기 제3매립불순물영역은 상기 바디영역에 대응하는 지역에서의 불순물 도핑농도보다 상기 드리프트영역에 대응하는 지역에서의 불순물 도핑농도가 더 큰 계단형 도핑 프로파일을 갖는 반도체 장치.
  11. 제10항에 있어서,
    상기 제3매립불순물영역의 불순물 도핑농도가 변화하는 지점은 상기 게이트 아래 드리프트영역의 끝단에 정렬된 반도체 장치.
  12. 제6항에 있어서,
    상기 제1매립불순물영역은 상기 제3매립불순물영역 아래 상기 지지기판과 상기 제1에피층에 결쳐서 형성된 반도체 장치.
  13. 제6항에 있어서,
    상기 제1매립불순물영역은 상기 제3매립불순물영역보다 큰 면적을 갖는 반도체 장치.
  14. 제6항에 있어서,
    상기 제1매립불순물영역은 상기 바디영역에 대응하는 지역에서의 불순물 도핑농도가 가장 크고, 상기 바디영역에서 멀어질수록 불순물 도핑농도가 점차 증가하는 도핑 프로파일을 갖는 반도체 장치.
  15. 제6항에 있어서,
    상기 제1매립불순물영역은 상기 바디영역에 대응하는 지역에서의 불순물 도핑농도가 가장 크고, 상기 바디영역에서 멀어질수록 불순물 도핑농도가 증가하는 계단형 도핑 프로파일을 갖는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1매립불순물영역의 불순물 도핑농도가 변화하는 지점은 상기 게이트와 중첩되지 않는 드리프트영역의 끝단에 정렬되거나, 또는 상기 게이트 아래 드리프트영역의 끝단 및 상기 게이트와 중첩되지 않는 드리프트영역의 끝단에 각각 정렬되는 반도체 장치.
  17. 제6항에 있어서,
    상기 제2매립불순물영역은 상기 제1에피층과 상기 제2에피층에 걸쳐서 형성되고 상기 제1매립불순물영역의 가장자리에 접하는 반도체 장치.
  18. 제6항에 있어서,
    상기 제2매립불순물영역은 상기 제3매립불순물영역을 둘러싸는 링형태를 포함하고, 상기 제2매립불순물영역과 상기 제3매립불순물영역은 서로 이격되어 배치된 반도체 장치.
  19. 제6항에 있어서,
    상기 제1도전형은 상기 제2도전형과 상보적인 반도체 장치.
  20. 지지기판에 선택적으로 제2도전형의 불순물을 이온주입하는 단계;
    상기 지지기판 상에 제1에피층을 형성함과 동시에 주입된 상기 불순물을 활성화시켜 상기 지지기판과 상기 제1에피층에 걸쳐 제2도전형의 제1매립불순물영역을 형성하는 단계;
    상기 제1매립불순물영역의 가장자리에 대응하는 제1에피층에 제2도전형의 불순물을 이온주입하고, 상기 제1매립불순물영역에 대응하는 제1에피층에 제1도전형의 불순물을 이온주입하는 단계;
    상기 제1에피층 상에 제2에피층을 형성함과 동시에 주입된 상기 불순물을 활성화화시켜 상기 제1에피층과 상기 제2에피층에 걸쳐 상기 제1매립불순물영역의 가장자리에 접하는 제2도전형의 제2매립불순물영역 및 상기 제2매립불순물영역 내측에 제1도전형의 제3매립불순물영역을 형성하는 단계; 및
    상기 제2에피층에 상기 제1 및 제3매립불순물영역과 중첩되는 트랜지스터를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  21. 제20항에 있어서,
    상기 제3매립불순물영역은 평판형태, 링형태, 동심원형태, 슬릿형태, 복수의 다각형이 규칙적으로 배치된 형태 및 바둑판형태로 이루어진 그룹으로부터 선택된 어느 하나의 형태를 포함하는 반도체 장치 제조방법.
  22. 제20항에 있어서,
    상기 제3매립불순물영역은 중심부에서 가장자리방향으로 불순물 도핑농도가 일정하거나, 또는 증가하도록 형성하는 반도체 장치 제조방법.
  23. 제20항에 있어서,
    상기 제1매립불순물영역은 중심부에서 가장자리방향으로 불순물 도핑농도가 일정하거나, 또는 감소하도록 형성하는 반도체 장치 제조방법.
  24. 제20항에 있어서,
    상기 제2매립불순물영역은 상기 제3매립불순물영역을 둘러싸는 링형태를 포함하고, 상기 제2매립불순물영역과 상기 제3매립불순물영역은 서로 이격되도록 형성하는 반도체 장치 제조방법.
  25. 제20항에 있어서,
    상기 제1도전형은 상기 제2도전형과 상보적인 반도체 장치 제조방법.
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