KR101779237B1 - 반도체 전력소자 및 이를 제조하는 방법 - Google Patents

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Abstract

본 발명은 반도체 전력소자 및 이를 제조하는 방법에 관한 것으로, 보다 구체적으로는 고전압 디바이스 중 하나인 LDMOS(Lateral DMOS) 내에 하나 또는 둘 이상의 에피층을 형성하고, 상기 에피층을 활용하여 고 에너지의 이온 주입 없이 하나 또는 두 개 이상의 배리드 층(Buried layer)이 형성되는 반도체 전력소자 및 이에 대한 제조 방법에 관한 것이다.

Description

반도체 전력소자 및 이를 제조하는 방법{SEMICONDUCTOR POWER DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 전력소자 및 이를 제조하는 방법에 관한 것으로, 보다 구체적으로는 고전압 디바이스 중 하나인 LDMOS(Lateral DMOS) 내에 하나 또는 둘 이상의 에피층을 형성하고, 상기 에피층을 활용하여 고 에너지의 이온 주입 없이 하나 또는 두 개 이상의 배리드 층(Buried layer)이 형성되는 반도체 전력소자 및 이에 대한 제조 방법에 관한 것이다.
높은 스위칭 주파수 및 낮은 전력 손실을 갖는 MOSFET 소자는 전력 변환 및 전력 제어 회로에 널리 이용되고 있다. 이때, DMOS(double-diffused MOS) 트랜지스터로 알려진 전력 MOSFET 소자로는 다양한 유형이 존재한다. 예를 들어, 수직형 타입인 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor) 및 수평형 타입인 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)가 있다.
전력 IC를 제작할 때 벌크(bulk) 실리콘 기판을 사용하는 것보다 실리콘-온-인슐레이터(Silicon- On-Insulator, SOI) 기판을 사용하면 공정이 간단해 지는 장점이 있으나, 상기 SOI 기판은 단가가 매우 높다는 단점이 있다. 그리고 VDMOS 트랜지스터의 경우 전력 제어 능력이 큰 장점이 있으나, LDMOS 트랜지스터와 비교시 VDMOS 트렌지스터는 IC 기술에 적용되기 어렵다는 문제점이 있다. LDMOS는 제어, 논리 및 전력용 스위치로서 폭넓게 사용된다. 이러한 LDMOS는 고전압이 인가되더라도 견딜 수 있도록 높은 항복 전압(BV : Breakdown voltage)을 갖는 동시에, 전도 손실(conduction loss)을 최소화할 수 있도록 낮은 온 저항(on-resistance)을 가져야 한다.
이에, MOSFET의 높은 항복 전압 및 낮은 온 저항을 동시에 가질 수 있도록 드레인 영역 내 피크 전계를 줄이는 RESURF(reduced surface field) 구조가 1980년대 초반부터 개발되고 있다.
다만, 종래의 RESURF 공정에 있어, N형 딥웰 내 P-buried layer를 형성하기 위해서는 높은 에너지의 이온 주입(실질적으로 1MeV 이상) 공정이 필요하다. 또한, 전력소자의 저항을 줄이기 위해 추가적인 P-buried layer를 형성하는 경우, 추가적인 P-buried layer는 2MeV 이상의 높은 에너지의 이온 주입을 통해 형성되기 때문에 많은 소자들의 제조 공정에 적합하지 않은 문제점이 있었다.
대한민국 등록특허 제 10-0468342호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 종래의 전력소자에 비해 높은 항복전압, 낮은 저항 및 빠른 스위칭 특성을 동시에 갖는 반도체 전력소자 및 이에 대한 제조 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 전력소자는 제1 도전형의 반도체 기판; 상기 반도체 기판 상에 형성되는 제1 도전형의 에피층; 상기 반도체 기판 및 에피층의 일부에 형성된 제2 도전형의 웰(well); 상기 웰(well)의 일부에 형성되는 드레인 영역; 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막; 상기 웰(well) 내부에 형성되는 제1 도전형의 배리드 층; 상기 배리드 층의 주변에 형성되며 제2 도전형의 불순물로 형성되는 드리프트 영역; 및 상기 드레인 영역과 소자 내 형성되는 채널 사이에 형성되고, 게이트 영역 방향으로 연장되어 형성되는 제2 도전형의 TOP 영역;을 포함한다.
이때, 상기 배리드 층 및 상기 배리드 층의 주변에 형성되는 드리프트 영역이 복수 개가 제공되고, 복수 개의 상기 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성되며, 각 배리드 층의 주변에 형성되는 드리프트 영역은 층간 일부가 중첩되어 형성될 수 있다.
또한, 상기 드리프트 영역은 상기 배리드 층을 완벽하게 감싸는 형태로 형성될 수 있다.
또한, 상기 산화막으로는 로코스 산화막, 판형의 절연막 및 STI 중 하나가 적용될 수 있다.
또한, 상기 웰이 미형성된 상기 에피층에 형성되는 제1 도전형의 바디 영역을 더 포함할 수 있다.
또한, 상기 드레인 영역은 트렌치 구조로 형성되고, 상기 드리프트 영역 및 배리드 층과 일단이 서로 접촉되도록 구성될 수 있다.
또한, 상기 에피층이 복수 개가 제공될 수 있다.
본 발명의 다른 실시예에 따른 반도체 전력소자는, 제1 도전형의 반도체 기판; 상기 반도체 기판 상에 형성되는 제2 도전형의 에피층; 상기 반도체 기판 및 에피층에 형성된 제2 도전형의 웰(well); 상기 웰(well)의 일부에 형성되는 드레인 영역; 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막; 상기 웰(well)에 형성되는 제1 도전형의 제1 배리드 층; 상기 웰이 미형성된 상기 에피층에 형성되는 제1 도전형의 제2 배리드 층; 상기 제1 배리드 층의 주변부에 형성되며 제2 도전형의 불순물로 형성되는 제1 드리프트 영역; 및 상기 드레인 영역과 소자 내 형성되는 채널 사이에 형성되고, 게이트 영역 방향으로 연장되어 형성되는 제2 도전형의 TOP 영역;을 포함한다.
이때, 상기 제1 배리드 층 및 상기 제1 배리드 층의 주변부에 형성되는 제1 드리프트 영역이 복수 개가 제공되고, 복수 개의 상기 제1 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성되며, 각 제1 배리드 층의 주변부에 형성되는 제1 드리프트 영역은 층간 일부가 중첩되어 형성될 수 있다.
또한, 상기 제1 드리프트 영역은 상기 제1 배리드 층을 완벽하게 감싸는 형태로 형성될 수 있다.
또한, 상기 제2 배리드 층이 복수 개가 제공되고, 복수 개의 상기 제2 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성될 수 있다.
또한, 상기 산화막으로는 로코스 산화막, 판형의 절연막 및 STI 중 하나가 적용될 수 있다.
또한, 상기 웰이 미형성된 상기 에피층 내 형성되는 제1 도전형의 바디 영역을 더 포함할 수 있다.
또한, 상기 드레인 영역은 트렌치 구조로 형성되고, 상기 제1 드리프트 영역 및 제1 배리드 층과 일단이 서로 접촉되도록 구성될 수 있다.
또한, 상기 에피층이 복수 개가 제공되고, 상기 에피층은 각각 독립적으로 제1 도전형 또는 제2 도전형으로 도핑될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 전력소자 제조 방법은, (A)제1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계; (B)상기 웰(well)에 제1 도전형의 제1 배리드 층을 형성하는 단계; (C)상기 제1 배리드 층의 주변에 제2 도전형의 제1 드리프트 영역을 형성하는 단계; (D)상기 기판 상에 제1 도전형의 에피층을 성장시키는 단계; (E)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및 (F)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계; 를 포함한다.
이때, 상기 (C) 단계는, 상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성할 수 있다.
또한, 상기 에피층의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 바디 영역을 형성하기 전에 상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 컨택 영역을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 (E) 단계에 앞서, 상기 제1 배리드 층과 수직방향으로 이격되도록 제1 도전형의 제2 배리드 층을 형성하는 단계; 및 상기 제2 배리드 층을 주변에 형성되며, 상기 제1 드리프트 영역과 일부가 중첩되는 제2 도전형의 제2 드리프트 영역을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 전력소자 제조 방법은, (A)제1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계; (B)상기 웰(well) 상에 제1 도전형의 제1 배리드 층을 형성하는 단계; (C)상기 제1 배리드 층의 주변에 제2 도전형의 제1 드리프트 영역을 형성하는 단계; (D)상기 기판상에 제1 도전형의 제1 에피층을 성장시키는 단계; (E)상기 제1 배리드 층과 수직방향으로 이격되도록 상기 제1 에피층의 표면에 제1 도전형의 제2 배리드 층을 형성하는 단계; (F)상기 제2 배리드 층의 주변에 형성되어 상기 제1 드리프트 영역과 일부가 중첩되는 제2 도전형의 제2 드리프트 영역을 형성하는 단계; (G)상기 제1 에피층 상에 제1 도전형의 제2 에피층을 성장시키는 단계; (H)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및 (I)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계;를 포함한다.
이때, 상기 (C) 단계는, 상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성하고, 상기 (F) 단계는, 상기 제2 배리드 층을 완벽하게 감싸는 형태로 상기 제2 드리프트 영역을 형성할 수 있다.
또한, 상기 제2 에피층의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
또한, 상기 바디 영역을 형성하기 전에 상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 컨택 영역을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 (H) 단계에 앞서, 상기 제2 배리드 층과 수직방향으로 이격되도록 제1 도전형의 제3 배리드 층을 형성하는 단계; 상기 제3 배리드 층을 감싸며, 상기 제2 드리프트 영역과 일부가 중첩되는 제2 도전형의 제3 드리프트 영역을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제2 에피층 상에 제1 도전형의 제3 에피층을 성장시키는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 전력소자 제조 방법은, (A)제 1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계; (B)상기 웰(well) 상에 제1 도전형의 제1 배리드 층을 형성하는 단계; (C)상기 제1 배리드 층의 주변에 제2 도전형의 제1 드리프트 영역을 형성하는 단계; (D)상기 기판 상에 제2 도전형의 에피층을 성장시키는 단계; (E)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및 (F)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계;를 포함한다.
이때, 상기 (C) 단계는, 상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성할 수 있다.
또한, 상기 (D) 단계에 앞서, 상기 웰이 미형성된 기판의 일 영역에 제1 도전형의 제2 배리드 층을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제1 배리드 층 및 제2 배리드 층이 복수 개가 제공되고, 복수 개의 상기 제1 배리드 층 및 제2 배리드 층은 각각 수직 방향으로 서로 이격되어 형성될 수 있다.
또한, 상기 에피층의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 바디 영역을 형성하기 전에 상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 컨택 영역을 형성하는 단계;를 더 포함할 수 있다.
이와 같은 본 발명의 반도체 전력소자 구조에 따르면 다음과 같은 효과가 있다.
즉 본 발명은 반도체 기판의 웰 영역에 반도체 기판과 동일한 도펀트 타입으로 도핑되는 배리드 층 및 드레인 영역 중 하나를 확장시켜서 배리드 층과 드레인 영역이 서로 접촉되게 하고 있다. 즉 배리드 층을 드레인 영역 방향으로 연장시켜 형성하거나 드레인 영역을 웰 영역에서 확장시키고 있다.
또한, 본 발명은 배리드 층을 감싸며, 웰 영역을 형성하는 도펀트와 동일한 도펀트 타입으로 도핑되는 드리프트 영역을 형성하고 있다. 이때에도 배리드 층 및 드리프트 영역은 드레인 영역과 접촉되도록 형성된다.
배리드 층과 반도체 기판 사이에 웰 영역을 형성하는 도펀트와 동일한 도펀트 타입으로 고농도 도핑되는 도핑층을 더 형성하고 있다. 이때에도 배리드 층 및 도핑층을 드레인 영역과 접촉되게 하고 있다.
따라서 본 발명은 최적화된 웰을 포함하는 드레인 확장 영역의 도펀트(dopant)를 통해 높은 항복 전압 및 빠른 스위칭 특성을 유지함과 동시에 lateral DMOS 트랜지스터의 온 저항을 낮출 수 있다.
그리고 본 발명은 웰 영역이 구성되는 전력소자 이외에도 에피택셜 층이 형성된 전력소자뿐만 아니라 로코스 산화막, 판형의 절연막 및 STI 구조가 적용되는 전력 소자에도 적용할 수 있어 그 응용범위가 넓다. 이에 전력소자의 가격 경쟁력을 기대할 수 있다.
또한, P형 배리드 층을 형성하기 위해 높은 에너지의 이온 주입공정을 활용하지 않고, 별도의 에피층을 형성하고 상기 에피층에 P형 배리드 층을 형성함으로써 종래 대비 비교적 낮은 에너지의 이온 주입공정을 활용하여 복수의 RESURF 구조가 적용된 반도체 전력소자를 제조할 수 있다는 효과가 있다.
도 1은 RESURF 구조가 적용된 LDMOS의 단면도,
도 2는 본 발명의 제1 실시예에 따른 전력소자의 단면도,
도 3은 본 발명의 제2 실시예에 따른 전력소자의 단면도,
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면,
도 5a 내지 도 5e는 본 발명의 제4 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면,
도 6a 내지 도 6f는 본 발명의 제5 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면,
도 7a 내지 도 7g는 본 발명의 제6 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면,
도 8a 내지 도 8h는 본 발명의 제7 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면, 및
도 9a 내지 도 9d는 본 발명의 제8 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 N 또는 P형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
도 1은 RESURF 구조가 적용된 LDMOS의 단면도이다.
도 1에는 드레인 확장 영역 내에 두 개의 평행한 드리프트-컨덕션 영역이 존재하는 Triple RESURF LDMOS에 대하여 도시되어 있다. 이때, 상기 두 개의 평행한 드리프트-컨덕션 영역은 P-buried layer(30)의 상부측 N형 딥웰 영역(12) 및 상기 P-buried layer(30)의 하부측 N형 딥웰 영역(12)에 형성된다.
이때, 상기 기술 구성이 "Triple" RESURF 구조인 이유는 서로 다른 세 개의 차지 밸런스 영역(세 개의 PN 또는 NP 영역)이 존재하기 때문이다. 제1 차지 밸런스 영역은 로코스 산화막(18) 와 P-buried layer(30) 사이에 형성하고, 제2 차지 밸런스 영역은 P-buried layer(30) 와 상기 P-buried layer(30)의 하부에 위치한 N형 딥웰 사이에 형성되고, 제3 차지 밸런스 영역은 N형 딥웰 및 P형 기판(10) 사이에 형성된다.
도 1에 도시된 바와 같이, P형 기판(10)의 소정 영역에 N형 딥웰 영역(12)이 형성된다. 이때, 절연막은 N형 딥웰 영역(12)의 상부에 형성되고, 상기 절연막은 박막 형태의 게이트 산화막(16)과 로코스(LOCOS) 산화막(18)을 포함한다. 게이트 영역(14)은 축적 영역을 형성하기 위해 로코스 산화막(18)의 일부 및 N형 딥웰 영역(12) 상에 형성되며, 상기 N형 딥웰 영역(12)의 일 측에 채널 영역을 형성하기 위해 N형 웰의 외부 일부 상에 형성된다.
게이트 영역(14)의 일 측에는 P형 바디 영역(20)이 형성되고, P형 바디 영역(20)에는 소오스 콘택 영역(22)이 포함된다.
N+ 영역(24)에는 LOCOS 산화막(18)에 의해 게이트영역(14)과 아이솔레이트된 드레인 전극이 형성되고, 상기 N+ 영역(24)은 N형 딥웰 영역(12) 내 채널의 반대 방향에 형성된다.
또한 게이트 영역(14)에는 게이트 전극(G)이 연결되고, 소오스 콘택 영역(22)에는 소오스 전극(S)이 연결되고, N+ 영역(24)에는 드레인 전극(D)이 연결된다.
이러한 구조를 가지는 LDMOS 소자에 높은 항복전압을 제공하기 위해서는 두꺼운 코로스 산화막(18)을 관통할 수 있을 정도로 높은 에너지의 붕소(boron) 이온 주입을 통해 실질적으로 형성되는 P-buried layer(30)가 드레인 확장 영역 내 형성된다. 상기 P-buried layer(30)은 로코스 산화막(18)의 하단부에 형성됨으로써 상기 P-buried layer(30)의 상단부/하단부에는 두 개의 N형 컨덕션 영역이 형성된다.
이렇게 하면, 두 개의 전류 경로가 형성된다. 구체적으로, 로코스 산화막(18)과 P-byried layer(30) 사이에 제1 전류 경로가 형성되고, 소오스 전극(S)과 드레인 전극(D)의 사이, P-buried layer(30)와 P형 기판(10) 사이의 N형 딥웰 영역(12) 내 제2 전류 경로가 형성된다.
이때, 상기 P-buried layer(30)을 복수 개로 형성하게 되면, 복수 개의 전류 경로를 형성할 수 있어 LDMOS의 전체 저항을 줄일 수 있다. 이하, LDMOS 소자 내 P-buried layer(30)을 포함하는 반도체 전력소자 및 이를 제조하는 방법에 대해 구체적으로 설명한다.
도 2는 본 발명의 제1 실시예에 따른 전력소자의 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 전력소자는 P형의 반도체 기판(110) 상에 P형의 에피층(120)이 형성되며, 상기 기판(110) 및 에피층(120)의 소정 영역에 형성된 N형 딥웰 영역(130)에는 제1 P형 배리드 층(P-buried layer,161) 및 제2 P형 배리드 층(162)이 형성되고, 상기 제1 P형 배리드 층(161) 및 제2 P형 배리드 층(162)의 각각 주변부에는 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)이 형성된다. 바람직하게는, 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)은 각각 상기 제1 P형 배리드 층(161) 및 제2 P형 배리드 층(162)을 완전 감싸는 형태로 형성될 수 있다.
이때, 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)의 불순물 농도는 N형 딥웰 영역(130)보다 상대적으로 높다. 왜냐하면 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)은 상기 N형 딥웰 영역(130)에 추가적으로 N형 불순물을 이온주입하여 형성되기 때문이다. 이와 같은 이유로 나머지 실시예에 대해서도 N형 드리프트 영역의 불순물 농도는 N형 딥웰 영역(130)의 불순물 농도보다 상대적으로 높게 형성되게 된다. 이와 같이, N형 딥웰 영역(130)보다 높은 불순물 농도로 드리프트 영역을 형성함으로써 보다 낮은 온 저항을 가질 수 있게 된다. 이에, 낮은 온저항을 갖는 전력 소자를 형성할 수 있게 된다.
도 2에서는 상기 P형 배리드 층 및 이를 감싸는 N형 드리프트 영역이 각각 2개인 실시예를 도시하였으나, 본 발명에 적용가능한 다른 실시예에서 상기 P형 배리드 층 및 N형 드리프트 영역은 복수 개가 제공되고, 각 P형 배리드 층은 수직 방향으로 소정 거리 간격으로 이격되어 형성될 수 있다. 이때, 전체 소자의 표면 가까이에 위치한 P형 배리드 층(가장 상부에 위치한 배리드 층, 도 2의 경우 162)은 산화막(바람직하게는 로코스 산화막,150)과 소정 간격만큼 이격된 상태로 P형 기판(110)의 가로 방향으로 형성될 수 있다.
이때, 상기 복수 개의 P형 배리드 층(도 2의 경우 161,162)은 상기 산화막(150)의 하부 방향으로 서로 이격되어 형성되며, 각 P형 배리드 층(161,162)을 감싸는 N형 드리프트 영역(도 2의 경우 171, 172)은 층간 일부 중첩되어 형성될 수 있다. 이와 같이 복수 개의 P형 배리드 층(161,162) 및 N형 드리프트 영역(171,172)이 형성되면, LDMOS의 드레인 영역 내 상기 P형 배리드 층(161,162)의 상하부 측에 다수의 전류 경로를 확보함으로써 반도체 소자의 온-저항을 감소시킬 수 있다. 이를 통해 전도 손실(conduction loss)은 감소하는 반면 빠른 스위칭 응답이 가능하게 된다.
그리고, 상기 N형 딥웰 영역(130)의 일 영역에 드레인 영역(140)이 형성된다. 일 실시예로 상기 드레인 영역(140)은 이온 주입공정 및 확산 공정을 통해 N+ 영역으로 형성될 수 있다. 또는, 상기 드레인 영역(140)은 트렌치 구조로 형성되어 N+ 폴리 재료, Ti, TiN, W 등의 전기 전도성 물질 중 선택되는 어느 하나 이상이 상기 트렌치 구조를 채우는 형태로 구성될 수 있다.
상기의 다양한 실시예에 따른 N+ 드레인 영역(140)은 상기 P형 배리드 층 및 N형 드리프트 영역의 일단과 서로 접촉되도록 구성된다. 바람직하게는, 상기 N+ 드레인 영역(140)은 복수 개의 P형 배리드 층(161, 162) 및 각 P형 배리드 층(161,162)을 감싸는 N형 드리프트 영역(171,172)이 모두 접촉되도록 구성될 수 있다.
본 발명에 있어 소스에서 드레인 까지의 전류 경로는 낮은 도핑 농도의 N형 딥웰 영역(130) 내 형성되며, 이를 통해 N형 딥웰 영역(130)과 P형 반도체 기판(110) 사이의 항복 전압은 완성된 트랜지스터의 필요 항복 전압 이상이 되도록 할 수 있다. 상기 드레인 영역(140)을 N+ 영역으로 형성하고 P형 배리드 층(160)을 상기 N+ 드레인 영역(140)과 서로 접촉하게 하면, 상기 전류 경로의 저항은 감소하게 된다. 특히, 상기 전류 경로는 상기 P형 배리드 층(160)을 감싸는 N형 드리프트 영역(170)을 통과하는 경로로 구성될 수 있으며, 복수 개의 전류 경로가 형성될 수도 있다. 상기와 같이 드레인 영역 내 복수 개의 평행한 전류 경로가 형성됨으로 써 보다 낮은 온 저항을 갖는 전력 소자를 형성할 수 있다.
이때, 상기 드레인 영역(140) 내에 고농도 N+ 영역(142)이 형성될 수 있다. 이후, 상기 N+ 영역(142)은 드레인 전극과 전기적으로 연결될 수 있다.
산화막(150)은 반도체 전력소자의 게이트 영역과 드레인 영역 사이를 절연한다. 본 발명에 적용가능한 실시예에서 상기 산화막(150)은 로코스(LOCOS) 산화막이 적용될 수 있으나, 이외 판형의 절연막 및 STI(Shallow Trench Isolation) 중 선택되는 어느 하나의 실시예도 적용될 수 있다. 이때, 본 발명에 적용가능한 실시예에서 상기 산화막(150) 하부 영역에 상기 드레인 영역과 소자 내 형성되는 채널 사이에 형성되며, 게이트 방향으로 연장되는 N형의 불순물 층이 형성될 수도 있다. 이하, 본 발명에서는 상기 불순물 층을 N-TOP 영역(152)이라고 한다. 이와 같은 N-TOP 영역(152)은 반도체 전력 소자의 채널 영역과 전류 경로를 연결하는 역할을 하여 결과적으로 온 저항을 낮추는 효과가 있다.
또한, 게이트 영역(155)을 다른 소자들과 절연시키는 게이트 산화막(153)이 형성될 수 있다.
상기 N형 딥웰 영역(130)이 형성되지 않은 상기 P형 에피층 영역(120)에는 P형의 바디 영역(180)이 형성될 수 있다. 추가적으로, 상기 P형의 바디 영역(180)에는 P+형 Body-contact 또는 Pick up 영역(181) 및 N+ 소스 영역(182) 등이 형성될 수 있다. 이때, 상기 바디 영역(180)의 형성 전에, 바디의 저항을 감소시키기 위하여 상기 바디 영역(180) 및 반도체 기판(110)에 동시에 접촉되는 P형 영역(185)가 형성될 수도 있다. 상기 P형 영역(185)은 동일한 웨이퍼(일 예로, BCD(Bipolar-CMOS-DMOS) 웨이퍼 등이 있음) 내에 집적된 낮은-전압 NMOS 트랜지스터의 바디 영역을 형성하는데 활용되는 P형 웰 영역이 될 수 있다.
또한, 본 발명에 적용가능한 실시예에서 상기 P형 에피층(120)은 복수 개가 형성될 수 있다. 일 예로, 상기 에피층(120)으로는 모두 동일한 도전형의 불순물(P형 또는 N형)으로 도핑된 에피층이 적용될 수 있다. 이때, 각 에피층(120)에 적용되는 불순물의 농도는 서로 상이할 수도 있으며, 또는 서로 동일할 수도 있다. 또는, 상기 복수의 에피층(120)은 각각 독립적으로 P형 또는 N형으로 도핑된 에피층이 적용될 수 있다.
상기 P형 에피층(120)이 복수 개의 층으로 형성되는 경우, 특정 P형 배리드 층 및 N형 드리프트 영역은 어느 두 P형 에피층(120)에 중첩되어 형성될 수도 있다. 이때, 상기 N형 드리프트 영역은 상기 P형 배리드 층의 외곽으로 확장되고, 이로 인해 상기 P형 배리드 층을 완벽하게 둘러싸도록 형성될 수 있다.
이외, 상기 반도체 전력소자 상에 별도의 게이트 전극, 소스 전극 및 드레인 전극을 형성하여 각각의 기술 구성이 연결될 수 있다. 이때, 상기 전극들을 형성하는 방법으로는 당업자로부터 용이하게 적용가능한 다양한 공정들이 적용될 수 있다. 구체적으로, TiSi2 또는 CoSi2를 이용한 살리사이드(191,192,193)을 형성하고, 접촉 플러그(미도시)로 Ti/TiN/W 물질을 사용하고, Al, AlCu, 또는 Cu 등(미도시)을 이용한 금속 배선 공정이 진행될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 전력소자의 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 전력소자는 P형의 반도체 기판(210); 상기 반도체 기판(210) 상에 형성되는 N형의 에피층(220); 상기 반도체 기판(210) 및 에피층(220)에 형성된 N형의 딥웰(230); 상기 웰(well)의 일부에 형성되는 드레인 영역(240); 게이트 영역과 기 드레인 영역 사이를 절연하는 산화막(250); 상기 웰(well)에 형성되는 제1-1 P형 배리드 층(261) 및 제1-2 P형 배리드 층(262); 상기 웰이 미형성된 상기 에피층(220)에 형성되는 제2-1 P형 배리드 층(271) 및 제2-2 P형 배리드 층(272); 및 상기 제1-1 P형 배리드 층(261) 및 제1-2 P형 배리드 층(262)을 각각 감싸며 N형의 불순물로 형성되는 제1 드리프트 영역(281) 및 제2 드리프트 영역(282);을 포함하고, 상기 드레인 영역(240)은 상기 제1-1 P형 배리드 층(261) 및 제1-2 P형 배리드 층(262), 제1 드리프트 영역(281) 및 제2 드리프트 영역(282)과 일단이 서로 접촉되도록 구성된다.
이때, 상기 제1 N형 드리프트 영역(281) 및 제2 N형 드리프트 영역(282)의 불순물 농도는 N형 딥웰 영역(230)보다 상대적으로 높다. 왜냐하면 상기 제1 N형 드리프트 영역(281) 및 제2 N형 드리프트 영역(282)은 상기 N형 딥웰 영역(230)에 추가적으로 N형 불순물을 이온주입하여 형성되기 때문이다. 이와 같은 이유로 나머지 실시예에 대해서도 N형 드리프트 영역의 불순물 농도는 N형 딥웰 영역(230)의 불순물 농도보다 상대적으로 높게 형성되게 된다. 이와 같이, N형 딥웰 영역(230)보다 높은 불순물 농도로 드리프트 영역을 형성함으로써 보다 낮은 온 저항을 가질 수 있게 된다. 이에, 낮은 온저항을 갖는 전력 소자를 형성할 수 있게 된다.
제2 실시예에 따른 전력소자를 설명함에 있어, 상기 제1 실시예와 동일한 기술 구성에 대해서는 이하 생략한다.
도 3에 도시된 제2 실시예에 따른 전력소자는 상기 제1 실시예에 따른 전력소자와 달리, 반도체 기판(210)과는 서로 상이한 도전형을 갖는 에피층(220)이 형성된다. 즉, 도 2의 경우, P형의 에피층이 아닌 N형의 에피층(220)이 상기 P형의 반도체 기판(210) 상에 형성된다.
또한, 제2 실시예에 따른 전력소자는 N형의 딥웰(230)이 형성되지 않은 P형 기판(210) 또는 N형의 에피층(220)에 제2-1 P형 배리드 층(271) 및 제2-2 P형 배리드 층(272)이 형성된다. 도 3의 경우, N형의 딥웰(230)이 형성되지 않은 P형 기판의 상부(N형 에피층과 접촉되는 부분) 및 N형의 에피층 내에 제2-1 P형 배리드 층(271) 및 제2-2 P형 배리드 층(272)이 형성된다.
이와 같이 P형 기판(210)의 상부 또는 N형 에피층(220)에 형성된 제2-1 P형 배리드 층(271) 및 제2-2 P형 배리드 층(272)은 N형 에피층(220)의 전하를 보상(compensate)함으로써 전하 균형(charge balance)을 통해 전류 경로의 저항을 감소시킬 수 있다.
이하, 드레인 영역, 산화막, 바디 영역 등은 제1 실시예와 동일하므로 생략한다.
도 4는 본 발명의 제3 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
먼저, 도 4a와 같이, P형의 반도체 기판(110) 상에 N형 딥웰(130)을 형성한다. 이때, 상기 P형 기판(110)의 전 영역이 아닌 일부 영역에 N형 딥웰(130)을 형성하고, 상기 N형 딥웰(130)은 수평형 고압 트랜지스터의 드레인 영역으로 동작하게 된다. 상기 N형 딥웰(130)을 형성하는 방법으로는 마스크 공정 및 이온 주입 공정 등 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자로부터 용이하게 채택될 수 있는 공정들이 적용될 수 있다.
이어, 도 4b와 같이, 상기 N형 딥웰 영역(130) 상에 제1 P형 배리드 층(161)을 형성한다. 이때, 상기 제1 P형 배리드 층(161)은 상기 N형 딥웰 영역(130) 상에 얇게 이온 주입되어 형성될 수 있다. 본 발명은 상기 제1 P형의 배리드 층(161)을 상기 N형 딥웰 영역(130)의 표면으로부터 깊게 형성할 필요가 없이 상기 N형 딥웰 영역(130)의 표면으로부터 얕은 깊이 내에 형성한다. 즉, 본 발명은 비교적 낮은 에너지를 이용한 이온 주입공정을 통해 상기 제1 P형 배리드 층(161)을 형성할 수 있다.
또한, 상기 제1 P형 배리드 층(161)을 감싸는 제1 N형 드리프트 영역(171)을 형성한다. 상기 제1 N형 드리프트 영역(171)는 중간 이상의 높은 에너지의 이온 주입 공정을 통해 형성될 수 있다. 이때, 상기 제1 N형 드리프트 영역(171)은 상기 제1 P형 배리드 층(161)을 감싸는 형태로 형성되기 위해 틸트(Tilted) 및 쿼드 로테이트(Quad rotated) 이온 주입공정을 통해 형성될 수 있으며, 상기 이온 주입공정 방식은 당업자라면 용이하게 구현가능하다. 이를 통해, 상기 제1 N형 드리프트 영역(171)은 제1 P형 배리드 층(161)의 외측을 감싸도록 확장될 수 있다.
이때, 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)의 불순물 농도는 N형 딥웰 영역(130)보다 상대적으로 높다. 왜냐하면 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)은 상기 N형 딥웰 영역(130)에 추가적으로 N형 불순물을 이온주입하여 형성되기 때문이다. 이와 같은 이유로 나머지 실시예에 대해서도 N형 드리프트 영역의 불순물 농도는 N형 딥웰 영역(130)의 불순물 농도보다 상대적으로 높게 형성되게 된다. 이와 같이, N형 딥웰 영역(130)보다 높은 불순물 농도로 드리프트 영역을 형성함으로써 보다 낮은 온 저항을 가질 수 있게 된다. 이에, 낮은 온저항을 갖는 전력 소자를 형성할 수 있게 된다.
이어, 상기 제1 P형 배리드 층(161) 및 제1 N형 드리프트 영역(171)이 형성된 전체 소자 구성 상에 P형의 에피층(120)을 성장시킨다. 이때, 상기 P형의 에피층(120)을 성장시키는 두께(또는, 높이)는 실시예에 따라 달라질 수 있으며, 바람직하게는 1 내지 4 um 만큼 성장시킬 수 있다.
추가적인 실시예로, 상기 P형 에피층(120)의 표면 일 영역에 낮은 도즈(dose)의 N형 불순물을 이온 주입하여 N-TOP 영역(152)을 형성할 수 있다. 이때, 상기 N-TOP 영역(152)은 반도체 전력소자의 채널 영역과 전류 경로를 연결하는 역할을 하여, 온 저항을 낮추는 효과가 있다.
이후, 상기 N-TOP 영역(152) 및 에피층(120)의 표면 상에 얇은 표면 산화막(153)을 형성할 수 있다.
이어지는 추가 단계에서는 N형의 드레인 영역(140) 및 P형 영역(185)을 형성하는 것을 포함하는데, 상기 기술 구성은 CMOS(PMOS의 바디 영역인 N웰(140), NMOS의 바디 영역인 P웰(185))와 같은 고전압 LDMOS가 집적되는 다양한 소자에 적용될 수 있다.
구체적으로, 도 4c와 같이, 상기 N형의 딥웰 영역(130)을 열 확산시키고, 상기 N형의 웰 영역(130)에 N형의 드레인 영역(140)을 형성하고 확산시킨다. 이때, 상기 드레인 영역(140)은 판형의 N형의 웰로 구성되거나 트렌치 구조로 구성될 수 있다.
또한, 추가적으로 P형 에피층(120)의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막(150)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 산화막으로는 로코스 산화막, 판형의 절연막 및 STI 중 선택되는 어느 하나가 적용될 수 있다.
또한, 상기 산화막(150)의 일측의 상부에는 게이트 영역(155)이 형성될 수 있다. 이때, 상기 게이트 영역(155)은 다양한 공정 방법을 통해 형성될 수 있다.
상기 N형 웰(130)이 형성되지 않은 P형 에피층(120)의 일 영역에 P형의 바디 영역(180)을 형성한다.
이때, 본 발명에 적용가능한 실시예에서 상기 바디 영역(180)을 형성하는 단계에 앞서, 상기 N형 딥웰 영역(130)이 형성되지 않은 상기 P형 에피층(120)의 일 영역에 P형 영역(185)을 형성하는 단계;를 더 포함할 수 있다. 이때, 상기 P형 영역(185)은 P 에피층 내에만 형성될 수도 있으나, 바람직하게는 상기 P형 기판(110)과 P형 에피층(120)을 연결하는 형태로 구성될 수 있다. 상기 P형 영역(185)은 고전압 LDMOS 장치와 함께 집적된 저전압 NMOS 트랜지스터의 P 웰 바디 영역이 될 수 있다.
이후, 도 4d와 같이 상기 바디 영역(180) 내부에는 P+ Pick up 영역(181) 및 N+ 소스 영역(182)이 형성될 수 있으며, 상기 영역들을 형성하는 방법으로는 당업자가 구현할 수 있는 모든 실시예가 적용될 수 있다.
또한, 드레인 영역(140) 내에 N+ 영역(142)이 형성될 수 있다. 이후, 상기 N+ 영역(142)은 드레인 전극과 전기적으로 연결될 수 있다.
또한, 상기 반도체 전력소자 상에 별도의 게이트 전극, 소스 전극 및 드레인 전극을 형성하여 각각의 기술 구성이 연결될 수 있다. 이때, 상기 전극들을 형성하는 방법으로는 당업자로부터 용이하게 적용가능한 다양한 공정들이 적용될 수 있다. 구체적으로, TiSi2 또는 CoSi2를 이용한 살리사이드(191,192,193)을 형성하고, 접촉 플러그(미도시)로 Ti/TiN/W 물질을 사용하고, Al, AlCu, 또는 Cu 등(미도시)을 이용한 금속 배선 공정이 진행될 수 있다.
도 5는 본 발명의 제4 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
도 5a 및 도 5b는 도 4a 및 도 4b에 따른 제조 방법과 동일하므로 이하 생략한다.
이어, 도 5c와 같이, 도 5b에서 성장시킨 P형 에피층(120)에 대해서 표면으로부터 소정의 깊이의 P형 에피층(120) 영역 내에 가로 방향으로 P형 불순물을 이온 주입함으로써 제2 P형 배리드 층(162)을 형성한다. 이때, 상기 제2 P형 배리드 층(162)은 도 5b에서 형성된 제1 P형 배리드 층(161)과 수직 방향으로 이격되도록 형성된다.
또한, 도 5b에 도시된 상기 제1 N형 드리프트 영역(171)을 형성하는 방법과 유사한 이온 주입공정을 활용하여 상기 제2 P형 배리드 층(162)을 감싸는 제2 N형 드리프트 영역(172)을 형성한다. 이때, 상기 제2 N형 드리프트 영역(172)은 제1 N형 드리프트 영역(171)과 일부 영역이 중첩되도록 형성될 수 있다. 상기 제2 N형 드리프트 영역(172)는 복수의 이온 주입 공정을 통해 형성될 수 있다. 예를 들어, 상기 제2 P형 배리드 층(162)의 상부 영역 및 하부 영역에 N형의 이온을 주입하고, 틸트 및 쿼드 로테이트 방식의 이온 주입 방법을 이용하여 상기 제2 N형 드리프트 영역(172)이 완벽하게 상기 제2 P형 배리드 층(162)을 감싸도록 형성할 수 있다.
이어, 제3 실시예의 도 4c 및 도 4d와 동일하게 N형 딥웰 영역(130)을 형성하기 위해 확산 공정이 수행된다. 또한, N형 딥웰 영역(130)에 N형의 드레인 영역(140)을 형성한다. 또한, 상기 N형 딥웰 영역(130)이 형성되지 않은 P형 에피층(120)의 일 영역에 P형의 바디 영역(180)을 형성한다. 이하 도 5d 및 도 5e에 대한 상세한 설명은 도 4c 및 도 4d와 동일하므로 생략한다.
도 6은 본 발명의 제5 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
상기 제5 실시예에 따른 전력소자의 제조 방법은 일전의 제3 실시예 및 제4 실시예와 달리 복수 개의 에피층을 형성하는 것을 특징으로 한다.
도 6a 내지 도 6c는 제4 실시예의 도 5a 내지 도 5c에 따른 제조 방법과 동일하다. 다만, 도 6c의 경우, 도 5c의 경우보다 에피층의 표면으로부터 얕은 깊이에 제2 P형 배리드 층(162) 및 제2 N형 드리프트 영역(172)을 형성할 수 있다. 이외 자세한 사항은 제4 실시예와 동일하므로 이하 생략한다.
이어, 도 6d와 같이, 상기 제2 P형 배리드 층(162) 및 제2 N형 드리프트 영역(172)이 형성된 전체 구성 상에 P형의 제2 에피층(122)을 성장시킨다. 이때, 상기 P형의 에피층(122)을 성장시키는 높이(또는 두께)는 실시예에 따라 달라질 수 있으며, 바람직하게는 1 내지 4 um 만큼 성장시킬 수 있다.
추가적인 실시예로, 상기 P형 에피층(122)의 표면 일 영역에 낮은 도즈(dose)의 N형 불순물을 이온 주입하여 N-TOP 영역(152)을 형성할 수 있다. 이때, 상기 N-TOP 영역(152)은 반도체 전력소자의 채널 영역과 전류 경로를 연결하는 역할을 하여, 온 저항을 낮추는 효과가 있다.
이후, 상기 N-TOP 영역(152) 및 제2 에피층(122)의 표면 상에 얇은 표면 산화막(153)을 형성할 수 있다.
이어, 제3 실시예의 도 4c 및 도 4d와 동일하게 N형 딥웰 영역(130)을 형성하기 위해 확산 공정이 수행된다. 또한, N형 딥웰 영역(130)에 N형의 드레인 영역(140)을 형성한다. 또한, 상기 N형 딥웰 영역(130)이 형성되지 않은 P형 에피층(121,122)의 일 영역에 P형의 바디 영역(180)을 형성한다. 이하 도 6e 및 도 6f에 대한 상세한 설명은 도 4c 및 도 4d와 동일하므로 생략한다.
도 7은 본 발명의 제6 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
도 7a 내지 도 7d는 제5 실시예의 도 6a 내지 도 6d에 따른 제조 방법과 동일하므로 이하 생략한다.
이어, 도 7e와 같이, 도 7d에서 성장시킨 제2 P형 에피층(122)에 대해서 표면으로부터 소정의 깊이의 제2 P형 에피층 영역(122) 내에 가로 방향으로 P형 불순물을 이온 주입함으로써 제3 P형 배리드 층(163)을 형성한다. 이때, 상기 제3 P형 배리드 층(163)은 이미 형성된 제1 P형 배리드 층(161) 및 제2 P형 배리드 층(162)과 수직 방향으로 이격되도록 형성된다.
또한, 상기 제1 N형 드리프트 영역(171) 및 제2 N형 드리프트 영역(172)을 형성하는 방법과 유사한 이온 주입공정을 활용하여 상기 제3 P형 배리드 층(163)을 완벽하게 감싸는 제3 N형 드리프트 영역(173)을 형성한다. 이때, 상기 제3 N형 드리프트 영역(173)은 제2 N형 드리프트 영역(172)과 일부 영역이 중첩되도록 형성될 수 있다.
추가적인 실시예로, 상기 P형 에피층(122)의 표면 일 영역에 낮은 도즈(dose)의 N형 불순물을 이온 주입하여 N-TOP 영역(152)을 형성할 수 있다. 이때, 상기 N-TOP 영역(152)은 반도체 전력소자의 채널 영역과 전류 경로를 연결하는 역할을 하여, 온 저항을 낮추는 효과가 있다.
이후, 상기 N-TOP 영역(152) 및 제2 에피층(122)의 표면 상에 얇은 표면 산화막(153)을 형성할 수 있다.
이어, 제3 실시예의 도 4c 및 도 4d와 동일하게 N형 딥웰 영역(130)을 형성하기 위해 확산 공정이 수행된다. 또한, N형 딥웰 영역(130)에 형의 드레인 영역(140)을 형성한다. 상기 드레인 영역(140)으로는 고전압용 LDMOS 소자에 집적된 저전압용 PMOS 트랜지스터의 N형 바디 영역이 적용될 수 있다.
또한, 상기 N형 딥웰 영역(130)이 형성되지 않은 P형 에피층(121,122)의 일 영역에 P형의 바디 영역(180)을 형성한다.
이하 도 7f 및 도 7g에 대한 상세한 설명은 도 4c 및 도 4d와 동일하므로 생략한다.
도 8은 본 발명의 제7 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
도 8a 내지 도 8e는 제6 실시예의 도 7a 내지 도 7e에 따른 제조 방법과 동일하다. 다만, 도 8e의 경우, 도 7e의 경우보다 에피층의 표면으로부터 얕은 깊이에 제3 P형 배리드 층(163) 및 제3 N형 드리프트 영역(173)을 형성할 수 있다. 이외 자세한 사항은 제6 실시예와 동일하므로 이하 생략한다.
이어, 도 8f와 같이, 상기 제3 P형 배리드 층(163) 및 제3 N형 드리프트 영역(173)이 형성된 전체 구성 상에 P형의 제3 에피층(123)을 성장시킨다. 이때, 상기 P형의 에피층(123)을 성장시키는 높이(또는 두께)는 실시예에 따라 달라질 수 있으며, 바람직하게는 1 내지 4 um 만큼 성장시킬 수 있다.
추가적인 실시예로, 상기 P형 에피층(123)의 표면 일 영역에 낮은 도즈(dose)의 N형 불순물을 이온 주입하여 N-TOP 영역(152)을 형성할 수 있다. 이때, 상기 N-TOP 영역(152)은 반도체 전력소자의 채널 영역과 전류 경로를 연결하는 역할을 하여, 온 저항을 낮추는 효과가 있다.
이후, 상기 N-TOP 영역(152) 및 제3 P형 에피층(123)의 표면 상에 얇은 표면 산화막(153)을 형성할 수 있다.
이어, 제3 실시예의 도 4c 및 도 4d와 동일하게 N형 딥웰 영역(130)을 확산시키고, 상기 N형 딥웰 영역(130)에 N형의 드레인 영역(140)을 형성한다. 또한, 상기 N형 딥웰 영역(130)이 형성되지 않은 P형 에피층(121,122,123)의 일 영역에 P형의 바디 영역(180)을 형성한다. 이하 도 8g 및 도 8h에 대한 상세한 설명은 도 4c 및 도 4d와 동일하므로 생략한다.
도 9는 본 발명의 제8 실시예에 따른 전력소자의 제조 방법을 단계적으로 나타낸 도면이다.
먼저, 도 9a와 같이, P형의 반도체 기판(210) 상에 N형 딥웰 영역(230)을 형성한다. 이때, 상기 P형 기판(210)의 전 영역이 아닌 일부 영역에 N형 딥웰 영역(230)을 형성한다. 상기 N형 딥웰 영역(230)을 형성하는 방법으로는 마스크 공정 및 이온 주입 공정 등 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자로부터 용이하게 채택될 수 있는 공정들이 적용될 수 있다.
이어, 도 9b와 같이, 상기 N형 딥웰 영역(230)상에 제1-1 P형 배리드 층(261)을 형성한다. 이때, 상기 제1-1 P형 배리드 층(261)은 상기 N형 딥웰 영역(230) 상에 얇게 이온 주입될 수 있다. 본 발명은 상기 제1-1 P형 배리드 층(261)을 상기 N형 딥웰 영역(230)의 표면으로부터 깊게 형성할 필요가 없이 상기 N형 딥웰 영역(230)의 표면으로부터 얕은 깊이 내에 형성한다. 즉, 비교적 낮은 에너지를 이용한 이온 주입공정을 통해 상기 제1-1 P형 배리드 층(261)을 형성할 수 있다.
이때, 상기 N형 딥웰 영역(230)이 형성되지 않은 P형 기판(210)의 일 영역에 제2-1 P형 배리드 층(271)을 형성할 수 있다. 상기 제2-1 P형 배리드 층(271)을 형성하는 방법은 제1-1 P형 배리드 층(261)을 형성하는 방법과 동일하므로 이하 생략한다.
또한, 상기 제1-1 P형 배리드 층(261)을 완벽하게 감싸는 제1 N형 드리프트 영역(281)을 형성한다. 상기 제1 N형 드리프트 영역(281) 또한 낮은 에너지의 이온 주입 공정을 통해 형성될 수 있다. 이때, 상기 제1 N형 드리프트 영역(280)은 상기 제1 P형 배리드 층(260)을 감싸는 형태로 형성되기 위해 틸트 및 쿼드 로테이트(Quad rotated) 이온 주입공정을 통해 형성될 수 있다.
이어, 상기 제1-1 P형 배리드 층(261), 제2-1 P형 배리드 층(271) 및 제1 N형 드리프트 영역(281)이 형성된 전체 소자 구성 상에 N형의 에피층(220)을 성장시킨다. 이때, 상기 N형의 에피층(220)을 성장시키는 높이(또는 두께)는 실시예에 따라 달라질 수 있으며, 일 실시예로는 상기 N형의 에피층(220)을 1 내지 4 um 만큼 성장시킬 수 있다.
추가적인 실시예로, 상기 N형 에피층(220)의 표면 일 영역에 낮은 도즈(dose)의 N형 불순물을 이온 주입하여 N-TOP 영역(252)을 형성할 수 있다. 이때, 상기 N-TOP 영역(252)은 반도체 전력소자의 채널 영역과 전류 경로를 연결하는 역할을 하여, 온 저항을 낮추는 효과가 있다.
이후, 상기 N-TOP 영역(152) 및 제2 에피층(220)의 표면 상에 얇은 표면 산화막(153)을 형성할 수 있다.
이어, 도 9c와 같이, 상기 제1-1 P형 배리드 층(261) 및 제2-1 P형 배리드 층(271)을 형성할 때 보다는 높은 에너지의 이온 주입 방식을 이용하여 제1-2 P형 배리드 층(262) 및 제2-2 P형 배리드 층(272)을 형성할 수 있다.
도 8c에서는 제1 P형 배리드 층(261, 262) 및 제2 P형 배리드 층(271, 272)이 각각 2개씩 형성되며, 각각 수직 방향으로 서로 이격되어 형성되는 실시예에 대해서만 설명하였으나, 이외 더 많은 제1/제2 배리드 층이 적용될 수 있음은 물론이다.
이어, 상기 N형의 딥웰을 확산시키고, 상기 N형의 딥웰 영역(230)에 N형의 드레인 영역(240)을 형성한다. 이때, 상기 드레인 영역(240)은 고전압 LDMOS transistor와 집적된 저전압 PMOS 트랜지스터의 N-Well 바디 확산 영역이 적용될 수 있다. 또한, 추가적으로 P형 에피층(220)의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막(250)을 형성할 수 있다. 본 발명에 적용가능한 실시예에서 상기 산화막(250)으로는 로코스 산화막, 판형의 절연막 및 STI 중 선택되는 어느 하나가 적용될 수 있다.
이후, 상기 드레인 영역(240) 내 얇은 N형의 영역(242)이 형성될 수 있다. 또한, 이와는 별개로 상기 N형의 딥웰 영역(230)이 형성되지 않은 N형 에피층(220)의 일 영역에 P형 영역(295)이 형성될 수 있다. 이때, 상기 N형의 웰 및 P형 영역(295)은 상기 산화막(250)이 형성되기 전에 형성될 수 있다. 이어, 게이트 옥사이드 및 폴리실리콘 전극이 형성된다. 이때, 상기 P형 영역(295)으로는 고전압 LDMOS 장치와 함께 집적된 저전압 NMOS 트랜지스터의 P 웰 바디 영역이 적용될 수 있다.
또한, 상기 N형 웰(230)이 형성되지 않은 N형 에피층(220)의 일 영역에 P형의 바디 영역(290)을 형성한다. 이후, 상기 바디 영역(290)에는 P+ Pick up 영역(291) 및 N+ 소스 영역(292)이 형성될 수 있으며, 상기 영역들을 형성하는 방법으로는 당업자가 구현할 수 있는 모든 실시예가 적용될 수 있다.
상기의 제2 P형 배리드 층(271,272), P형의 바디 영역(290) 및 P형 영역(295)은 N형 에피층의 전하를 보상(compensate)함으로써 전하 균형(charge balance)을 통해 전류 경로의 저항을 감소시키는 효과가 있다. 전하 균형으로 일컫는 전하 보상이 바로 RESURF 효과를 의미한다. 예를 들어, 상기 제2 P형 배리드 층(271,272)을 형성하기 위한 N 형의 이온 주입량은 제1 P형 배리드 층(261,262)의 전하의 균형을 위해 조정된다. 이와 같은 전하 균형은 높은 항복 전압을 갖도록 하며, 제1 N 드리프트 영역(281,282)의 전하를 최고로 하여 저항을 줄인다.
이후, 도 9d와 같이 상기 반도체 전력소자 상에 별도의 게이트 전극, 소스 전극 및 드레인 전극을 형성할 수 있다. 이때, 상기 전극들을 형성하는 방법으로는 당업자로부터 용이하게 적용가능한 다양한 공정들이 적용될 수 있다. 구체적으로, TiSi2 또는 CoSi2를 이용한 살리사이드(301,302,303)을 형성하고, 접촉 플러그로 Ti/TiN/W 물질을 사용하고, Al, AlCu, 또는 Cu 등을 이용한 금속 배선 공정이 진행될 수 있다.
도 9a 내지 도 9d에서는 에피층이 하나인 실시예에 대해서만 도시하였으나, 본 발명의 다른 실시예에서 상기 에피층은 복수 개가 형성될 수 있다. 이때, 상기 복수 개의 에피층은 모두 동일한 도전형으로 도핑될 수 있다. 또는, 상기 복수 개의 에피층은 각각 독립적으로 제1 도전형 또는 제2 도전형으로 도핑될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
110: 반도체 기판 120: P형 에피층
130: N형 딥웰 140: 드레인 영역
142: N+ 영역
150: 산화막 152: N-TOP 영역
153: 게이트 산화막 155: 게이트 영역
161: 제1 P형 배리드 층 162: 제2 P형 배리드 층
163: 제3 P형 배리드 층
171: 제1 N형 드리프트 영역 172: 제2 N형 드리프트 영역
173: 제3 N형 드리프트 영역
180: 바디 영역 181: P+ pick up 영역
182: N+ 소스 영역
185: P형 영역
191,192,193 : 살리사이드
210: 반도체 기판 220: N형 에피층
230: N형 딥웰 240: 드레인 영역
142: N+ 영역
250: 산화막 252: N-TOP 영역
253: 게이트 산화막 255: 게이트 영역
261: 제1-1 P형 배리드 층 262: 제1-2 P형 배리드 층
271: 제2-1 P형 배리드 층 272: 제2-2 P형 배리드 층
281: 제1 N형 드리프트 영역 282: 제2 N형 드리프트 영역
290: 바디 영역 291: P+ pick up 영역
292: N+ 소스 영역 295: P형 영역
301,302,303 : 살리사이드

Claims (32)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성되는 제1 도전형의 에피층;
    상기 반도체 기판 및 에피층의 일부에 형성된 제2 도전형의 웰(well);
    상기 웰(well)의 일부에 형성되는 드레인 영역;
    게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막;
    상기 웰(well)에 형성되는 제1 도전형의 배리드 층;
    상기 제2 도전형의 웰(well)에 배치되고, 상기 배리드 층의 측면 및 하면을 둘러싸도록 형성되며, 제2 도전형의 불순물로 형성되는 드리프트 영역; 및
    상기 드레인 영역과 소자 내 형성되는 채널 사이에 형성되고, 게이트 영역 방향으로 연장되어 형성되는 제2 도전형의 TOP 영역;을 포함하는 반도체 전력소자.
  2. 제 1항에 있어서,
    상기 배리드 층 및 상기 배리드 층의 주변에 형성되는 드리프트 영역이 복수 개가 제공되고,
    복수 개의 상기 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성되며, 각 배리드 층의 주변에 형성되는 드리프트 영역은 층간 일부가 중첩되어 형성되는 것을 특징으로 하는 반도체 전력소자.
  3. 제 1항에 있어서,
    상기 드리프트 영역은 상기 배리드 층을 완벽하게 감싸는 형태로 형성되는 것을 특징으로 하는 반도체 전력소자.
  4. 제 1항에 있어서,
    상기 산화막은 로코스 산화막, 판형의 절연막 및 STI 중 하나인 것을 특징으로 하는 반도체 전력소자.
  5. 제 1항에 있어서,
    상기 웰이 미형성된 상기 에피층에 형성되는 제1 도전형의 바디 영역;을 더 포함하는 것을 특징으로 하는 반도체 전력소자.
  6. 제 1항에 있어서,
    상기 드레인 영역은 트렌치 구조로 형성되고, 상기 드리프트 영역 및 배리드 층과 일단이 서로 접촉되도록 구성되는 것을 특징으로 하는 반도체 전력소자.
  7. 제 1항에 있어서,
    상기 에피층이 복수 개가 제공되는 것을 특징으로 하는 반도체 전력소자.
  8. 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성되는 제2 도전형의 에피층;
    상기 반도체 기판 및 에피층에 형성된 제2 도전형의 웰(well);
    상기 웰(well)의 일부에 형성되는 드레인 영역;
    게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막;
    상기 웰(well)에 형성되는 제1 도전형의 제1 배리드 층;
    상기 웰이 미형성된 상기 에피층에 형성되는 제1 도전형의 제2 배리드 층;
    상기 제2 도전형의 웰(well)에 배치되고, 상기 제1 배리드 층의 측면 및 하면을 둘러싸도록 형성되며, 제2 도전형의 불순물로 형성되는 제1 드리프트 영역; 및
    상기 드레인 영역과 소자 내 형성되는 채널 사이에 형성되고, 게이트 영역 방향으로 연장되어 형성되는 제2 도전형의 TOP 영역;을 포함하는 반도체 전력소자.
  9. 제 8항에 있어서,
    상기 제1 배리드 층 및 상기 제1 배리드 층의 주변부에 형성되는 제1 드리프트 영역이 복수 개가 제공되고,
    복수 개의 상기 제1 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성되며, 각 제1 배리드 층의 주변부에 형성되는 제1 드리프트 영역은 층간 일부가 중첩되어 형성되는 것을 특징으로 하는 반도체 전력소자.
  10. 제 8항에 있어서,
    상기 제1 드리프트 영역은 상기 제1 배리드 층을 완벽하게 감싸는 형태로 형성되는 것을 특징으로 하는 반도체 전력소자.
  11. 제 8항에 있어서,
    상기 제2 배리드 층이 복수 개가 제공되고,
    복수 개의 상기 제2 배리드 층은 상기 산화막의 하부 방향으로 서로 이격되어 형성되는 것을 특징으로 하는 반도체 전력소자.
  12. 제 8항에 있어서,
    상기 산화막은 로코스 산화막, 판형의 절연막 및 STI 중 하나인 것을 특징으로 하는 반도체 전력소자.
  13. 제 8항에 있어서,
    상기 웰이 미형성된 상기 에피층 내 형성되는 제1 도전형의 바디 영역을 더 포함하는 것을 특징으로 하는 반도체 전력소자.
  14. 제 8항에 있어서,
    상기 드레인 영역은 트렌치 구조로 형성되고, 상기 제1 드리프트 영역 및 제1 배리드 층과 일단이 서로 접촉되도록 구성되는 것을 특징으로 하는 반도체 전력소자.
  15. 제 8항에 있어서,
    상기 에피층이 복수 개가 제공되고,
    상기 에피층은 각각 독립적으로 제1 도전형 또는 제2 도전형으로 도핑되는 것을 특징으로 하는 반도체 전력소자.
  16. (A)제1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계;
    (B)상기 웰(well)에 제1 도전형의 제1 배리드 층을 형성하는 단계;
    (C)상기 제2 도전형의 웰(well)에 형성되며, 상기 제1 배리드 층의 측면 및 하면을 둘러싸도록 제2 도전형의 제1 드리프트 영역을 형성하는 단계;
    (D)상기 기판 상에 제1 도전형의 에피층을 성장시키는 단계;
    (E)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및
    (F)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계; 를 포함하는 반도체 전력소자 제조 방법.
  17. 제 16항에 있어서,
    상기 (C) 단계는,
    상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  18. 제 16항에 있어서,
    상기 에피층의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  19. 제 16항에 있어서,
    상기 바디 영역을 형성하기 전에 상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 컨택 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  20. 제 16항에 있어서,
    상기 (E) 단계에 앞서,
    상기 제1 배리드 층과 수직방향으로 이격되도록 제1 도전형의 제2 배리드 층을 형성하는 단계; 및
    상기 제2 배리드 층을 주변에 형성되며, 상기 제1 드리프트 영역과 일부가 중첩되는 제2 도전형의 제2 드리프트 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  21. (A)제1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계;
    (B)상기 웰(well) 상에 제1 도전형의 제1 배리드 층을 형성하는 단계;
    (C)상기 제2 도전형의 웰(well)에 형성되며, 상기 제1 배리드 층의 측면 및 하면을 둘러싸도록 제2 도전형의 제1 드리프트 영역을 형성하는 단계;
    (D)상기 기판상에 제1 도전형의 제1 에피층을 성장시키는 단계;
    (E)상기 제1 배리드 층과 수직방향으로 이격되도록 상기 제1 에피층의 표면에 제1 도전형의 제2 배리드 층을 형성하는 단계;
    (F)상기 제2 배리드 층의 주변에 형성되어 상기 제1 드리프트 영역과 일부가 중첩되는 제2 도전형의 제2 드리프트 영역을 형성하는 단계;
    (G)상기 제1 에피층 상에 제1 도전형의 제2 에피층을 성장시키는 단계;
    (H)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및
    (I)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계;를 포함하는 반도체 전력소자 제조 방법.
  22. 제 21항에 있어서,
    상기 (C) 단계는,
    상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성하고,
    상기 (F) 단계는,
    상기 제2 배리드 층을 완벽하게 감싸는 형태로 상기 제2 드리프트 영역을 형성하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  23. 제 21항에 있어서,
    상기 제2 에피층의 상부에 게이트 영역과 상기 드레인 영역 사이를 절연하는 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  24. 제 21항에 있어서,
    상기 바디 영역을 형성하기 전에 상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 컨택 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  25. 제 21항에 있어서,
    상기 (H) 단계에 앞서,
    상기 제2 배리드 층과 수직방향으로 이격되도록 제1 도전형의 제3 배리드 층을 형성하는 단계;
    상기 제3 배리드 층을 감싸며, 상기 제2 드리프트 영역과 일부가 중첩되는 제2 도전형의 제3 드리프트 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  26. 제 25항에 있어서,
    상기 제2 에피층 상에 제1 도전형의 제3 에피층을 성장시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  27. (A)제 1 도전형의 기판 상에 제2 도전형의 웰(well)을 형성하는 단계;
    (B)상기 웰(well) 상에 제1 도전형의 제1 배리드 층을 형성하는 단계;
    (C)제2 도전형의 웰(well)에 형성되고, 상기 제1 배리드 층의 측면 및 하면을 둘러싸도록 제2 도전형의 제1 드리프트 영역을 형성하는 단계;
    (D)상기 기판 상에 제2 도전형의 에피층을 성장시키는 단계;
    (E)상기 웰(well)을 확산시키고, 상기 웰(well) 영역에 제1 도전형의 드레인 영역을 형성하는 단계; 및
    (F)상기 웰이 미형성된 상기 에피층의 일 영역에 제1 도전형의 바디 영역을 형성하는 단계;를 포함하는 반도체 전력소자 제조 방법.
  28. 제 27항에 있어서,
    상기 (C) 단계는,
    상기 제1 배리드 층을 완벽하게 감싸는 형태로 상기 제1 드리프트 영역을 형성하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  29. 제 27항에 있어서,
    상기 (D) 단계에 앞서,
    상기 웰이 미형성된 기판의 일 영역에 제1 도전형의 제2 배리드 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 전력소자 제조 방법.
  30. 제 27항에 있어서,
    상기 제1 배리드 층 및 제2 배리드 층이 복수 개가 제공되고,
    복수 개의 상기 제1 배리드 층 및 제2 배리드 층은 각각 수직 방향으로 서로 이격되어 형성되는 것을 특징으로 하는 반도체 전력소자 제조 방법.
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