JP5860161B2 - 電界効果トランジスタ及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 230000005669 field effect Effects 0.000 title claims description 45
- 239000000758 substrate Substances 0.000 claims description 139
- 239000012535 impurity Substances 0.000 claims description 125
- 239000010410 layer Substances 0.000 description 466
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 113
- 229910052710 silicon Inorganic materials 0.000 description 113
- 239000010703 silicon Substances 0.000 description 113
- 230000000694 effects Effects 0.000 description 79
- 238000000034 method Methods 0.000 description 48
- 238000009792 diffusion process Methods 0.000 description 30
- 230000004048 modification Effects 0.000 description 28
- 238000012986 modification Methods 0.000 description 28
- 239000011229 interlayer Substances 0.000 description 24
- 238000005468 ion implantation Methods 0.000 description 24
- 230000005684 electric field Effects 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 21
- 230000001681 protective effect Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 238000010276 construction Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004645 scanning capacitance microscopy Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Description
本発明は、電界効果トランジスタ及び半導体装置に関し、特に、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置に関する。
従来から、ドレイン近傍の不純物層が横方向に拡散した構造のLDMOS(Laterally Diffused MOS)トランジスタが知られており、LDMOSトランジスタの高耐圧化及び低オン抵抗化を図る研究がなされている。
例えば、非特許文献1には、図30に示すように、LDMOSトランジスタ850において、N−ドリフト層(以下、N−層)801の下方にP−層803を配置した構造が開示されている。この構造によれば、P−層803とN−層801との間に寄生容量が生じ、寄生容量には電荷が蓄積される。このため、N−層801に空乏層が形成される。これにより、N−層801の表面電界を緩和して(即ち、Reduced Surface Field:RESURF効果を得て)、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を高めることができる。
例えば、非特許文献1には、図30に示すように、LDMOSトランジスタ850において、N−ドリフト層(以下、N−層)801の下方にP−層803を配置した構造が開示されている。この構造によれば、P−層803とN−層801との間に寄生容量が生じ、寄生容量には電荷が蓄積される。このため、N−層801に空乏層が形成される。これにより、N−層801の表面電界を緩和して(即ち、Reduced Surface Field:RESURF効果を得て)、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を高めることができる。
Kwang−Young Ko et al., "BD180LV−0.18μm BCD Technology with Best−in−Class LDMOS from 7V to 30V," Proceedings of The 22th International Symposium on Power Semiconductor Devices & ICs, Hiroshima,pp.71−74, 2010
図30に示す構造では、P−層803の不純物濃度を高めることにより、RESURF効果を得ることができる。しかしながら、P−層803の不純物濃度を高め過ぎると、N−層801はP−層803の側から広く空乏化される。これにより、オン状態のLDMOSトランジスタにおいて、N−層801内の電流路が半導体表面領域に押しやられ、伝導の電子電流密度が上昇し、N−層801の空乏層における実効電荷がプラスからマイナスに変化して、実効チャネルがドレイン805まで広がり易くなる(即ち、ドレイン周辺でKirk効果が発生し易くなる)という課題があった。ドレイン周辺でKirk効果が発生すると、ドレインの端部に電界が集中するため、オン状態でのドレイン耐圧(即ち、ON−BVdss)が低下してしまうという課題があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供することを目的とする。
そこで、この発明はこのような事情に鑑みてなされたものであって、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第1導電型のドレインとの間に配置された第1導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第2導電型の第1不純物拡散層と、を備え、前記ドリフト領域は、第1導電型の第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層よりも第1導電型の不純物濃度が高い第2ドリフト層とを有することを特徴とする。
前記半導体基板のうちのチャネルとなる領域と第1導電型のドレインとの間に配置された第1導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第2導電型の第1不純物拡散層と、を備え、前記ドリフト領域は、第1導電型の第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層よりも第1導電型の不純物濃度が高い第2ドリフト層とを有することを特徴とする。
また、上記の電界効果トランジスタにおいて、前記ドリフト領域下に配置されて前記第1不純物拡散層よりも第2導電型の不純物濃度が高い第2不純物拡散層をさらに備え、前記ドリフト領域は、前記第2不純物拡散層上に配置されて前記第2ドリフト層よりも第1導電型の不純物濃度が高い第3ドリフト層をさらに有し、前記第3ドリフト層及び前記第2不純物拡散層は前記フィールド酸化膜の真下に位置することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第3ドリフト層は前記フィールド酸化膜と接していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第2ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第3ドリフト層は前記フィールド酸化膜と接していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第2ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第1導電型のドレインとの間に配置された第1導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第2導電型の第2不純物拡散層とを備え、前記ドリフト領域は、第1導電型の第1ドリフト層と、前記第2不純物拡散層上に配置されて前記第1ドリフト層よりも第1導電型の不純物濃度が高い第3ドリフト層とを有し、前記第3ドリフト層及び前記第2不純物拡散層は前記フィールド酸化膜の真下に位置することを特徴としてもよい。
本発明の別の態様に係る電界効果トランジスタは、半導体基板に形成されたソースおよびドレインと、前記半導体基板上に形成されたフィールド酸化膜と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第1導電型のドリフト層と、前記ドレインの下方かつ前記ドリフト層の下に接し、前記第1導電型と異なる第2導電型からなる第1の領域と、前記第1の領域を除いて前記ドリフト層の下に接する、第2導電型からなる第2の領域と、を備え、前記第1の領域の第2導電型の不純物濃度は、前記第2の領域の第2導電型の不純部濃度より低いこと特徴とする。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層より第1導電型の不純物濃度が高い第2ドリフト層と、を有することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、前記第1ドリフト層上に配置されて前記第2ドリフト層よりも第1導電型の不純物濃度が高い第3ドリフト層をさらに有し、前記第3ドリフト層は、前記フィールド酸化膜下に配置されていることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第2ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第1の領域の第2導電型の不純物濃度は、前記半導体基板と同じ不純物濃度であることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、前記第1ドリフト層上に配置されて前記第2ドリフト層よりも第1導電型の不純物濃度が高い第3ドリフト層をさらに有し、前記第3ドリフト層は、前記フィールド酸化膜下に配置されていることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第2ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネルとなる領域側へ延出していることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第1の領域の第2導電型の不純物濃度は、前記半導体基板と同じ不純物濃度であることを特徴としてもよい。
本発明のさらに別の態様に係る電界効果トランジスタは、半導体基板に形成されたソースおよびドレインと、前記半導体基板上に形成されたフィールド酸化膜と、前記ソース下からチャネル領域にかけて形成された第2導電型のボディ層と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第1導電型のドリフト層と、前記ドリフト層において、前記ドレインの少なくとも一部の下方を除いて、前記フィールド酸化膜の下方に配置された第2導電型の不純物拡散層と、を備えることを特徴とする。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、さらに、前記ボディ層も囲むように形成されていることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドレインの少なくとも一部の下方に配置された第2導電型の第2の不純物拡散層をさらに備え、前記第2の不純物拡散層の第2導電型の不純物濃度は、前記不純物拡散層の第2導電型の不純物濃度よりも低いことを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドレインと前記不純物拡散層との間に配置された第1導電型の第2ドリフト層をさらに備え、前記第2ドリフト層の第1導電型の不純物濃度は、前記ドリフト層の第1導電型の不純物濃度よりも高いことを特徴とする。
本発明の一態様に係る半導体装置は、上記の電界効果トランジスタを具備することを特徴とする。
また、上記の電界効果トランジスタにおいて、前記ドレインの少なくとも一部の下方に配置された第2導電型の第2の不純物拡散層をさらに備え、前記第2の不純物拡散層の第2導電型の不純物濃度は、前記不純物拡散層の第2導電型の不純物濃度よりも低いことを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドレインと前記不純物拡散層との間に配置された第1導電型の第2ドリフト層をさらに備え、前記第2ドリフト層の第1導電型の不純物濃度は、前記ドリフト層の第1導電型の不純物濃度よりも高いことを特徴とする。
本発明の一態様に係る半導体装置は、上記の電界効果トランジスタを具備することを特徴とする。
本発明の一態様によれば、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供することができる。
本発明の実施形態(以下、本実施形態)に係る電界効果トランジスタは、半導体基板に形成されるソースおよびドレインと、前記半導体基板上に形成されるフィールド酸化膜と、前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成される第1導電型のドリフト層と、前記ドレインの下方かつ前記ドリフト層の下に接し、前記第1導電型と異なる第2導電型からなる第1の領域と、前記第1の領域を除いて前記ドリフト層の下に接する第2の領域と、を備え、前記第1の領域の第2導電型の不純物濃度は前記第2の領域の第2導電型の不純物濃度より低いこと特徴とする。
本実施形態によれば、フィールド酸化膜の下(第1導電型のドリフト領域下)に第2の領域(第2導電型の不純物拡散層)が配置されており、ドリフト領域と前記不純物拡散層との間にPN接合が形成される。これにより、オフ状態の電界効果トランジスタにおいて、ドリフト領域を効率良く空乏化することができ、ソースと半導体基板とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域を完全空乏化することが容易となる。従って、ドリフト領域の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を向上させることができる。
また、第1の領域の第2導電型の不純物濃度は前記第2の領域の第2導電型の不純物濃度より低い。不純物拡散層は、ドレインの少なくとも一部(即ち、一部又は全部)の下方には存在しないことが好ましい。これにより、ドレインの下方ではドリフト層と半導体基板との間で空乏層を広げることができ、ドリフト層内での電位勾配を緩和することができる(即ち、ドリフト層内を低電界にすることができる)。従って、ドレイン側へのキャリアの引き付けを弱くすることができ、電界効果トランジスタがオンしている時に、ドリフト層内の電流密度を下げることができる。これにより、ドリフト層の空乏層における実効電荷の極性が電流の影響により反転することを抑制することができ、実効チャネルがドレインまで広がること(即ち、ドレイン周辺でKirk効果が発生すること)を抑制することができる。
また、Kirk効果によるドレイン周りでのインパクトイオン化を低減することができるので、ドレイン近傍でのKink現象(飽和ドレイン電流の急激な上昇)を緩和することができる。これにより、オン状態でのドレイン耐圧(BVdss−ON)を向上させることができる。
また、Kirk効果によるドレイン周りでのインパクトイオン化を低減することができるので、ドレイン近傍でのKink現象(飽和ドレイン電流の急激な上昇)を緩和することができる。これにより、オン状態でのドレイン耐圧(BVdss−ON)を向上させることができる。
本実施形態に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第1導電型のドレインとの間に配置された第1導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域下に配置された第2導電型の第1不純物拡散層と、を備え、前記ドリフト領域は、第1導電型の第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層よりも第1導電型の不純物濃度が高い第2ドリフト層と、を有することを特徴とする。
本実施形態によれば、第1導電型のドリフト領域下に第2導電型の第1不純物拡散層が配置されており、第1ドリフト層と第1不純物拡散層との間にPN接合が形成される。これにより、オフ状態の電界効果トランジスタにおいて、ドリフト領域を効率良く空乏化することができ、ソースと半導体基板とを電気的に接続した状態でソース−ドレイン間に逆バイアスが印加された場合に、逆バイアスが小さい段階でドリフト領域を完全空乏化することが容易となる。これにより、ドリフト領域の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を高く維持することができる。
また、RESURF効果を得ることができるため、第2ドリフト層のように、ドリフト領域の表面近傍の不純物濃度を高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗を低減することができる。
また、RESURF効果を得ることができるため、第2ドリフト層のように、ドリフト領域の表面近傍の不純物濃度を高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗を低減することができる。
さらに、第1ドリフト層上に、該第1ドリフト層よりも第1導電型の不純物濃度が高い第2ドリフト層が配置されている。これにより、電界効果トランジスタがオンしている時に、ドリフト領域の空乏層における実効電荷の極性が、ドレイン電圧及び第1不純物拡散層の影響により反転することを抑制することができ、実効チャネルがドレインまで広がること(即ち、ドレイン周辺でKirk効果が発生すること)を抑制することができる。これにより、ドレインの端部に電界が集中することを防ぐことができるので、オン状態でのドレイン耐圧(即ち、ON−BVdss)を高く維持することができる。
以下、本発明の各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
〔第1実施形態〕
(構造)
図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、例えば、P型のシリコン基板(P−sub)1と、シリコン基板1に形成されたNチャネル型のLDMOSトランジスタ50と、シリコン基板1上に配置されてLDMOSトランジスタ50を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ50に接続するコンタクト電極55と、層間絶縁膜33上に配置されてコンタクト電極55に接続する配線層57と、層間絶縁膜33上に配置されて配線層57を覆う保護膜61と、を備える。
る。
〔第1実施形態〕
(構造)
図1は、本発明の第1実施形態に係る半導体装置100の構成例を示す断面図である。図1に示すように、この半導体装置100は、例えば、P型のシリコン基板(P−sub)1と、シリコン基板1に形成されたNチャネル型のLDMOSトランジスタ50と、シリコン基板1上に配置されてLDMOSトランジスタ50を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ50に接続するコンタクト電極55と、層間絶縁膜33上に配置されてコンタクト電極55に接続する配線層57と、層間絶縁膜33上に配置されて配線層57を覆う保護膜61と、を備える。
る。
LDMOSトランジスタ50は、シリコン基板1上に配置されたゲート絶縁膜3と、ゲート絶縁膜3上に配置されたゲート電極5と、シリコン基板1のうちのゲート電極5の両側下に配置されたN型のソース(N+層)7及びドレイン(N+層)9と、シリコン基板1のうちのN型のドリフト領域20上に配置されたフィールド酸化膜31と、シリコン基板1のうちのドリフト領域20及びドレイン9下に配置されたN型のドリフト層(N−層)21と、シリコン基板1のうちのドリフト層21下に配置されたP型の埋め込み層(P層)51と、シリコン基板1に配置されたP型のボディ層(P層)53と、P型のピックアップ層(P+層)35と、を備える。ここで、ドリフト領域20は、シリコン基板1のうちのチャネルとなる領域(以下、チャネル領域)10とドレイン9との間に位置する領域である。
ゲート絶縁膜3は、例えば、シリコン基板1を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜31は、STI(Shallow Trench Isolation)法で形成されたシリコン酸化膜である。図1に示すように、ゲート電極5は、ゲート絶縁膜3上からフィールド酸化膜31上にかけてされている。また、ソース7及びドレイン9はそれぞれN型不純物を高濃度に含み、フィールド酸化膜31下からそれぞれ露出している。
N型のドリフト層21はドリフト領域20及びドレイン9下に配置され、その上側部分はフィールド酸化膜31に接している。即ち、N型のドリフト層21は、フィールド酸化膜31の下に形成され、ドレイン9の下層およびチャネル領域との間に形成されている。ドリフト層21におけるN型の不純物濃度は、ソース7、ドレイン9におけるN型の不純物濃度よりも低い。また、ドリフト層21は、チャネル長方向(例えば、X軸方向)において、フィールド酸化膜31の端部の下からチャネル領域10側へ延出して、蓄積領域30を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられた時に、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。
N型のドリフト層21はドリフト領域20及びドレイン9下に配置され、その上側部分はフィールド酸化膜31に接している。即ち、N型のドリフト層21は、フィールド酸化膜31の下に形成され、ドレイン9の下層およびチャネル領域との間に形成されている。ドリフト層21におけるN型の不純物濃度は、ソース7、ドレイン9におけるN型の不純物濃度よりも低い。また、ドリフト層21は、チャネル長方向(例えば、X軸方向)において、フィールド酸化膜31の端部の下からチャネル領域10側へ延出して、蓄積領域30を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられた時に、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。
P型の埋め込み層51はドリフト層21下に配置され、その上側部分はN型のドリフト層21に接している。埋め込み層51におけるP型の不純物濃度は、シリコン基板1におけるP型の不純物濃度よりも高い。また、この埋め込み層51は、ドリフト層21下であっても、ドレイン9の少なくとも一部(即ち、一部又は全部)の下方には配置されていない。即ち、埋め込み層51は、ドレイン9の下方には意図的に配置されていない。ここで、下方とは、図1ではZ軸方向の下方向のことである。
P型のボディ層53は、シリコン基板1のうちのソース7下からチャネル領域10にかけて配置されている。この実施形態では、例えばボディ層53がチャネル領域10の少なくとも一部を構成している。また、P型のピックアップ層35は、ボディ層53の内側であって、例えば、ソース7のチャネル領域と接する側の反対側に配置されており、ボディ層53及びソース7と電気的に接続している。ボディ層53及びピックアップ層35の何れも、シリコン基板1よりもP型の不純物濃度が高い。また、例えば、ピックアップ層35はボディ層53よりもP型の不純物濃度が高い。なお、ソース7及びピックアップ層35は、これらの上を跨るように配置されたコンタクト電極55によって電気的に接続されて、同電位(例えば、接地電位)に設定される。
(製造方法)
次に、図1に示した半導体装置100の製造方法について説明する。
図2及び図3は、半導体装置100の製造方法を工程順に示す断面図である。図2(a)に示すように、まず、シリコン基板1を用意する。次に、シリコン基板1の表面を熱酸化してシリコン酸化膜11を形成する。そして、フォトリソグラフィ技術を用いて、シリコン酸化膜11上にレジストパターン12を形成する。このレジストパターン12は、N型のドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン12を除去する。
次に、図1に示した半導体装置100の製造方法について説明する。
図2及び図3は、半導体装置100の製造方法を工程順に示す断面図である。図2(a)に示すように、まず、シリコン基板1を用意する。次に、シリコン基板1の表面を熱酸化してシリコン酸化膜11を形成する。そして、フォトリソグラフィ技術を用いて、シリコン酸化膜11上にレジストパターン12を形成する。このレジストパターン12は、N型のドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン12を除去する。
次に、図2(b)に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜11上にレジストパターン13を形成する。このレジストパターン13は、P型の埋め込み層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。そして、このレジストパターン13をマスクに用いて、シリコン基板1にボロン等のP型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン13を除去する。その後、シリコン基板1に熱処理を施して、シリコン基板1中で不純物を拡散させる。これにより、図2(c)に示すように、シリコン基板1にN型のドリフト層21とP型の埋め込み層51をそれぞれ形成する。
次に、図3(a)に示すように、例えばSTI法により、シリコン基板1にフィールド酸化膜31を形成する。STI法ではドライエッチングでシリコン基板1を削ってトレンチ(溝)を形成し、トレンチ内にシリコン酸化膜を埋め込むことによってフィールド酸化膜31を形成する。なお、シリコン酸化膜11は、例えばフィールド酸化膜31の形成過程で除去する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のP型不純物をシリコン基板1に選択的にイオン注入する。そして、図示しないレジストパターンを除去した後で、シリコン基板1に熱処理を施す。これにより、図3(b)に示すように、シリコン基板1にP型のボディ層53を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のP型不純物をシリコン基板1に選択的にイオン注入する。そして、図示しないレジストパターンを除去した後で、シリコン基板1に熱処理を施す。これにより、図3(b)に示すように、シリコン基板1にP型のボディ層53を形成する。
次に、図3(c)に示すように、シリコン基板1を熱酸化してゲート絶縁膜3を形成する。続いて、例えばLPCVD法(low pressure chemical vapor deposition)を用いて、ゲート絶縁膜3上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜をパターニングする。これにより、ゲート絶縁膜3上にポリシリコン膜からなるゲート電極5を形成する。ゲート電極5の形成後、図示しないレジストパターンを除去する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板1のソース、ドレインを形成する領域に、リン又はヒ素等のN型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板1に熱処理を施す。これにより、図3(c)に示すように、シリコン基板1中で不純物を拡散させて、N型のソース7、ドレイン9を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板1のソース、ドレインを形成する領域に、リン又はヒ素等のN型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板1に熱処理を施す。これにより、図3(c)に示すように、シリコン基板1中で不純物を拡散させて、N型のソース7、ドレイン9を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板1のピックアップ層35を形成する領域に、ボロン等のP型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板1に熱処理を施す。これにより、シリコン基板1中で不純物を拡散させて、ピックアップ層35を形成する。
次に、シリコン基板1上に層間絶縁膜33(図1参照)を形成する。層間絶縁膜60は例えばシリコン酸化膜であり、その形成は例えばCVD法で行う。そして、コンタクト電極55(図1参照)を形成する。その後、層間絶縁膜60上に配線層57(図1参照)を形成し、保護膜61を形成する。以上の工程を経て、図1に示した半導体装置100が完成する。
次に、シリコン基板1上に層間絶縁膜33(図1参照)を形成する。層間絶縁膜60は例えばシリコン酸化膜であり、その形成は例えばCVD法で行う。そして、コンタクト電極55(図1参照)を形成する。その後、層間絶縁膜60上に配線層57(図1参照)を形成し、保護膜61を形成する。以上の工程を経て、図1に示した半導体装置100が完成する。
第1実施形態では、シリコン基板1が本発明の「半導体基板」に対応し、LDMOSトランジスタ50が本発明の「電界効果トランジスタ」に対応している。また、フィールド酸化膜31が本発明の「フィールド酸化膜」に対応し、N−ドリフト層21が本発明の「ドリフト層」に対応し、埋め込み層51が本発明の「第2の領域」に対応し、ドレイン9の下方かつドリフト層21の下に接するシリコン基板1と同じ領域が本発明の「第1の領域」に対応している。第1の領域のN型の不純物濃度は、シリコン基板1と同じ不純物濃度である。また、N型が本発明の「第1導電型」に対応し、P型が本発明の「第2導電型」に対応している。
(第1実施形態の効果)
本発明の第1実施形態は、以下の効果を奏する。
(1)N型のドリフト領域20下にP型の埋め込み層51が配置されており、ドリフト領域20と埋め込み層51との間にPN接合が形成される。これにより、オフ状態のLDMOSトランジスタにおいて、ドリフト領域20を効率良く空乏化することができ、ソース7とシリコン基板1とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域20を完全空乏化することが容易となる。従って、ドリフト領域20の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を向上させることができる。即ち、ドリフト領域20下に存在する埋め込み層51により、RESURF効果がより有効になり、OFF−BVdssを向上させることができる。
本発明の第1実施形態は、以下の効果を奏する。
(1)N型のドリフト領域20下にP型の埋め込み層51が配置されており、ドリフト領域20と埋め込み層51との間にPN接合が形成される。これにより、オフ状態のLDMOSトランジスタにおいて、ドリフト領域20を効率良く空乏化することができ、ソース7とシリコン基板1とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域20を完全空乏化することが容易となる。従って、ドリフト領域20の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を向上させることができる。即ち、ドリフト領域20下に存在する埋め込み層51により、RESURF効果がより有効になり、OFF−BVdssを向上させることができる。
(2)また、埋め込み層51は、ドレイン9の少なくとも一部(即ち、一部又は全部)の下方には存在しない。これにより、ドレイン9の下方ではドリフト層21とシリコン基板1との間で空乏層を広くすることができ、ドリフト層21内での電位勾配を緩和する(即ち、ドリフト層21内を低電界にする)ことができる。この点について、図を参照しながらさらに説明する。
図4は、本発明の実施形態に係るLDMOSトランジスタについて、ドレイン近傍の深さ方向(Z軸方向)の構造と電界分布、電位分布を模式的に示した概念図である。また、図5は、本発明の比較形態に係るLDMOSトランジスタについて、ドレイン近傍の深さ方向(Z軸方向)の構造と電界分布、電位分布を模式的に示した概念図である。図4(b)及び図5(b)において、横軸は深さ方向(Z軸方向)を示し、縦軸は電界強度を示す。また、図4(c)及び図5(c)において、横軸は深さ方向(Z軸方向)を示し、縦軸は電位を示す。
図4は、本発明の実施形態に係るLDMOSトランジスタについて、ドレイン近傍の深さ方向(Z軸方向)の構造と電界分布、電位分布を模式的に示した概念図である。また、図5は、本発明の比較形態に係るLDMOSトランジスタについて、ドレイン近傍の深さ方向(Z軸方向)の構造と電界分布、電位分布を模式的に示した概念図である。図4(b)及び図5(b)において、横軸は深さ方向(Z軸方向)を示し、縦軸は電界強度を示す。また、図4(c)及び図5(c)において、横軸は深さ方向(Z軸方向)を示し、縦軸は電位を示す。
なお、図4に示す実施形態と、図5に示す比較形態の構造上の違いは、ドレイン(N+)下方の埋め込み層(P)の有無だけであり、それ以外は同じである。また、図4及び図5では、ドレイン(N+)にドレイン電圧Vd1、Vd2(Vd1=Vd2)をそれぞれ印加し、半導体基板(P−)は接地電位に接続した状態を想定する。
図4(a)に示すように、実施形態ではドレイン(N+)の下方に埋め込み層(P)は存在しない。また、図5(a)に示すように、比較形態ではドレイン(N+)の下方に埋め込み層(P)が存在する。これにより、実施形態は、比較形態と比べて、ドリフト層(N−)と半導体基板(P−)との間で空乏層を広くすることができる。
図4(a)に示すように、実施形態ではドレイン(N+)の下方に埋め込み層(P)は存在しない。また、図5(a)に示すように、比較形態ではドレイン(N+)の下方に埋め込み層(P)が存在する。これにより、実施形態は、比較形態と比べて、ドリフト層(N−)と半導体基板(P−)との間で空乏層を広くすることができる。
それゆえ、図4(b)及び図5(b)に示すように、ドリフト層(N−)と半導体基板(P−)とのPN接合面におけるピーク電界について、実施形態のピーク電界Emax1を、比較形態のピーク電界Emax2よりも低くすることができる(即ち、S1=S2 and Emax1<Emax2 at Vd1=Vd2(ここでは、PN接合の拡散電位は無視してある。) ; 面積S1、S2は電界強度の積分値であり、電位を表す。)。換言すると、図4(c)及び図5(c)に示すように、実施形態は、比較形態と比べて、ドリフト層(N−)内での電位勾配を緩和する(即ち、ドリフト層内を低電界にする)ことができる。
従って、実施形態は、比較形態と比べて、ドレイン(N+)側へのキャリアの引き付けを弱くすることができ、電界効果トランジスタがオンしている時に、ドリフト層(N−)内の電流密度を下げることができる。これにより、ドリフト層(N−)の空乏層における実効電荷の極性が電流の影響により反転することを抑制することができ、実効チャネルがドレイン(N+)まで広がること(即ち、ドレイン周辺でKirk効果が発生すること)を抑制することができる。このように、第1の領域(ドレインの下方)の第2導電型の不純物濃度が、第2の領域(埋め込み層(P))の第2導電型の不純物濃度よりも低いことにより、上記効果が得られる。
(3)また、Kirk効果によるドレイン9周りでのインパクトイオン化を低減することができるので、ドレイン9近傍でのKink現象(飽和ドレイン電流の急激な上昇)を緩和することができる。これにより、オン状態でのドレイン耐圧(BVdss−ON)を向上させることができる。即ち、ドレイン9の下方に埋め込み層51が存在しないことにより、ドレイン近傍でのKink現象を緩和することができ、ON−BVdssを向上させることができる。
なお、埋め込み層51は、ドリフト層21下であって、ドレイン9の一部の下方には配置されていないことが好ましい。Kirk効果の抑制とREASURF効果とは、トレードオフの関係にあるため、埋め込み層51は、ドレイン9の一部の下方には配置されていないことで、RESURF効果を十分に得つつ、かつ、Kirk効果を十分に抑えることができる。
なお、埋め込み層51は、ドリフト層21下であって、ドレイン9の一部の下方には配置されていないことが好ましい。Kirk効果の抑制とREASURF効果とは、トレードオフの関係にあるため、埋め込み層51は、ドレイン9の一部の下方には配置されていないことで、RESURF効果を十分に得つつ、かつ、Kirk効果を十分に抑えることができる。
(変形例)
(1)上記の第1実施形態では、LDMOSトランジスタ50と他の素子(例えば、pMOSトランジスタ、抵抗素子又はキャパシタ等)とを同一のシリコン基板1に混載して、半導体装置を構成してもよい。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(1)上記の第1実施形態では、LDMOSトランジスタ50と他の素子(例えば、pMOSトランジスタ、抵抗素子又はキャパシタ等)とを同一のシリコン基板1に混載して、半導体装置を構成してもよい。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(2)また、上記の第1実施形態では、LDMOSトランジスタ50がNチャネル型の場合を示したが、LDMOSトランジスタ50はPチャネル型であってもよい。即ち、第1実施形態において、N型をP型に、P型をN型にそれぞれ入れ替えてもよい。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
また、上記の第1実施形態では、埋め込み層51は、ドレイン9の下方の両側に配置されていたが、埋め込み層51は、ドレイン9の下方の両側のうち、チャネル領域に近い側にのみ配置されていてもよい(図1の左側の埋め込み層51のみ)。即ち、埋め込み層51は、ドリフト層21のうちのドリフト領域下にのみ配置されてもよい。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
また、上記の第1実施形態では、埋め込み層51は、ドレイン9の下方の両側に配置されていたが、埋め込み層51は、ドレイン9の下方の両側のうち、チャネル領域に近い側にのみ配置されていてもよい(図1の左側の埋め込み層51のみ)。即ち、埋め込み層51は、ドリフト層21のうちのドリフト領域下にのみ配置されてもよい。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(3)また、上記の第1実施形態では、例えば図1に示したように、ドリフト層21下に埋め込み層51が配置されている場合について説明した。しかしながら、本発明において、ドリフト層21と埋め込み層51の位置関係はこれに限定されるものではない。埋め込み層51は、ドリフト層21下ではなく、ドリフト層21内に配置されていてもよい。
図6は、本発明の第1実施形態に係る半導体装置100Aの構成例(第1変形例)を示す断面図である。図6に示すように、この半導体装置100Aでは、ドリフト層21はボディ層53を囲むように(即ち、ボディ層53の下部と接するように)、厚く形成されている。そして、埋め込み層51は、このボディ層53を囲むドリフト層21内に配置されている。即ち、埋め込み層51は、ドリフト層21において、ドレイン9の少なくとも一部の下方を除いて、フィールド酸化膜31の下方に配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
図6は、本発明の第1実施形態に係る半導体装置100Aの構成例(第1変形例)を示す断面図である。図6に示すように、この半導体装置100Aでは、ドリフト層21はボディ層53を囲むように(即ち、ボディ層53の下部と接するように)、厚く形成されている。そして、埋め込み層51は、このボディ層53を囲むドリフト層21内に配置されている。即ち、埋め込み層51は、ドリフト層21において、ドレイン9の少なくとも一部の下方を除いて、フィールド酸化膜31の下方に配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(4)また、図6に示した第1変形例では、断面視で、ドレイン9の下方の両側に埋め込み層51が配置されている場合について説明した。しかしながら、本発明において、埋め込み層51は必ずしも、ドレイン9の下方の両側に配置される必要はない。埋め込み層51は、ドレイン9の下方の両側のうち、少なくとも、チャネル領域に近い側に配置されていればよい。
図7は、本発明の第1実施形態に係る半導体装置100Bの構成例(第2変形例)を示す断面図である。図7に示すように、この半導体装置100Bでは、埋め込み層51は、ドレイン9の下方の両側のうち、チャネル領域に近い側にのみ配置されている。即ち、埋め込み層51は、ドリフト層21のうちのドリフト領域下にのみ配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
図7は、本発明の第1実施形態に係る半導体装置100Bの構成例(第2変形例)を示す断面図である。図7に示すように、この半導体装置100Bでは、埋め込み層51は、ドレイン9の下方の両側のうち、チャネル領域に近い側にのみ配置されている。即ち、埋め込み層51は、ドリフト層21のうちのドリフト領域下にのみ配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(5)また、上記した第1、第2変形例では何れも、埋め込み層51がドリフト層21内に配置されており、かつ、埋め込み層51の上部及び下部がそれぞれドリフト層21と接している場合について説明した。しかしながら、このような変形例において、埋め込み層51の下部はドリフト層21ではなく、シリコン基板1に接していてもよい。
図8は、本発明の第1実施形態に係る半導体装置100Cの構成例(第3変形例)を示す断面図である。図8に示すように、この半導体装置100Cでは、埋め込み層51はドリフト層21内に配置されており、かつ、埋め込み層51の上部はドリフト層21と接し、埋め込み層51の下部はシリコン基板1と接している。即ち、埋め込み層51はドリフト層21の底部に配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
図8は、本発明の第1実施形態に係る半導体装置100Cの構成例(第3変形例)を示す断面図である。図8に示すように、この半導体装置100Cでは、埋め込み層51はドリフト層21内に配置されており、かつ、埋め込み層51の上部はドリフト層21と接し、埋め込み層51の下部はシリコン基板1と接している。即ち、埋め込み層51はドリフト層21の底部に配置されている。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(6)また、LDMOSトランジスタ50は、例えば、ドレイン9の少なくとも一部の下方に配置されたP型不純物拡散層(第2導電型の第2の不純物拡散層)をさらに備えていてもよい。このP型不純物拡散層のP型不純物濃度は、P型の埋め込み層51のP型不純物濃度よりも低い。このような場合であっても、上記した第1実施形態の効果(1)〜(3)と同様の効果を奏する。
〔第2実施形態〕
上記の第1実施形態では、ドリフト層が1層で構成されている場合について説明した。しかしながら、本発明において、ドリフト層の構成はこれに限定されない。即ち、本発明において、ドリフト層はN型の不純物濃度が異なる2層以上で構成されていてもよい。第2実施形態では、ドリフト層が2層で構成される場合について説明する。
上記の第1実施形態では、ドリフト層が1層で構成されている場合について説明した。しかしながら、本発明において、ドリフト層の構成はこれに限定されない。即ち、本発明において、ドリフト層はN型の不純物濃度が異なる2層以上で構成されていてもよい。第2実施形態では、ドリフト層が2層で構成される場合について説明する。
(構造)
図9は、本発明の第2実施形態に係る半導体装置200の構成例を示す断面図である。図9に示すように、この半導体装置200は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ150と、シリコン基板1上に配置されてLDMOSトランジスタ150を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ150に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
図9は、本発明の第2実施形態に係る半導体装置200の構成例を示す断面図である。図9に示すように、この半導体装置200は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ150と、シリコン基板1上に配置されてLDMOSトランジスタ150を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ150に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
LDMOSトランジスタ150は、ゲート絶縁膜3と、ゲート電極5と、N型のソース7及びドレイン9と、フィールド酸化膜31と、シリコン基板1のうちのN型のドリフト領域20及びドレイン9下に配置されたN型のドリフト層120と、P型の埋め込み層51と、P型のボディ層53と、P型のピックアップ層35と、を備える。
ドリフト層120は2層構造であり、第1ドリフト層(N−層)21と、第1ドリフト層21上に配置されて該第1ドリフト層21よりN型の不純物濃度が高い第2ドリフト層(N層)22と、を有する。第2ドリフト層22の上側部分はフィールド酸化膜31に接している。また、第2ドリフト層22は、フィールド酸化膜31の端部の下からチャネル領域10側へ延出しており、蓄積領域30の一部を構成している。
ドリフト層120は2層構造であり、第1ドリフト層(N−層)21と、第1ドリフト層21上に配置されて該第1ドリフト層21よりN型の不純物濃度が高い第2ドリフト層(N層)22と、を有する。第2ドリフト層22の上側部分はフィールド酸化膜31に接している。また、第2ドリフト層22は、フィールド酸化膜31の端部の下からチャネル領域10側へ延出しており、蓄積領域30の一部を構成している。
(製造方法)
次に、図9に示した半導体装置200の製造方法について説明する。
図10及び図11は、半導体装置200の製造方法を工程順に示す断面図である。図10(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。
このイオン注入工程では、第1ドリフト層21を形成するための工程(以下、第1ドリフトイオン注入工程)と、第2ドリフト層22を形成するための工程(以下、第2ドリフトイオン注入工程)とを行う。例えば、第2ドリフトイオン注入工程では、第1ドリフトイオン注入工程よりも注入エネルギーを小さく設定して、不純物分布の深さを浅くする。また、第2ドリフトイオン注入工程では、第1ドリフトイオン注入工程よりもN型不純物のドーズ量を多く設定して、不純物濃度を高くする。
次に、図9に示した半導体装置200の製造方法について説明する。
図10及び図11は、半導体装置200の製造方法を工程順に示す断面図である。図10(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。
このイオン注入工程では、第1ドリフト層21を形成するための工程(以下、第1ドリフトイオン注入工程)と、第2ドリフト層22を形成するための工程(以下、第2ドリフトイオン注入工程)とを行う。例えば、第2ドリフトイオン注入工程では、第1ドリフトイオン注入工程よりも注入エネルギーを小さく設定して、不純物分布の深さを浅くする。また、第2ドリフトイオン注入工程では、第1ドリフトイオン注入工程よりもN型不純物のドーズ量を多く設定して、不純物濃度を高くする。
次に、シリコン基板1の上方からレジストパターン12を除去する。そして、図10(b)に示すように、シリコン酸化膜11上にレジストパターン13を形成する。次に、このレジストパターン13をマスクに用いて、シリコン基板1にボロン等のP型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン13を除去する。その後、シリコン基板1に熱処理を施して、シリコン基板1中で不純物を拡散させる。これにより、図10(c)に示すように、シリコン基板1にN型の第1ドリフト層21、第2ドリフト層22と、P型の埋め込み層51とを形成する。
これ以降の工程は、第1実施形態と同じである。即ち、図11(a)に示すように、シリコン基板1にフィールド酸化膜31を形成する。次に、図11(b)に示すように、シリコン基板1にP型のボディ層53を形成する。そして、図11(c)に示すように、ゲート絶縁膜3、ゲート電極5、ソース7及びドレイン9、ピックアップ層35を順次形成する。
これ以降の工程は、第1実施形態と同じである。即ち、図11(a)に示すように、シリコン基板1にフィールド酸化膜31を形成する。次に、図11(b)に示すように、シリコン基板1にP型のボディ層53を形成する。そして、図11(c)に示すように、ゲート絶縁膜3、ゲート電極5、ソース7及びドレイン9、ピックアップ層35を順次形成する。
さらに、層間絶縁膜33(図9参照)、コンタクト電極55(図9参照)、配線層57(図9参照)、保護膜61(図9参照)を順次形成する。以上の工程を経て、図9に示した半導体装置200が完成する。
第2実施形態では、LDMOSトランジスタ150が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層120が本発明の「ドリフト層」に対応し、第1ドリフト層21が本発明の「第1ドリフト層」に対応し、第2ドリフト層22が本発明の「第2ドリフト層」に対応している。その他の対応関係は第1実施形態と同じである。
第2実施形態では、LDMOSトランジスタ150が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層120が本発明の「ドリフト層」に対応し、第1ドリフト層21が本発明の「第1ドリフト層」に対応し、第2ドリフト層22が本発明の「第2ドリフト層」に対応している。その他の対応関係は第1実施形態と同じである。
(第2実施形態の効果)
本発明の第2実施形態は、第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(1)また、RESURF効果を得ることができるため、第2ドリフト層22のように、ドリフト領域20の表面近傍の不純物濃度を高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗を低減することができる。
(2)また、第2ドリフト層22が存在することにより、電界効果トランジスタがオンしている時に、ドリフト領域20の空乏層における実効電荷の極性が、ドレイン電圧及び埋め込み層51の影響により反転することをさらに抑制することができ、ドレイン周辺でKirk効果が発生することをさらに抑制することができる。
本発明の第2実施形態は、第1実施形態の効果(1)〜(3)と同様の効果を奏する。
(1)また、RESURF効果を得ることができるため、第2ドリフト層22のように、ドリフト領域20の表面近傍の不純物濃度を高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗を低減することができる。
(2)また、第2ドリフト層22が存在することにより、電界効果トランジスタがオンしている時に、ドリフト領域20の空乏層における実効電荷の極性が、ドレイン電圧及び埋め込み層51の影響により反転することをさらに抑制することができ、ドレイン周辺でKirk効果が発生することをさらに抑制することができる。
(変形例)
第2実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第2実施形態の効果と同様の効果を奏する。第2実施形態の変形例の一を図示する。
図12は、本発明の第2実施形態に係る半導体装置200Aの構成例(変形例)を示す断面図である。図12に示すように、この半導体装置200Aでは、第1ドリフト層21はボディ層53を囲むように厚く形成されている。そして、埋め込み層51は、このボディ層53を囲む第1ドリフト層21内に配置されている。即ち、埋め込み層51は、第1ドリフト層21において、ドレイン9の少なくとも一部の下方を除いて、フィールド酸化膜31の下方に配置されている。また、ドレイン9と埋め込み層51との間に、第1ドリフト層21よりもN型の不純物濃度が高い第2ドリフト層22を備える。
第2実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第2実施形態の効果と同様の効果を奏する。第2実施形態の変形例の一を図示する。
図12は、本発明の第2実施形態に係る半導体装置200Aの構成例(変形例)を示す断面図である。図12に示すように、この半導体装置200Aでは、第1ドリフト層21はボディ層53を囲むように厚く形成されている。そして、埋め込み層51は、このボディ層53を囲む第1ドリフト層21内に配置されている。即ち、埋め込み層51は、第1ドリフト層21において、ドレイン9の少なくとも一部の下方を除いて、フィールド酸化膜31の下方に配置されている。また、ドレイン9と埋め込み層51との間に、第1ドリフト層21よりもN型の不純物濃度が高い第2ドリフト層22を備える。
〔第3実施形態〕
第3実施形態では、ドリフト層が3層で構成される場合について説明する。
(構造)
図13は、本発明の第3実施形態に係る半導体装置300の構成例を示す断面図である。図13に示すように、この半導体装置300は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ250と、シリコン基板1上に配置されてLDMOSトランジスタ250を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ250に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
第3実施形態では、ドリフト層が3層で構成される場合について説明する。
(構造)
図13は、本発明の第3実施形態に係る半導体装置300の構成例を示す断面図である。図13に示すように、この半導体装置300は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ250と、シリコン基板1上に配置されてLDMOSトランジスタ250を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ250に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
LDMOSトランジスタ250は、ゲート絶縁膜3と、ゲート電極5と、N型のソース7及びドレイン9と、フィールド酸化膜31と、シリコン基板1のうちのN型のドリフト領域20及びドレイン9下に配置されたN型のドリフト層220と、P型の埋め込み層51と、P型のボディ層53と、P型のピックアップ層35と、を備える。
ドリフト層220は3層構造であり、第1ドリフト層(N−層)21と、第1ドリフト層21上に配置されて該第1ドリフト層21よりN型の不純物濃度が高い第2ドリフト層(N層)22と、第1ドリフト層21上に配置されて第2ドリフト層22よりもN型の不純物濃度が高い第3ドリフト層(N層)23を有する。そして、この第3ドリフト層23は、フィールド酸化膜31下に配置されており、その上側部分はフィールド酸化膜31に接している。
ドリフト層220は3層構造であり、第1ドリフト層(N−層)21と、第1ドリフト層21上に配置されて該第1ドリフト層21よりN型の不純物濃度が高い第2ドリフト層(N層)22と、第1ドリフト層21上に配置されて第2ドリフト層22よりもN型の不純物濃度が高い第3ドリフト層(N層)23を有する。そして、この第3ドリフト層23は、フィールド酸化膜31下に配置されており、その上側部分はフィールド酸化膜31に接している。
(製造方法)
次に、図13に示した半導体装置300の製造方法について説明する。
図14及び図15は、半導体装置300の製造方法を工程順に示す断面図である。図14(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。このイオン注入工程では、第2実施形態と同様、第1ドリフトイオン注入工程と、第2ドリフトイオン注入工程とを行う。その後、シリコン基板1の上方からレジストパターン12を除去する。
次に、図13に示した半導体装置300の製造方法について説明する。
図14及び図15は、半導体装置300の製造方法を工程順に示す断面図である。図14(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。このイオン注入工程では、第2実施形態と同様、第1ドリフトイオン注入工程と、第2ドリフトイオン注入工程とを行う。その後、シリコン基板1の上方からレジストパターン12を除去する。
次に、シリコン基板1に熱処理を施して、シリコン基板1中で不純物を拡散させる。これにより、図14(b)に示すように、シリコン基板1にN型の第1ドリフト層21、第2ドリフト層22を形成する。
次に、図14(c)に示すように、シリコン基板1にフィールド酸化膜を形成するためのトレンチ14を形成し、さらにシリコン基板1を熱酸化してシリコン酸化膜15を形成する。そして、例えばシリコン酸化膜15を介して、シリコン基板1の上方にレジストパターン16を形成する。このレジストパターン16は、P型の埋め込み層を形成する領域とドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。
次に、図14(c)に示すように、シリコン基板1にフィールド酸化膜を形成するためのトレンチ14を形成し、さらにシリコン基板1を熱酸化してシリコン酸化膜15を形成する。そして、例えばシリコン酸化膜15を介して、シリコン基板1の上方にレジストパターン16を形成する。このレジストパターン16は、P型の埋め込み層を形成する領域とドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。
次に、このレジストパターン16をマスクに用いて、シリコン基板1にボロン等のP型不純物をイオン注入する。また、このP型不純物のイオン注入と前後して、レジストパターン16をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン16を除去する。その後、シリコン基板1に熱処理を施して、シリコン基板1中で不純物を拡散させる。これにより、埋め込み層51と第3ドリフト層23とを形成する。
次に、トレンチ14内にシリコン酸化膜を埋め込む。これにより、図15(a)に示すように、フィールド酸化膜31を形成する。なお、シリコン酸化膜15は、例えばフィールド酸化膜31の形成過程で除去する。
これ以降の工程は、第1実施形態と同じである。即ち、図15(b)に示すように、シリコン基板1にP型のボディ層53を形成する。次に、図15(c)に示すように、ゲート絶縁膜3、ゲート電極5、ソース7及びドレイン9、ピックアップ層35を順次形成する。そして、層間絶縁膜33(図13参照)、コンタクト電極55(図13参照)、配線層57(図13参照)、保護膜61(図13参照)を順次形成する。以上の工程を経て、図13に示した半導体装置300が完成する。
これ以降の工程は、第1実施形態と同じである。即ち、図15(b)に示すように、シリコン基板1にP型のボディ層53を形成する。次に、図15(c)に示すように、ゲート絶縁膜3、ゲート電極5、ソース7及びドレイン9、ピックアップ層35を順次形成する。そして、層間絶縁膜33(図13参照)、コンタクト電極55(図13参照)、配線層57(図13参照)、保護膜61(図13参照)を順次形成する。以上の工程を経て、図13に示した半導体装置300が完成する。
第3実施形態では、LDMOSトランジスタ250が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層220が本発明の「ドリフト層」に対応し、第1ドリフト層21が本発明の「第1ドリフト層」に対応し、第2ドリフト層22が本発明の「第2ドリフト層」に対応し、第3ドリフト層23が本発明の「第3ドリフト層」に対応している。その他の対応関係は第1実施形態と同じである。
(第3実施形態の効果)
本発明の第3実施形態は、第1実施形態の効果(1)〜(3)、第2実施形態の効果(1)、(2)と同様の効果を奏する。
また、RESURF効果を得ることができるため、第3ドリフト層23のように、ドリフト領域20の表面近傍の不純物濃度をさらに高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗をさらに低減することができる。ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。
ここで、第3ドリフト層23はトレンチ14のエッチ後に形成されるため、第3ドリフト層23の不純物ドーズ量はトレンチ14のエッチングばらつきによる影響を受けない。つまり、オン抵抗及びRESURF効果の製造ばらつきは少ない。また、第2ドリフト層22と第3ドリフト層23を分けて形成するため、フィールド酸化膜下とフィールド酸化膜端のそれぞれでオン抵抗とRESURF効果の最適化を図れる。
(変形例)
第3実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第3実施形態の効果と同様の効果を奏する。
本発明の第3実施形態は、第1実施形態の効果(1)〜(3)、第2実施形態の効果(1)、(2)と同様の効果を奏する。
また、RESURF効果を得ることができるため、第3ドリフト層23のように、ドリフト領域20の表面近傍の不純物濃度をさらに高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗をさらに低減することができる。ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。
ここで、第3ドリフト層23はトレンチ14のエッチ後に形成されるため、第3ドリフト層23の不純物ドーズ量はトレンチ14のエッチングばらつきによる影響を受けない。つまり、オン抵抗及びRESURF効果の製造ばらつきは少ない。また、第2ドリフト層22と第3ドリフト層23を分けて形成するため、フィールド酸化膜下とフィールド酸化膜端のそれぞれでオン抵抗とRESURF効果の最適化を図れる。
(変形例)
第3実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第3実施形態の効果と同様の効果を奏する。
〔第4実施形態〕
上記の第1〜第3実施形態では、フィールド酸化膜をSTI法で形成する場合について説明した。しかしながら、本発明において、フィールド酸化膜の形成方法はSTI法に限定されるものではない。第4実施形態では、フィールド酸化膜がLOCOS(LOCal Oxidation of Silicon)法で形成される場合について説明する。
上記の第1〜第3実施形態では、フィールド酸化膜をSTI法で形成する場合について説明した。しかしながら、本発明において、フィールド酸化膜の形成方法はSTI法に限定されるものではない。第4実施形態では、フィールド酸化膜がLOCOS(LOCal Oxidation of Silicon)法で形成される場合について説明する。
(構造)
図16は、本発明の第4実施形態に係る半導体装置400の構成例を示す断面図である。図16に示すように、この半導体装置400は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ350と、シリコン基板1上に配置されてLDMOSトランジスタ350を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ350に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
LDMOSトランジスタ350は、ゲート絶縁膜3と、ゲート電極5と、N型のソース7及びドレイン9と、フィールド酸化膜131と、シリコン基板1のうちのN型のドリフト領域20及びドレイン9下に配置されたN型のドリフト層120と、P型の埋め込み層51と、P型のボディ層53と、P型のピックアップ層35と、を備える。ここで、フィールド酸化膜131は、LOCOS法で形成されたシリコン酸化膜である。
図16は、本発明の第4実施形態に係る半導体装置400の構成例を示す断面図である。図16に示すように、この半導体装置400は、例えば、P型のシリコン基板1と、このシリコン基板1に形成されたNチャネル型のLDMOSトランジスタ350と、シリコン基板1上に配置されてLDMOSトランジスタ350を覆う層間絶縁膜33と、層間絶縁膜33を貫いてLDMOSトランジスタ350に接続するコンタクト電極55と、配線層57と、保護膜61と、を備える。
LDMOSトランジスタ350は、ゲート絶縁膜3と、ゲート電極5と、N型のソース7及びドレイン9と、フィールド酸化膜131と、シリコン基板1のうちのN型のドリフト領域20及びドレイン9下に配置されたN型のドリフト層120と、P型の埋め込み層51と、P型のボディ層53と、P型のピックアップ層35と、を備える。ここで、フィールド酸化膜131は、LOCOS法で形成されたシリコン酸化膜である。
(製造方法)
次に、図16に示した半導体装置400の製造方法について説明する。
図17及び図18は、半導体装置400の製造方法を工程順に示す断面図である。図17(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。このイオン注入工程では、第2実施形態と同様、第1ドリフトイオン注入工程と、第2ドリフトイオン注入工程とを行う。
次に、シリコン基板1の上方からレジストパターン12を除去する。そして、図17(b)に示すように、シリコン酸化膜11上にレジストパターン13を形成する。次に、このレジストパターン13をマスクに用いて、シリコン基板1にボロン等のP型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン13を除去する。
次に、図16に示した半導体装置400の製造方法について説明する。
図17及び図18は、半導体装置400の製造方法を工程順に示す断面図である。図17(a)に示すように、まず、シリコン基板1上にシリコン酸化膜11を形成し、その上にレジストパターン12を形成する。次に、このレジストパターン12をマスクに用いて、シリコン基板1にリン等のN型不純物をイオン注入する。このイオン注入工程では、第2実施形態と同様、第1ドリフトイオン注入工程と、第2ドリフトイオン注入工程とを行う。
次に、シリコン基板1の上方からレジストパターン12を除去する。そして、図17(b)に示すように、シリコン酸化膜11上にレジストパターン13を形成する。次に、このレジストパターン13をマスクに用いて、シリコン基板1にボロン等のP型不純物をイオン注入する。イオン注入後、シリコン基板1の上方からレジストパターン13を除去する。
次に、LOCOS法を用いて、シリコン基板1にフィールド酸化膜131を形成する。LOCOS法は、シリコン窒化膜をマスクに用いて、シリコン基板1を熱酸化することで、マスク下から露出している領域のみにシリコン酸化膜を厚く形成する方法である。フィールド酸化時の熱処理により、シリコン基板1中で不純物を拡散させる。これにより、図17(c)に示すように、シリコン基板1にN型の第1ドリフト層21と、第2ドリフト層22と、P型の埋め込み層51とを形成する。
これ以降の工程は、第1実施形態と同じである。即ち、図18(a)に示すように、シリコン基板1にP型のボディ層53を形成する。次に、図18(b)に示すように、ゲート絶縁膜3、ゲート電極5、ソース7及びドレイン9、ピックアップ層35を順次形成する。そして、層間絶縁膜33(図16参照)、コンタクト電極55(図16参照)、配線層57(図16参照)、保護膜61(図16参照)を順次形成する。以上の工程を経て、図16に示した半導体装置400が完成する。
第4実施形態では、LDMOSトランジスタ350が本発明の「電界効果トランジスタ」に対応している。また、フィールド酸化膜131が本発明の「フィールド酸化膜」に対応している。その他の対応関係は第1実施形態と同じである。
第4実施形態では、LDMOSトランジスタ350が本発明の「電界効果トランジスタ」に対応している。また、フィールド酸化膜131が本発明の「フィールド酸化膜」に対応している。その他の対応関係は第1実施形態と同じである。
(第4実施形態の効果)
本発明の第4実施形態は、第1実施形態の効果(1)〜(3)、第2実施形態の効果(1)、(2)と同様の効果を奏する。
(変形例)
第4実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第4実施形態の効果と同様の効果を奏する。
本発明の第4実施形態は、第1実施形態の効果(1)〜(3)、第2実施形態の効果(1)、(2)と同様の効果を奏する。
(変形例)
第4実施形態においても、第1実施形態の変形例(1)〜(5)を適用してよい。このような場合であっても、上記した第4実施形態の効果と同様の効果を奏する。
<第5実施形態>
(構造)
図19は、本発明の第5実施形態に係るLDMOSトランジスタ500の構成例を示す平面図である。また、図20及び図21は、LDMOSトランジスタ500の構成例を示すA−A´断面図及びB−B´断面図である。なお、図19では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図19〜図21に示すように、このLDMOSトランジスタ500は、例えば、P型のシリコン基板401(P−sub)に形成されたNチャネル型の電界効果トランジスタである。このLDMOSトランジスタ500は、シリコン基板401と、シリコン基板401上に形成されたゲート絶縁膜403と、ゲート電極405と、ゲート電極405の両側下のシリコン基板401に形成されたN型のソース407及びドレイン409と、シリコン基板401のうちのチャネルとなる領域(以下、チャネル領域)410とドレイン409との間に配置されたN型のドリフト領域420と、ドリフト領域420上に配置されたフィールド酸化膜431と、シリコン基板401上を覆う層間絶縁膜433と、ゲート電極405と、ソース407及びドレイン409を層間絶縁膜433上にそれぞれ引き出すためのコンタクト電極455とを備える。
(構造)
図19は、本発明の第5実施形態に係るLDMOSトランジスタ500の構成例を示す平面図である。また、図20及び図21は、LDMOSトランジスタ500の構成例を示すA−A´断面図及びB−B´断面図である。なお、図19では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図19〜図21に示すように、このLDMOSトランジスタ500は、例えば、P型のシリコン基板401(P−sub)に形成されたNチャネル型の電界効果トランジスタである。このLDMOSトランジスタ500は、シリコン基板401と、シリコン基板401上に形成されたゲート絶縁膜403と、ゲート電極405と、ゲート電極405の両側下のシリコン基板401に形成されたN型のソース407及びドレイン409と、シリコン基板401のうちのチャネルとなる領域(以下、チャネル領域)410とドレイン409との間に配置されたN型のドリフト領域420と、ドリフト領域420上に配置されたフィールド酸化膜431と、シリコン基板401上を覆う層間絶縁膜433と、ゲート電極405と、ソース407及びドレイン409を層間絶縁膜433上にそれぞれ引き出すためのコンタクト電極455とを備える。
図20及び図21に示すように、ゲート電極405は、ゲート絶縁膜403上からフィールド酸化膜431上にかけて形成されている。また、ソース407及びドレイン409はそれぞれN型不純物を高濃度に含み、フィールド酸化膜431下からそれぞれ露出している。ソース407及びドレイン409は、後述するN層423や、N+層471よりもN型不純物を高濃度に含むN++層からなる。
ゲート絶縁膜403は、例えば、シリコン基板401を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜431は、例えば、LOCOS(Local Oxidation of Silicon)膜である。
ゲート絶縁膜403は、例えば、シリコン基板401を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜431は、例えば、LOCOS(Local Oxidation of Silicon)膜である。
ドリフト領域420は、シリコン基板1に設けられてN型不純物を含むN−ドリフト層(以下、N−層)421と、シリコン基板401に設けられてN−層421よりもN型不純物を高濃度に含む第1ドレインエクステンション(以下、N層)423とを有する。図20及び図21に示すように、N−層421上にN層423が配置されており、N層423はドレイン409と接している。また、N層423の上側部分はフィールド酸化膜431と接している。
さらに、チャネル長方向(即ち、X軸方向)において、N層423及びN−層421はフィールド酸化膜431の端部の下からチャネル領域410側へ延出して、蓄積領域430を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられたときに、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。
さらに、チャネル長方向(即ち、X軸方向)において、N層423及びN−層421はフィールド酸化膜431の端部の下からチャネル領域410側へ延出して、蓄積領域430を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられたときに、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。
また、このLDMOSトランジスタ500は、N層423及びN−層421の真下に配置された第1のP型埋め込み層(第1PBL;以下、P層)451と、ソース407下からチャネル領域410にかけて形成されたP型のボディ層(P−body層)453と、ソース407の内側に配置されてP−body層453と電気的に接続する高濃度のP型不純物拡散層(P++層)435と、を備える。この実施形態では、例えばP−body層453がチャネル領域410を構成している。P層451、P−body層453及びP++層435の何れも、シリコン基板401よりもP型不純物を高濃度に含む。また、例えば、P++層435はP−body層453よりもP型不純物を高濃度に含み、P−body層453はP層451よりもP型不純物を高濃度に含む。
図19及び図21に示すように、コンタクト電極455はソース407上とP++層435上とにそれぞれ配置されており、これらのコンタクト電極455は例えば層間絶縁膜433上に配置された図示しない配線層によって電気的に接続されている。これにより、コンタクト電極455を介して、ソース407と、P−body層453及びシリコン基板401が同電位を維持できるようになっている。また、このLDMOSトランジスタ500では、チャネル長方向において、P−body層453とN層423との間にN−層421が介在しており、蓄積領域430においてN層423の端部に電界が集中することを抑制できるようになっている。
この第5実施形態では、シリコン基板401が本発明の「半導体基板」に対応し、LDMOSトランジスタ500が本発明の「電界効果トランジスタ」に対応している。また、N型が本発明の「第1導電型」に対応し、P型が本発明の「第2導電型」に対応している。さらに、P層451が本発明の「第1不純物拡散層」に対応している。また、N−層421が本発明の「第1ドリフト層」に対応し、N層423が本発明の「第2ドリフト層」に対応している。
(第5実施形態の効果)
本発明の第5実施形態は、以下の効果を奏する。
(1)N型のドリフト領域420の真下にP層451が配置されており、ドリフト領域420を構成しているN−層421とP層451との間にPN接合が形成される。これにより、オフ状態のLDMOSトランジスタ500においてドリフト領域420を効率良く空乏化することができ、ソース407とシリコン基板401とを電気的に接続した状態でソース407−ドレイン409間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域420を完全空乏化することが容易となる。これにより、ドリフト領域420の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を高く維持することができる。
本発明の第5実施形態は、以下の効果を奏する。
(1)N型のドリフト領域420の真下にP層451が配置されており、ドリフト領域420を構成しているN−層421とP層451との間にPN接合が形成される。これにより、オフ状態のLDMOSトランジスタ500においてドリフト領域420を効率良く空乏化することができ、ソース407とシリコン基板401とを電気的に接続した状態でソース407−ドレイン409間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域420を完全空乏化することが容易となる。これにより、ドリフト領域420の表面電界を緩和する(即ち、RESURF効果を得る)ことができ、オフ状態でのドレイン耐圧(即ち、OFF−BVdss)を高く維持することができる。
(2)また、RESURF効果を得ることができるため、N層423のように、ドリフト領域420の表面近傍のN型不純物濃度を高めることができる。これにより、OFF−BVdssを高く維持しつつ、オン抵抗(RON.sp)を低減することができる。例えば図22の矢印で示すように、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
なお、図22において、横軸のBVdssとは、シリコン基板401、ゲート電極405及びソース407とを電気的に接続した状態(即ち、オフ状態)で、ドレイン409に逆バイアスを印加したときに、アバランシェ降伏によりドレイン409からソース407及びシリコン基板401へ電流が流れ始めるときの電圧値である。また、縦軸のRon・spは、LDMOSトランジスタ500がオンしている時のソース407−ドレイン409間の抵抗値であって、該抵抗値を素子の単位面積当たりで示した値である。
なお、図22において、横軸のBVdssとは、シリコン基板401、ゲート電極405及びソース407とを電気的に接続した状態(即ち、オフ状態)で、ドレイン409に逆バイアスを印加したときに、アバランシェ降伏によりドレイン409からソース407及びシリコン基板401へ電流が流れ始めるときの電圧値である。また、縦軸のRon・spは、LDMOSトランジスタ500がオンしている時のソース407−ドレイン409間の抵抗値であって、該抵抗値を素子の単位面積当たりで示した値である。
(3)また、N−層421上に、N−層421よりもN型不純物を高濃度に含む(即ち、多数キャリアである電子を多く含む)N層423が配置されている。これにより、LDMOSトランジスタ500がオンしている時に、ドリフト領域420の空乏層における実効電荷がドレイン電圧及びP層423の影響を受けてプラス(+)からマイナス(−)に変化することを抑制することができ、実効チャネルがドレイン409まで広がること(即ち、ドレイン409の周辺でKirk効果が発生すること)を抑制することができる。これにより、ドレイン409の端部に電界が集中することを防ぐことができるので、例えば図23の矢印で示すように、オン状態でのドレイン耐圧(即ち、ON−BVdss)を高く維持することができる。
なお、図23において、横軸のVdsとは、シリコン基板401及びソース407を電気的に接続し、且つ、ゲート電極405に一定のバイアスを印加した状態(即ち、オン状態)で、ドレイン409に印加する電圧値のことである。縦軸のIdsとは、ドレイン409からソース407に流れる電流値のことである。また、図23における比較形態とは、LDMOSトランジスタ500においてN層423を備えていない態様のことである。図23における実施形態とは、例えばLDMOSトランジスタ500(即ち、N層423を備える態様)のことである。
(4)また、本発明の第5実施形態では、チャネル長方向において、N層423はフィールド酸化膜431の端部の下からチャネル領域410側へ延出して、蓄積領域430を構成している。これにより、チャネル領域410及び蓄積領域430の周辺においても、Kirk効果の発生を抑制することができる。
(変形例)
(1)なお、上記の第5実施形態では、N層423及びN−層421とP層451の位置関係について、P層451はN層423及びN−層421の真下に位置する場合について説明した。しかしながら、第1実施形態において、上記の位置関係はこれに限定されるものではなく、P層451はN層423及びN−層421の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、N層423及びN−層421の真下にP層451の少なくとも一部があれば、LDMOSトランジスタ500のオフ時に、N層423及びN−層421をP層451の側から空乏化して、RESURF効果を得ることができる。
(1)なお、上記の第5実施形態では、N層423及びN−層421とP層451の位置関係について、P層451はN層423及びN−層421の真下に位置する場合について説明した。しかしながら、第1実施形態において、上記の位置関係はこれに限定されるものではなく、P層451はN層423及びN−層421の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、N層423及びN−層421の真下にP層451の少なくとも一部があれば、LDMOSトランジスタ500のオフ時に、N層423及びN−層421をP層451の側から空乏化して、RESURF効果を得ることができる。
(2)また、上記の第5実施形態では、LDMOSトランジスタ500と他の素子(例えば、pMOSトランジスタ、抵抗素子又はキャパシタ等)とを同一のシリコン基板1に混載して、半導体装置を構成してもよい。このような場合であっても、上記の第5実施形態と同様の効果を奏する。
(3)さらに、上記の第5実施形態では、LDMOSトランジスタ500がNチャネル型の場合を示したが、LDMOSトランジスタ500はPチャネル型であってもよい。即ち、第1実施形態において、N型をP型に、P型をN型にそれぞれ入れ替えてもよい。このような場合であっても、Pチャネル型のLDMOSトランジスタ500において、上記の第5実施形態と同様の効果を奏する。
(4)また、第5実施形態においても、第1実施形態の変形例(3)〜(5)を適用してよい。この場合は、N−層421のうちの、N層423とP層451とに挟まれた部分が、本発明の「第1導電型の第1ドリフト層」に対応する。
(3)さらに、上記の第5実施形態では、LDMOSトランジスタ500がNチャネル型の場合を示したが、LDMOSトランジスタ500はPチャネル型であってもよい。即ち、第1実施形態において、N型をP型に、P型をN型にそれぞれ入れ替えてもよい。このような場合であっても、Pチャネル型のLDMOSトランジスタ500において、上記の第5実施形態と同様の効果を奏する。
(4)また、第5実施形態においても、第1実施形態の変形例(3)〜(5)を適用してよい。この場合は、N−層421のうちの、N層423とP層451とに挟まれた部分が、本発明の「第1導電型の第1ドリフト層」に対応する。
<第6実施形態>
上記の第5実施形態では、N型のドリフト領域420下にP層451を配置することによりRESURF効果を得ることができることについて説明した。また、ドリフト領域420がN層423を有することによりオン抵抗を低減することができ、Kirk効果の発生を抑制することができることについても説明した。ここで、本発明の実施形態では、P層451よりも高濃度のP型不純物拡散層をドリフト領域420下に配置すると共に、N層423よりも高濃度のN型不純物拡散層をドリフト領域420に加えてもよい。第6実施形態では、このような態様について説明する。
上記の第5実施形態では、N型のドリフト領域420下にP層451を配置することによりRESURF効果を得ることができることについて説明した。また、ドリフト領域420がN層423を有することによりオン抵抗を低減することができ、Kirk効果の発生を抑制することができることについても説明した。ここで、本発明の実施形態では、P層451よりも高濃度のP型不純物拡散層をドリフト領域420下に配置すると共に、N層423よりも高濃度のN型不純物拡散層をドリフト領域420に加えてもよい。第6実施形態では、このような態様について説明する。
(構造)
図24は、本発明の第6実施形態に係るLDMOSトランジスタ600の構成例を示す平面図である。また、図25及び図26は、第6実施形態に係るLDMOSトランジスタ600の構成例を示すA−A´断面図及びB−B´断面図である。なお、図24では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図24〜図26に示すように、このLDMOSトランジスタ600において、第5実施形態で説明したLDMOSトランジスタ500との構造上の違いは、P+層461及びN+層471を追加した点である。これ以外の構成は、LDMOSトランジスタ500とLDMOSトランジスタ600とで同じである。
図24は、本発明の第6実施形態に係るLDMOSトランジスタ600の構成例を示す平面図である。また、図25及び図26は、第6実施形態に係るLDMOSトランジスタ600の構成例を示すA−A´断面図及びB−B´断面図である。なお、図24では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図24〜図26に示すように、このLDMOSトランジスタ600において、第5実施形態で説明したLDMOSトランジスタ500との構造上の違いは、P+層461及びN+層471を追加した点である。これ以外の構成は、LDMOSトランジスタ500とLDMOSトランジスタ600とで同じである。
即ち、LDMOSトランジスタ600は、N型のドリフト領域420下に配置されたP+層461を備える。P+層461は、P層451よりもP型不純物濃度が高く、且つ、P++層435よりもP型不純物濃度が低い。また、ドリフト領域420は、P+層461上に配置されたN+層471を有する。N+層471は、N層423よりもN型不純物濃度が高く、且つ、N++で示すソース407及びドレイン409よりもN型不純物濃度が低い。
図25及び図26に示すように、フィールド酸化膜431の真下にN+層471及びP+層461が位置する。また、N+層471の真下にP+層461が位置する。さらに、N+層471の下側部分はP+層461と接し、N+層471の上側部分はフィールド酸化膜431と接している。
第6実施形態では、P+層461が本発明の「第2不純物拡散層」に対応し、N+層471が本発明の第3ドリフト層に対応している。また、LDMOSトランジスタ600が本発明の「電界効果トランジスタ」に対応している。その他の対応関係は、第5実施形態と同じである。
第6実施形態では、P+層461が本発明の「第2不純物拡散層」に対応し、N+層471が本発明の第3ドリフト層に対応している。また、LDMOSトランジスタ600が本発明の「電界効果トランジスタ」に対応している。その他の対応関係は、第5実施形態と同じである。
(第6実施形態の効果)
本発明の第6実施形態は、第5実施形態の効果(1)〜(4)の効果に加え、以下の効果を奏する。
(1)P層451よりもP型不純物濃度が高いP+層461がドリフト領域420下に配置されているため、RESURF効果をさらに得ることができる。これにより、OFF−BVdssをさらに高めることができる。
(2)また、RESURF効果をさらに高めることができるため、N+層471のように、ドリフト領域420の表面近傍のN型不純物濃度をさらに高めることができる。これにより、OFF−BVdssをさらに高めると共に、オン抵抗をさらに低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。
本発明の第6実施形態は、第5実施形態の効果(1)〜(4)の効果に加え、以下の効果を奏する。
(1)P層451よりもP型不純物濃度が高いP+層461がドリフト領域420下に配置されているため、RESURF効果をさらに得ることができる。これにより、OFF−BVdssをさらに高めることができる。
(2)また、RESURF効果をさらに高めることができるため、N+層471のように、ドリフト領域420の表面近傍のN型不純物濃度をさらに高めることができる。これにより、OFF−BVdssをさらに高めると共に、オン抵抗をさらに低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性をさらに改善することができる。
(3)また、N層423よりもN型不純物濃度が高いN+層471が、P+層461上に配置されている。これにより、LDMOSトランジスタ600がオンしている時に、ドリフト領域420の空乏層における実効電荷がドレイン電圧、P層451及びP+層461の影響を受けてプラス(+)からマイナス(−)に変化することをさらに抑制することができ、ドレイン409の周辺でKirk効果が発生することをさらに抑制することができる。これにより、ドレイン409の端部に電界が集中することをさらに防ぐことができ、ON−BVdssをさらに高めることができる。
(変形例)
(1)なお、上記の第6実施形態では、P+層461はN+層471の真下に位置する場合について説明した。しかしながら、第6実施形態において、上記の位置関係はこれに限定されるものではなく、P+層461はN+層471の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、N+層471の真下にP+層461の少なくとも一部があれば、LDMOSトランジスタ600のオフ時に、N+層471をP+層461の側から空乏化して、RESURF効果を得ることができる。
(2)また、第1実施形態の変形例(3)〜(5)、第5実施形態の変形例(1)〜(3)を第6実施形態に適用してもよい。
(1)なお、上記の第6実施形態では、P+層461はN+層471の真下に位置する場合について説明した。しかしながら、第6実施形態において、上記の位置関係はこれに限定されるものではなく、P+層461はN+層471の真下から多少ずれた位置に配置されていてもよい。このような構成であっても、N+層471の真下にP+層461の少なくとも一部があれば、LDMOSトランジスタ600のオフ時に、N+層471をP+層461の側から空乏化して、RESURF効果を得ることができる。
(2)また、第1実施形態の変形例(3)〜(5)、第5実施形態の変形例(1)〜(3)を第6実施形態に適用してもよい。
<第7実施形態>
上記の第6実施形態では、N型のドリフト領域420下にP層451及びP+層461が配置されていることについて説明した。また、ドリフト領域420はN−層421、N層423及びN+層471を有することについて説明した。しかしながら、本発明の実施形態では、第6実施形態で説明した態様において、P層451及びN層423を省いてもよい。第7実施形態では、このような態様について説明する。
上記の第6実施形態では、N型のドリフト領域420下にP層451及びP+層461が配置されていることについて説明した。また、ドリフト領域420はN−層421、N層423及びN+層471を有することについて説明した。しかしながら、本発明の実施形態では、第6実施形態で説明した態様において、P層451及びN層423を省いてもよい。第7実施形態では、このような態様について説明する。
(構造)
図27は、本発明の第7実施形態に係るLDMOSトランジスタ700の構成例を示す平面図である。また、図28及び図29は、LDMOSトランジスタ700の構成例を示すA−A´断面図及びB−B´断面図である。なお、図27では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図27〜図29に示すように、このLDMOSトランジスタ700において、第6実施形態で説明したLDMOSトランジスタ600との構造上の違いは、P層451及びN層423が省かれている点である。これ以外の構成は、LDMOSトランジスタ600とLDMOSトランジスタ700とで同じである。
図27は、本発明の第7実施形態に係るLDMOSトランジスタ700の構成例を示す平面図である。また、図28及び図29は、LDMOSトランジスタ700の構成例を示すA−A´断面図及びB−B´断面図である。なお、図27では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
図27〜図29に示すように、このLDMOSトランジスタ700において、第6実施形態で説明したLDMOSトランジスタ600との構造上の違いは、P層451及びN層423が省かれている点である。これ以外の構成は、LDMOSトランジスタ600とLDMOSトランジスタ700とで同じである。
(第7実施形態の効果)
本発明の第7実施形態は、第5実施形態の効果(4)の効果に加え、以下の効果を奏する。
(1)P型のシリコン基板401よりもP型不純物濃度が高いP+層461がドリフト領域420下に配置されている。これにより、RESURF効果を得ることができ、OFF−BVdssを高く維持することができる。
(2)また、RESURF効果を得ることができるため、N+層471のように、ドリフト領域420の表面近傍のN型不純物濃度を高めることができる。これにより、OFF−BVdssを高めると共に、オン抵抗を低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
本発明の第7実施形態は、第5実施形態の効果(4)の効果に加え、以下の効果を奏する。
(1)P型のシリコン基板401よりもP型不純物濃度が高いP+層461がドリフト領域420下に配置されている。これにより、RESURF効果を得ることができ、OFF−BVdssを高く維持することができる。
(2)また、RESURF効果を得ることができるため、N+層471のように、ドリフト領域420の表面近傍のN型不純物濃度を高めることができる。これにより、OFF−BVdssを高めると共に、オン抵抗を低減することができ、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
(3)また、N−層421よりもN型不純物濃度が高いN+層471が、P+層461上に配置されている。これにより、LDMOSトランジスタ700がオンしている時に、ドリフト領域420の空乏層における実効電荷がドレイン電圧及びP+層461の影響を受けてプラス(+)からマイナス(−)に変化することを抑制することができ、ドレイン409の周辺でKirk効果が発生することを抑制することができる。これにより、ドレイン409の端部に電界が集中することを防ぐことができ、ON−BVdssを高く維持することができる。
(変形例)
第1実施形態で説明した変形例(3)〜(5)、第5実施形態の変形例(2)(3)、第6実施形態の変形例(1)を第7実施形態に適用してもよい。
(測定方法)
本実施形態において、電界効果トランジスタの断面を観測する方法としては、SCM(Scanning Capacitance Microscopy)等が挙げられる。その方法は、断面加工を施した半導体表面を導電性コーティングされた探針を用いて走査し、キャリア濃度に相関した容量変動を測定し、キャリア分布を二次元的に可視化するものである。
〔その他〕
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づ
いて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本
発明の範囲に含まれる。
第1実施形態で説明した変形例(3)〜(5)、第5実施形態の変形例(2)(3)、第6実施形態の変形例(1)を第7実施形態に適用してもよい。
(測定方法)
本実施形態において、電界効果トランジスタの断面を観測する方法としては、SCM(Scanning Capacitance Microscopy)等が挙げられる。その方法は、断面加工を施した半導体表面を導電性コーティングされた探針を用いて走査し、キャリア濃度に相関した容量変動を測定し、キャリア分布を二次元的に可視化するものである。
〔その他〕
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づ
いて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本
発明の範囲に含まれる。
1 シリコン基板
3 ゲート絶縁膜
5 ゲート電極
7 ソース
9 ドレイン
10 チャネル領域
11、15 シリコン酸化膜
12、13、16 レジストパターン
14 トレンチ
20 ドリフト領域
21 (第1)ドリフト層
22 第2ドリフト層
23 第3ドリフト層
30 蓄積領域
31、131 フィールド酸化膜
33 層間絶縁膜
35 ピックアップ層
50、150、250、350 LDMOSトランジスタ
51 埋め込み層
53 ボディ層
55 コンタクト電極
57 配線層
61 保護膜
100、200、300、400 半導体装置
120、220 ドリフト層
401 シリコン基板
403 ゲート絶縁膜
405 ゲート電極
407 ソース(N++層)
409 ドレイン(N++層)
410 チャネル領域
420 ドリフト領域
421 N−層
423 N層
430 蓄積領域
431 フィールド酸化膜
433 層間絶縁膜
435 P++層
451 P層(P型埋め込み層)
453 P−body層
455 コンタクト電極
461 P+層
471 N+層
500、600、700 LDMOSトランジスタ
3 ゲート絶縁膜
5 ゲート電極
7 ソース
9 ドレイン
10 チャネル領域
11、15 シリコン酸化膜
12、13、16 レジストパターン
14 トレンチ
20 ドリフト領域
21 (第1)ドリフト層
22 第2ドリフト層
23 第3ドリフト層
30 蓄積領域
31、131 フィールド酸化膜
33 層間絶縁膜
35 ピックアップ層
50、150、250、350 LDMOSトランジスタ
51 埋め込み層
53 ボディ層
55 コンタクト電極
57 配線層
61 保護膜
100、200、300、400 半導体装置
120、220 ドリフト層
401 シリコン基板
403 ゲート絶縁膜
405 ゲート電極
407 ソース(N++層)
409 ドレイン(N++層)
410 チャネル領域
420 ドリフト領域
421 N−層
423 N層
430 蓄積領域
431 フィールド酸化膜
433 層間絶縁膜
435 P++層
451 P層(P型埋め込み層)
453 P−body層
455 コンタクト電極
461 P+層
471 N+層
500、600、700 LDMOSトランジスタ
Claims (6)
- 半導体基板に形成されたソースおよびドレインと、
前記半導体基板上に形成されたフィールド酸化膜と、
前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第1導電型のドリフト層と、
前記ドレインの下方かつ前記ドリフト層の下に接し、前記第1導電型と異なる第2導電型からなる第1の領域と、
前記第1の領域を除いて前記ドリフト層の下に接する、第2導電型からなる第2の領域と、を備え、
前記第1の領域の第2導電型の不純物濃度は、前記第2の領域の第2導電型の不純物濃度より低く、
前記ドリフト層は、
第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層より第1導電型の不純物濃度が高い第2ドリフト層と、
前記第1ドリフト層上に配置されて前記第2ドリフト層よりも第1導電型の不純物濃度が高い第3ドリフト層と、を有し、
前記第3ドリフト層は、前記フィールド酸化膜下に配置されて該フィールド酸化膜に接していること特徴とする電界効果トランジスタ。 - 前記第2ドリフト層は、前記フィールド酸化膜の端部の下から前記チャネル領域側へ延出していることを特徴とする請求項1に記載の電界効果トランジスタ。
- 前記第1の領域の第2導電型の不純物濃度は、前記半導体基板と同じ不純物濃度であることを特徴とする請求項1又は請求項2に記載の電界効果トランジスタ。
- 半導体基板に形成されたソースおよびドレインと、
前記半導体基板上に形成されたフィールド酸化膜と、
前記フィールド酸化膜の下に形成され、前記ドレインの下層および前記ドレインとチャネル領域との間に形成された第1導電型のドリフト層と、
前記ドレインの下方かつ前記ドリフト層の下に接し、前記第1導電型と異なる第2導電型からなる第1の領域と、
前記第1の領域を除いて前記ドリフト層の下に接する、第2導電型からなる第2の領域と、を備え、
前記第1の領域の第2導電型の不純物濃度は、前記第2の領域の第2導電型の不純物濃度より低く、
前記ドリフト層は、
第1ドリフト層と、前記第1ドリフト層上に配置されて該第1ドリフト層より第1導電型の不純物濃度が高い第3ドリフト層と、を備え、
前記第3ドリフト層は、前記フィールド酸化膜下に配置されて該フィールド酸化膜に接しており、
前記第2の領域は、前記第3ドリフト層下に配置されて該第3ドリフト層に接していること特徴とする電界効果トランジスタ。 - 前記ドリフト層は、
前記第1ドリフト層上に配置されて、且つ、該第1ドリフト層より第1導電型の不純物濃度が高く、前記第3ドリフト層より第1導電型の不純物濃度が低い第2ドリフト層を備えること特徴とする請求項4に記載の電界効果トランジスタ。 - 請求項1から請求項5の何れか一項に記載の電界効果トランジスタを具備することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014541942A JP5860161B2 (ja) | 2012-10-16 | 2013-10-11 | 電界効果トランジスタ及び半導体装置 |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012228982 | 2012-10-16 | ||
JP2012228982 | 2012-10-16 | ||
JP2013136641 | 2013-06-28 | ||
JP2013136641 | 2013-06-28 | ||
JP2014541942A JP5860161B2 (ja) | 2012-10-16 | 2013-10-11 | 電界効果トランジスタ及び半導体装置 |
PCT/JP2013/006103 WO2014061254A1 (ja) | 2012-10-16 | 2013-10-11 | 電界効果トランジスタ及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5860161B2 true JP5860161B2 (ja) | 2016-02-16 |
JPWO2014061254A1 JPWO2014061254A1 (ja) | 2016-09-05 |
Family
ID=50487833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014541942A Expired - Fee Related JP5860161B2 (ja) | 2012-10-16 | 2013-10-11 | 電界効果トランジスタ及び半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9299831B2 (ja) |
EP (1) | EP2911188B1 (ja) |
JP (1) | JP5860161B2 (ja) |
KR (1) | KR101671651B1 (ja) |
CN (1) | CN104685614B (ja) |
TW (1) | TWI523233B (ja) |
WO (1) | WO2014061254A1 (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6120586B2 (ja) * | 2013-01-25 | 2017-04-26 | ローム株式会社 | nチャネル二重拡散MOS型トランジスタおよび半導体複合素子 |
AU2014413962B2 (en) | 2014-12-19 | 2018-05-10 | Halliburton Energy Services, Inc. | Methods for determining rheological quantities of a drilling fluid using apparent viscosity |
KR102177431B1 (ko) * | 2014-12-23 | 2020-11-11 | 주식회사 키 파운드리 | 반도체 소자 |
US10153213B2 (en) | 2015-08-27 | 2018-12-11 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a drift region, a sinker region and a resurf region |
US9583612B1 (en) * | 2016-01-21 | 2017-02-28 | Texas Instruments Incorporated | Drift region implant self-aligned to field relief oxide with sidewall dielectric |
JP6591312B2 (ja) * | 2016-02-25 | 2019-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9893146B1 (en) * | 2016-10-04 | 2018-02-13 | Monolithic Power Systems, Inc. | Lateral DMOS and the method for forming thereof |
JP6710627B2 (ja) * | 2016-12-20 | 2020-06-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN108346696A (zh) * | 2017-01-22 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其制造方法 |
KR102056037B1 (ko) * | 2017-02-14 | 2019-12-13 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
CN110574147B (zh) * | 2017-04-28 | 2023-01-10 | 三菱电机株式会社 | 半导体装置 |
JP7040976B2 (ja) | 2018-03-29 | 2022-03-23 | ラピスセミコンダクタ株式会社 | 半導体装置 |
JP7315743B2 (ja) * | 2018-03-29 | 2023-07-26 | ラピスセミコンダクタ株式会社 | 半導体装置 |
CN108807543B (zh) * | 2018-05-25 | 2023-12-15 | 矽力杰半导体技术(杭州)有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
CN108847423B (zh) | 2018-05-30 | 2022-10-21 | 矽力杰半导体技术(杭州)有限公司 | 半导体器件及其制造方法 |
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-
2013
- 2013-10-11 WO PCT/JP2013/006103 patent/WO2014061254A1/ja active Application Filing
- 2013-10-11 JP JP2014541942A patent/JP5860161B2/ja not_active Expired - Fee Related
- 2013-10-11 CN CN201380051565.6A patent/CN104685614B/zh active Active
- 2013-10-11 EP EP13846977.0A patent/EP2911188B1/en active Active
- 2013-10-11 KR KR1020157002764A patent/KR101671651B1/ko active IP Right Grant
- 2013-10-11 US US14/432,590 patent/US9299831B2/en active Active
- 2013-10-16 TW TW102137380A patent/TWI523233B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
TW201423998A (zh) | 2014-06-16 |
CN104685614B (zh) | 2017-11-14 |
KR20150034234A (ko) | 2015-04-02 |
KR101671651B1 (ko) | 2016-11-16 |
EP2911188B1 (en) | 2018-01-10 |
WO2014061254A1 (ja) | 2014-04-24 |
TWI523233B (zh) | 2016-02-21 |
EP2911188A4 (en) | 2016-08-31 |
EP2911188A1 (en) | 2015-08-26 |
US20150295081A1 (en) | 2015-10-15 |
US9299831B2 (en) | 2016-03-29 |
JPWO2014061254A1 (ja) | 2016-09-05 |
CN104685614A (zh) | 2015-06-03 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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