KR101671651B1 - 전계 효과 트랜지스터 및 반도체 장치 - Google Patents

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    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Abstract

오프 상태의 드레인 내압과, 온 상태의 드레인 내압을 각각 향상할 수 있도록 한 전계 효과 트랜지스터 및 반도체 장치를 제공한다. 실리콘 기판(1) 중 채널 영역과 N형 드레인(9)의 사이에 위치하는 N형 드리프트 영역(20) 위에 배치된 필드 산화막(31)과, 실리콘 기판(1) 중 드리프트 영역(20) 및 드레인(9) 아래에 배치된 N형 드리프트층(21)과, 실리콘 기판(1)보다도 P형 불순물 농도가 높은 매립층(51)을 구비한다. 매립층(51)은 실리콘 기판(1) 중, 드레인(9)의 적어도 일부의 아래쪽을 제외하고, 드리프트층(21) 아래에 배치되어 있다.

Description

전계 효과 트랜지스터 및 반도체 장치{FIELD-EFFECT TRANSISTOR AND SEMICONDUCTOR DEVICE}
본 발명은 전계 효과 트랜지스터 및 반도체 장치에 관한 것으로, 특히, 오프 상태의 드레인 내압과, 온 상태의 드레인 내압을 각각 향상할 수 있도록 한 전계 효과 트랜지스터 및 반도체 장치에 관한 것이다.
종래부터, 드레인 근방의 불순물층이 가로 방향으로 확산한 구조의 LDMOS(Laterally Diffused MOS) 트랜지스터가 알려져 있으며, LDMOS 트랜지스터의 고내압화 및 저온 저항화를 도모하는 연구가 이루어지고 있다.
예를 들어, 비특허문헌 1에는, 도 30에 도시한 바와 같이, LDMOS 트랜지스터(850)에 있어서, N-드리프트층(801: 이하, N-층)의 아래쪽에 P-층(803)을 배치한 구조가 개시되어 있다. 이 구조에 의하면, P-층(803)과 N-층(801)의 사이에 기생 용량이 발생하고, 기생 용량에는 전하가 축적된다. 이로 인해, N-층(801)에 공핍층이 형성된다. 이에 의해, N-층(801)의 표면 전계를 완화하여(즉, Reduced Surface Field: RESURF 효과를 얻어), 오프 상태에서의 드레인 내압(즉, OFF-BVdss)을 높일 수 있다.
Kwang-Young Ko et al., "BD180LV-0.18㎛ BCD Technology with Best-in-Class LDMOS from 7V to 30V, "Proceedings of The 22th International Symposium on Power Semiconductor Devices & ICs, Hiroshima, pp.71-74, 2010
도 30에 도시한 구조에서는, P-층(803)의 불순물 농도를 높임으로써, RESURF 효과를 얻을 수 있다. 그러나, P-층(803)의 불순물 농도를 너무 높이면, N-층(801)은 P-층(803)의 측으로부터 넓게 공핍화된다. 이에 의해, 온 상태의 LDMOS 트랜지스터에 있어서, N-층(801) 내의 전류로가 반도체 표면 영역으로 밀려나서, 전도의 전자 전류 밀도가 상승하고, N-층(801)의 공핍층에 있어서의 실효 전하가 플러스로부터 마이너스로 변화하여, 실효 채널이 드레인(805)까지 넓어지기 쉬워진다(즉, 드레인 주변에서 Kirk 효과가 발생하기 쉬워진다)고 하는 과제가 있었다. 드레인 주변에서 Kirk 효과가 발생하면, 드레인의 단부에 전계가 집중하기 때문에, 온 상태에서의 드레인 내압(즉, ON-BVdss)이 저하되어버린다는 과제가 있었다.
따라서, 본 발명은 이러한 사정을 감안하여 이루어진 것으로, 오프 상태의 드레인 내압과, 온 상태의 드레인 내압을 각각 향상할 수 있도록 한 전계 효과 트랜지스터 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태에 따른 전계 효과 트랜지스터는, 반도체 기판에 형성된 전계 효과 트랜지스터로서,
상기 반도체 기판 중 채널이 되는 영역과 제1 도전형 드레인의 사이에 배치된 제1 도전형 드리프트 영역과, 상기 드리프트 영역 위에 배치된 필드 산화막과, 상기 반도체 기판 중 상기 드리프트 영역 아래에 배치된 제2 도전형 제1 불순물 확산층을 구비하고, 상기 드리프트 영역은, 제1 도전형 제1 드리프트층과, 상기 제1 드리프트층 위에 배치되어 상기 제1 드리프트층보다도 제1 도전형 불순물 농도가 높은 제2 드리프트층을 갖는 것을 특징으로 한다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드리프트 영역 아래에 배치되어 상기 제1 불순물 확산층보다도 제2 도전형 불순물 농도가 높은 제2 불순물 확산층을 더 구비하고, 상기 드리프트 영역은, 상기 제2 불순물 확산층 위에 배치되어 상기 제2 드리프트층보다도 제1 도전형 불순물 농도가 높은 제3 드리프트층을 더 갖고, 상기 제3 드리프트층 및 상기 제2 불순물 확산층은 상기 필드 산화막의 바로 아래에 위치하는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 제3 드리프트층은 상기 필드 산화막과 접하고 있는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 제2 드리프트층은, 상기 필드 산화막의 단부의 아래로부터 상기 채널이 되는 영역측으로 연장되어 있는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 반도체 기판에 형성된 전계 효과 트랜지스터로서, 상기 반도체 기판 중 채널이 되는 영역과 제1 도전형 드레인의 사이에 배치된 제1 도전형 드리프트 영역과, 상기 드리프트 영역 위에 배치된 필드 산화막과, 상기 반도체 기판 중 상기 드리프트 영역 아래에 배치된 제2 도전형 제2 불순물 확산층을 구비하고, 상기 드리프트 영역은, 제1 도전형 제1 드리프트층과, 상기 제2 불순물 확산층 위에 배치되어 상기 제1 드리프트층보다도 제1 도전형 불순물 농도가 높은 제3 드리프트층을 갖고, 상기 제3 드리프트층 및 상기 제2 불순물 확산층은 상기 필드 산화막의 바로 아래에 위치하는 것을 특징으로 하여도 된다.
본 발명의 다른 형태에 따른 전계 효과 트랜지스터는, 반도체 기판에 형성된 소스 및 드레인과, 상기 반도체 기판 위에 형성된 필드 산화막과, 상기 필드 산화막의 아래에 형성되고, 상기 드레인의 하층 및 상기 드레인과 채널 영역의 사이에 형성된 제1 도전형 드리프트층과, 상기 드레인의 아래쪽이면서 상기 드리프트층의 아래에 접하고, 상기 제1 도전형과 서로 다른 제2 도전형으로 이루어지는 제1 영역과, 상기 제1 영역을 제외하고 상기 드리프트층의 아래에 접하는, 제2 도전형으로 이루어지는 제2 영역을 구비하고, 상기 제1 영역의 제2 도전형 불순물 농도는, 상기 제2 영역의 제2 도전형 불순물 농도보다 낮은 것을 특징으로 한다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드리프트층은, 제1 드리프트층과, 상기 제1 드리프트층 위에 배치되어 상기 제1 드리프트층보다 제1 도전형 불순물 농도가 높은 제2 드리프트층을 갖는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드리프트층은, 상기 제1 드리프트층 위에 배치되어 상기 제2 드리프트층보다도 제1 도전형 불순물 농도가 높은 제3 드리프트층을 더 갖고, 상기 제3 드리프트층은, 상기 필드 산화막의 아래에 배치되어 있는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 제2 드리프트층은, 상기 필드 산화막의 단부의 아래로부터 상기 채널이 되는 영역측으로 연장되어 있는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 제1 영역의 제2 도전형 불순물 농도는, 상기 반도체 기판과 동일한 불순물 농도인 것을 특징으로 하여도 된다.
본 발명의 또 다른 형태에 따른 전계 효과 트랜지스터는, 반도체 기판에 형성된 소스 및 드레인과, 상기 반도체 기판 위에 형성된 필드 산화막과, 상기 소스 아래로부터 채널 영역에 걸쳐서 형성된 제2 도전형 바디층과, 상기 필드 산화막의 아래에 형성되고, 상기 드레인의 하층 및 상기 드레인과 채널 영역의 사이에 형성된 제1 도전형 드리프트층과, 상기 드리프트층에 있어서, 상기 드레인의 적어도 일부의 아래쪽을 제외하고, 상기 필드 산화막의 아래쪽에 배치된 제2 도전형 불순물 확산층을 구비하는 것을 특징으로 한다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드리프트층은, 또한, 상기 바디층도 둘러싸도록 형성되어 있는 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드레인의 적어도 일부의 아래쪽에 배치된 제2 도전형 제2 불순물 확산층을 더 구비하고, 상기 제2 불순물 확산층의 제2 도전형 불순물 농도는, 상기 불순물 확산층의 제2 도전형 불순물 농도보다도 낮은 것을 특징으로 하여도 된다.
또한, 상기의 전계 효과 트랜지스터에 있어서, 상기 드레인과 상기 불순물 확산층의 사이에 배치된 제1 도전형 제2 드리프트층을 더 구비하고, 상기 제2 드리프트층의 제1 도전형 불순물 농도는, 상기 드리프트층의 제1 도전형 불순물 농도보다도 높은 것을 특징으로 한다.
본 발명의 일 형태에 따른 반도체 장치는, 상기의 전계 효과 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명의 일 형태에 의하면, 오프 상태의 드레인 내압과, 온 상태의 드레인 내압을 각각 향상할 수 있도록 한 전계 효과 트랜지스터 및 반도체 장치를 제공할 수 있다.
도 1은, 제1 실시 형태에 따른 반도체 장치(100)의 구성예를 나타내는 단면도.
도 2는, 반도체 장치(100)의 제조 방법을 공정순으로 나타내는 단면도.
도 3은, 반도체 장치(100)의 제조 방법을 공정순으로 나타내는 단면도.
도 4는, 실시 형태에 있어서의 깊이 방향의 구조와 전계 분포 등을 모식적으로 나타낸 개념도.
도 5는, 비교 형태에 있어서의 깊이 방향의 구조와 전계 분포 등을 모식적으로 나타낸 개념도.
도 6은, 제1 실시 형태에 따른 반도체 장치(100A)의 구성예(제1 변형예)를 나타내는 단면도.
도 7은, 제1 실시 형태에 따른 반도체 장치(100B)의 구성예(제2 변형예)를 나타내는 단면도.
도 8은, 제1 실시 형태에 따른 반도체 장치(100C)의 구성예(제3 변형예)를 나타내는 단면도.
도 9는, 제2 실시 형태에 따른 반도체 장치(200)의 구성예를 나타내는 단면도.
도 10은, 반도체 장치(200)의 제조 방법을 공정순으로 나타내는 단면도.
도 11은, 반도체 장치(200)의 제조 방법을 공정순으로 나타내는 단면도.
도 12는, 제2 실시 형태에 따른 반도체 장치(200A)의 구성예(변형예)를 나타내는 단면도.
도 13은, 제3 실시 형태에 따른 반도체 장치(300)의 구성예를 나타내는 단면도.
도 14는, 반도체 장치(300)의 제조 방법을 공정순으로 나타내는 단면도.
도 15는, 반도체 장치(300)의 제조 방법을 공정순으로 나타내는 단면도.
도 16은, 제4 실시 형태에 따른 반도체 장치(400)의 구성예를 나타내는 단면도.
도 17은, 반도체 장치(400)의 제조 방법을 공정순으로 나타내는 단면도.
도 18은, 반도체 장치(400)의 제조 방법을 공정순으로 나타내는 단면도.
도 19는, 제5 실시 형태에 따른 LDMOS 트랜지스터(500)의 구성예를 나타내는 평면도.
도 20은, LDMOS 트랜지스터(500)의 구성예를 나타내는 A-A' 단면도.
도 21은, LDMOS 트랜지스터(500)의 구성예를 나타내는 B-B' 단면도.
도 22는, 드레인 내압과 온 저항의 트레이드 오프 특성의 개선을 나타내는 도면.
도 23은, 실시 형태에 있어서의 ON-BVdss의 향상을 나타내는 도면.
도 24는, 제6 실시 형태에 따른 LDMOS 트랜지스터(600)의 구성예를 나타내는 평면도
도 25는, LDMOS 트랜지스터(600)의 구성예를 나타내는 A-A' 단면도.
도 26은, LDMOS 트랜지스터(600)의 구성예를 나타내는 B-B' 단면도.
도 27은, 제7 실시 형태에 따른 LDMOS 트랜지스터(700)의 구성예를 나타내는 평면도.
도 28은, LDMOS 트랜지스터(700)의 구성예를 나타내는 A-A' 단면도.
도 29는, LDMOS 트랜지스터(700)의 구성예를 나타내는 B-B' 단면도.
도 30은, 종래예에 따른 LDMOS 트랜지스터(850)의 구성예를 나타내는 도면.
본 발명의 실시 형태(이하, 본 실시 형태)에 따른 전계 효과 트랜지스터는, 반도체 기판에 형성되는 소스 및 드레인과, 상기 반도체 기판 위에 형성되는 필드 산화막과, 상기 필드 산화막의 아래에 형성되고, 상기 드레인의 하층 및 상기 드레인과 채널 영역의 사이에 형성되는 제1 도전형 드리프트층과, 상기 드레인의 아래쪽이면서 상기 드리프트층의 아래에 접하고, 상기 제1 도전형과 서로 다른 제2 도전형으로 이루어지는 제1 영역과, 상기 제1 영역을 제외하고 상기 드리프트층의 아래에 접하는 제2 영역을 구비하고, 상기 제1 영역의 제2 도전형 불순물 농도는 상기 제2 영역의 제2 도전형 불순물 농도보다 낮은 것을 특징으로 한다.
본 실시 형태에 의하면, 필드 산화막의 아래(제1 도전형 드리프트 영역 아래)에 제2 영역(제2 도전형 불순물 확산층)이 배치되어 있으며, 드리프트 영역과 상기 불순물 확산층의 사이에 PN 접합이 형성된다. 이에 의해, 오프 상태의 전계 효과 트랜지스터에 있어서, 드리프트 영역을 효율적으로 공핍화할 수 있고, 소스와 반도체 기판을 전기적으로 접속한 상태에서 소스-드레인 간에 역방향 바이어스를 인가한 경우에, 역방향 바이어스가 작은 단계에서 드리프트 영역을 완전 공핍화하는 것이 용이하게 된다. 따라서, 드리프트 영역의 표면 전계를 완화할 수 있으며(즉, RESURF 효과를 얻음), 오프 상태에서의 드레인 내압(즉, OFF-BVdss)을 향상시킬 수 있다.
또한, 제1 영역의 제2 도전형 불순물 농도는 상기 제2 영역의 제2 도전형 불순물 농도보다 낮다. 불순물 확산층은, 드레인의 적어도 일부(즉, 일부 또는 전부)의 아래쪽에는 존재하지 않는 것이 바람직하다. 이에 의해, 드레인의 아래쪽에서는 드리프트층과 반도체 기판의 사이에서 공핍층을 넓힐 수 있어, 드리프트층 내에서의 전위 구배를 완화할 수 있다(즉, 드리프트층 내를 저전계로 할 수 있음). 따라서, 드레인측으로의 캐리어의 끌어당김을 약하게 할 수 있어, 전계 효과 트랜지스터가 온하고 있을 때, 드리프트층 내의 전류 밀도를 낮출 수 있다. 이에 의해, 드리프트층의 공핍층에 있어서의 실효 전하의 극성이 전류의 영향에 의해 반전하는 것을 억제할 수 있고, 실효 채널이 드레인까지 넓어지는 것(즉, 드레인 주변에서 Kirk 효과가 발생하는 것)을 억제할 수 있다.
또한, Kirk 효과에 의한 드레인 주위에서의 임펙트 이온화를 저감할 수 있으므로, 드레인 근방에서의 Kink 현상(포화 드레인 전류가 급격한 상승)을 완화할 수 있다. 이에 의해, 온 상태에서의 드레인 내압(BVdss-ON)을 향상시킬 수 있다.
본 실시 형태에 따른 전계 효과 트랜지스터는, 반도체 기판에 형성된 전계 효과 트랜지스터로서, 상기 반도체 기판 중 채널이 되는 영역과 제1 도전형 드레인의 사이에 배치된 제1 도전형 드리프트 영역과, 상기 드리프트 영역 위에 배치된 필드 산화막과, 상기 반도체 기판 중 상기 드리프트 영역 아래에 배치된 제2 도전형 제1 불순물 확산층을 구비하고, 상기 드리프트 영역은, 제1 도전형 제1 드리프트층과, 상기 제1 드리프트층 위에 배치되어 상기 제1 드리프트층보다도 제1 도전형 불순물 농도가 높은 제2 드리프트층을 갖는 것을 특징으로 한다.
본 실시 형태에 의하면, 제1 도전형 드리프트 영역 아래로 제2 도전형 제1 불순물 확산층이 배치되어 있으며, 제1 드리프트층과 제1 불순물 확산층의 사이에 PN 접합이 형성된다. 이에 의해, 오프 상태의 전계 효과 트랜지스터에 있어서, 드리프트 영역을 효율적으로 공핍화할 수 있고, 소스와 반도체 기판을 전기적으로 접속한 상태에서 소스-드레인 간에 역방향 바이어스가 인가된 경우에, 역방향 바이어스가 작은 단계에서 드리프트 영역을 완전 공핍화하는 것이 용이하게 된다. 이에 의해, 드리프트 영역의 표면 전계를 완화할 수 있어(즉, RESURF 효과를 얻음), 오프 상태에서의 드레인 내압(즉, OFF-BVdss)을 높게 유지할 수 있다.
또한, RESURF 효과를 얻을 수 있기 때문에, 제2 드리프트층과 같이, 드리프트 영역의 표면 근방의 불순물 농도를 높일 수 있다. 이에 의해, OFF-BVdss를 높게 유지하면서, 온 저항을 저감할 수 있다.
또한, 제1 드리프트층 위에 상기 제1 드리프트층보다도 제1 도전형 불순물 농도가 높은 제2 드리프트층이 배치되어 있다. 이에 의해, 전계 효과 트랜지스터가 온하고 있을 때, 드리프트 영역의 공핍층에 있어서의 실효 전하의 극성이, 드레인 전압 및 제1 불순물 확산층의 영향에 의해 반전되는 것을 억제할 수 있고, 실효 채널이 드레인까지 넓어지는 것(즉, 드레인 주변에서 Kirk 효과가 발생하는 것)을 억제할 수 있다. 이에 의해, 드레인의 단부에 전계가 집중하는 것을 방지할 수 있으므로, 온 상태에서의 드레인 내압(즉, ON-BVdss)을 높게 유지할 수 있다.
이하, 본 발명의 각 실시 형태를, 도면을 이용하여 설명한다. 또한, 이하에 설명하는 각 도면에 있어서, 동일한 구성을 갖는 부분에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
〔제1 실시 형태〕
(구조)
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치(100)의 구성예를 나타내는 단면도이다. 도 1에 도시한 바와 같이, 이 반도체 장치(100)는, 예를 들어, P형 실리콘 기판(1: P-sub)과, 실리콘 기판(1)에 형성된 N 채널형 LDMOS 트랜지스터(50)와, 실리콘 기판(1) 위에 배치되어 LDMOS 트랜지스터(50)를 덮는 층간 절연막(33)과, 층간 절연막(33)을 관통하여 LDMOS 트랜지스터(50)에 접속하는 콘택트 전극(55)과, 층간 절연막(33) 위에 배치되어 콘택트 전극(55)에 접속하는 배선층(57)과, 층간 절연막(33) 위에 배치되어 배선층(57)을 덮는 보호막(61)을 구비한다.
LDMOS 트랜지스터(50)는, 실리콘 기판(1) 위에 배치된 게이트 절연막(3)과, 게이트 절연막(3) 위에 배치된 게이트 전극(5)과, 실리콘 기판(1) 중 게이트 전극(5)의 양측 아래에 배치된 N형 소스(7: N+층) 및 드레인(9: N+층)과, 실리콘 기판(1) 중 N형 드리프트 영역(20) 위에 배치된 필드 산화막(31)과, 실리콘 기판(1) 중 드리프트 영역(20) 및 드레인(9) 아래에 배치된 N형 드리프트층(21: N-층)과, 실리콘 기판(1) 중 드리프트층(21) 아래에 배치된 P형 매립층(51; P층)과, 실리콘 기판(1)에 배치된 P형 바디층(53: P층)과, P형 픽업층(35: P+층)을 구비한다. 여기서, 드리프트 영역(20)은, 실리콘 기판(1) 중 채널이 되는 영역(10: 이하, 채널 영역)과 드레인(9)의 사이에 위치하는 영역이다.
게이트 절연막(3)은, 예를 들어, 실리콘 기판(1)을 열 산화함으로써 얻어지는 실리콘 산화막이다. 필드 산화막(31)은, STI(Shallow Trench Isolation)법에 의해 형성된 실리콘 산화막이다. 도 1에 도시한 바와 같이, 게이트 전극(5)은, 게이트 절연막(3) 위로부터 필드 산화막(31) 위에 걸쳐져 있다. 또한, 소스(7) 및 드레인(9)은, 각각 N형 불순물을 고농도로 포함하고, 필드 산화막(31) 아래로부터 각각 노출되어 있다.
N형 드리프트층(21)은 드리프트 영역(20) 및 드레인(9) 아래에 배치되고, 그 상측 부분은 필드 산화막(31)에 접하고 있다. 즉, N형 드리프트층(21)은, 필드 산화막(31)의 아래에 형성되고, 드레인(9)의 하층 및 채널 영역의 사이에 형성되어 있다. 드리프트층(21)에 있어서의 N형 불순물 농도는, 소스(7), 드레인(9)에 있어서의 N형 불순물 농도보다도 낮다. 또한, 드리프트층(21)은, 채널 길이 방향(예를 들어, X축 방향)에 있어서, 필드 산화막(31)의 단부의 아래로부터 채널 영역(10)측으로 연장되어, 축적 영역(30)을 구성하고 있다. 또한, 축적 영역은, 게이트 전극에 정(正)의 바이어스가 인가될 때, 다수 캐리어가 게이트 절연막측으로 끌어 당겨져서 축적되는 영역이다.
P형 매립층(51)은 드리프트층(21) 아래에 배치되고, 그 상측 부분은 N형 드리프트층(21)에 접하고 있다. 매립층(51)에 있어서의 P형 불순물 농도는, 실리콘 기판(1)에 있어서의 P형 불순물 농도보다도 높다. 또한, 이 매립층(51)은 드리프트층(21) 아래이더라도, 드레인(9)의 적어도 일부(즉, 일부 또는 전부)의 아래쪽에는 배치되어 있지 않다. 즉, 매립층(51)은, 드레인(9)의 아래쪽에는 의도적으로 배치되어 있지 않다. 여기서, 아래쪽이란, 도 1에서는 Z축 방향의 하측 방향을 의미한다.
P형 바디층(53)은, 실리콘 기판(1) 중 소스(7) 아래로부터 채널 영역(10)에 걸쳐서 배치되어 있다. 본 실시 형태에서는, 예를 들어 바디층(53)이 채널 영역(10)의 적어도 일부를 구성하고 있다. 또한, P형 픽업층(35)은, 바디층(53)의 내측으로서, 예를 들어, 소스(7)의 채널 영역과 접하는 측의 반대측에 배치되어 있으며, 바디층(53) 및 소스(7)와 전기적으로 접속되어 있다. 바디층(53) 및 픽업층(35)의 어느 것이나, 실리콘 기판(1)보다도 P형 불순물 농도가 높다. 또한, 예를 들어, 픽업층(35)은 바디층(53)보다도 P형 불순물 농도가 높다. 또한, 소스(7) 및 픽업층(35)은, 이들의 위를 걸치도록 배치된 콘택트 전극(55)에 의해 전기적으로 접속되고, 동일 전위(예를 들어, 접지 전위)로 설정된다.
(제조 방법)
다음으로, 도 1에 도시한 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 2 및 도 3은, 반도체 장치(100)의 제조 방법을 공정순으로 나타내는 단면도이다. 도 2의 (a)에 도시한 바와 같이, 우선, 실리콘 기판(1)을 준비한다. 다음으로, 실리콘 기판(1)의 표면을 열 산화하여 실리콘 산화막(11)을 형성한다. 그리고, 포토리소그래피 기술을 이용하여, 실리콘 산화막(11) 위에 레지스트 패턴(12)을 형성한다. 이 레지스트 패턴(12)은, N형 드리프트층을 형성하는 영역의 위쪽을 개구하고, 그 이외의 영역을 덮는 형상을 갖는다. 다음으로, 이 레지스트 패턴(12)을 마스크로 사용하여, 실리콘 기판(1)에 인 등의 N형 불순물을 이온 주입한다. 이온 주입 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(12)을 제거한다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여, 실리콘 산화막(11) 위에 레지스트 패턴(13)을 형성한다. 이 레지스트 패턴(13)은, P형 매립층을 형성하는 영역의 위쪽을 개구하고, 그 이외의 영역을 덮는 형상을 갖는다. 그리고, 이 레지스트 패턴(13)을 마스크로 사용하여, 실리콘 기판(1)에 붕소 등의 P형 불순물을 이온 주입한다. 이온 주입 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(13)을 제거한다. 그 후, 실리콘 기판(1)에 열 처리를 실시하여, 실리콘 기판(1) 중에서 불순물을 확산시킨다. 이에 의해, 도 2의 (c)에 도시한 바와 같이, 실리콘 기판(1)에 N형 드리프트층(21)과 P형 매립층(51)을 각각 형성한다.
다음으로, 도 3의 (a)에 도시한 바와 같이, 예를 들어 STI법에 의해, 실리콘 기판(1)에 필드 산화막(31)을 형성한다. STI법에서는 드라이 에칭에 의해 실리콘 기판(1)을 깎아서 트렌치(홈)를 형성하고, 트렌치 내에 실리콘 산화막을 매립함으로써 필드 산화막(31)을 형성한다. 또한, 실리콘 산화막(11)은, 예를 들어 필드 산화막(31)의 형성 과정에서 제거한다.
다음으로, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, 붕소 등의 P형 불순물을 실리콘 기판(1)에 선택적으로 이온 주입한다. 그리고, 레지스트 패턴(도시생략)을 제거한 후에, 실리콘 기판(1)에 열 처리를 실시한다. 이에 의해, 도 3의 (b)에 도시한 바와 같이, 실리콘 기판(1)에 P형 바디층(53)을 형성한다.
다음으로, 도 3의 (c)에 도시한 바와 같이, 실리콘 기판(1)을 열 산화하여 게이트 절연막(3)을 형성한다. 계속해서, 예를 들어 LPCVD법(low pressure chemical vapor deposition)을 이용하여, 게이트 절연막(3) 위에 폴리실리콘막을 형성한다. 그리고, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여, 폴리실리콘막을 패터닝한다. 이에 의해, 게이트 절연막(3) 위에 폴리실리콘막으로 이루어지는 게이트 전극(5)을 형성한다. 게이트 전극(5)의 형성 후, 레지스트 패턴(도시생략)을 제거한다.
다음으로, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, 실리콘 기판(1)의 소스, 드레인을 형성하는 영역에, 인 또는 비소 등의 N형 불순물을 이온 주입한다. 이온 주입 후, 레지스트 패턴을 제거한다. 그리고, 실리콘 기판(1)에 열 처리를 실시한다. 이에 의해, 도 3의 (c)에 도시한 바와 같이, 실리콘 기판(1) 중에서 불순물을 확산시켜서, N형 소스(7), 드레인(9)을 형성한다.
다음으로, 포토리소그래피 기술 및 이온 주입 기술을 이용하여, 실리콘 기판(1)의 픽업층(35)을 형성하는 영역에, 붕소 등의 P형 불순물을 이온 주입한다. 이온 주입 후, 레지스트 패턴을 제거한다. 그리고, 실리콘 기판(1)에 열 처리를 실시한다. 이에 의해, 실리콘 기판(1) 중에서 불순물을 확산시켜서, 픽업층(35)을 형성한다.
다음으로, 실리콘 기판(1) 위에 층간 절연막(33)(도 1 참조)을 형성한다. 층간 절연막(60)은 예를 들어 실리콘 산화막이며, 그 형성은 예를 들어 CVD법에 의해 행한다. 그리고, 콘택트 전극(55)(도 1 참조)을 형성한다. 그 후, 층간 절연막(60) 위에 배선층(57)(도 1 참조)을 형성하고, 보호막(61)을 형성한다. 이상의 공정을 거쳐, 도 1에 도시한 반도체 장치(100)가 완성된다.
제1 실시 형태에서는, 실리콘 기판(1)이 본 발명의 「반도체 기판」에 대응하고, LDMOS 트랜지스터(50)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 또한, 필드 산화막(31)이 본 발명의 「필드 산화막」에 대응하고, N-드리프트층(21)이 본 발명의 「드리프트층」에 대응하고, 매립층(51)이 본 발명의 「제2 영역」에 대응하며, 드레인(9)의 아래쪽이면서 드리프트층(21)의 아래에 접하는 실리콘 기판(1)과 동일한 영역이 본 발명의 「제1 영역」에 대응하고 있다. 제1 영역의 N형 불순물 농도는, 실리콘 기판(1)과 동일한 불순물 농도이다. 또한, N형이 본 발명의 「제1 도전형」에 대응하고, P형이 본 발명의 「제2 도전형」에 대응하고 있다.
(제1 실시 형태의 효과)
본 발명의 제1 실시 형태는, 이하의 효과를 발휘한다.
(1) N형 드리프트 영역(20) 아래에 P형 매립층(51)이 배치되어 있으며, 드리프트 영역(20)과 매립층(51)의 사이에 PN 접합이 형성된다. 이에 의해, 오프 상태의 LDMOS 트랜지스터에 있어서, 드리프트 영역(20)을 효율적으로 공핍화할 수 있고, 소스(7)와 실리콘 기판(1)을 전기적으로 접속한 상태에서 소스-드레인 간에 역방향 바이어스를 인가한 경우에, 역방향 바이어스가 작은 단계에서 드리프트 영역(20)을 완전 공핍화하는 것이 용이하게 된다. 따라서, 드리프트 영역(20)의 표면 전계를 완화할 수 있어(즉, RESURF 효과를 얻음), 오프 상태에서의 드레인 내압(즉, OFF-BVdss)을 향상시킬 수 있다. 즉, 드리프트 영역(20) 아래에 존재하는 매립층(51)에 의해, RESURF 효과가 보다 유효하게 되어, OFF-BVdss를 향상시킬 수 있다.
(2) 또한, 매립층(51)은, 드레인(9)의 적어도 일부(즉, 일부 또는 전부)의 아래쪽에는 존재하지 않는다. 이에 의해, 드레인(9)의 아래쪽에서는 드리프트층(21)과 실리콘 기판(1)의 사이에서 공핍층을 넓게 할 수 있고, 드리프트층(21) 내에서의 전위 구배를 완화할 수 있다(즉, 드리프트층(21) 내를 저전계로 한다). 이 점에 대하여, 도면을 참조하면서 더욱 설명한다.
도 4는, 본 발명의 실시 형태에 따른 LDMOS 트랜지스터에 대하여, 드레인 근방의 깊이 방향(Z축 방향)의 구조와 전계 분포, 전위 분포를 모식적으로 나타낸 개념도이다. 또한, 도 5는, 본 발명의 비교 형태에 따른 LDMOS 트랜지스터에 대하여, 드레인 근방의 깊이 방향(Z축 방향)의 구조와 전계 분포, 전위 분포를 모식적으로 나타낸 개념도이다. 도 4의 (b) 및 도 5의 (b)에 있어서, 횡축은 깊이 방향(Z축 방향)을 나타내고, 종축은 전계 강도를 나타낸다. 또한, 도 4의 (c) 및 도 5의 (c)에 있어서, 횡축은 깊이 방향(Z축 방향)을 나타내고, 종축은 전위를 나타낸다.
또한, 도 4에 도시한 실시 형태와, 도 5에 도시한 비교 형태의 구조상의 차이는, 드레인(N+) 아래쪽의 매립층(P)의 유무뿐이며, 그 이외에는 동일하다. 또한, 도 4 및 도 5에서는, 드레인(N+)에 드레인 전압 Vd1, Vd2(Vd1=Vd2)를 각각 인가하고, 반도체 기판(P-)은 접지 전위에 접속한 상태를 상정한다.
도 4의 (a)에 도시한 바와 같이, 실시 형태에서는 드레인(N+)의 아래쪽에 매립층(P)은 존재하지 않는다. 또한, 도 5의 (a)에 도시한 바와 같이, 비교 형태에서는 드레인(N+)의 아래쪽에 매립층(P)이 존재한다. 이에 의해, 실시 형태는, 비교 형태에 비하여, 드리프트층(N-)과 반도체 기판(P-)의 사이에서 공핍층을 넓게 할 수 있다.
그로 인해, 도 4의 (b) 및 도 5의 (b)에 도시한 바와 같이, 드리프트층(N-)과 반도체 기판(P-)의 PN 접합면에 있어서의 피크 전계에 대하여, 실시 형태의 피크 전계 Emax1을, 비교 형태의 피크 전계 Emax2보다도 낮게 할 수 있다(즉, S1=S2 and Emax1<Emax2 at Vd1=Vd2(여기에서는, PN 접합의 확산 전위는 무시하고 있음); 면적 S1, S2는 전계 강도의 적분값이며, 전위를 나타냄) . 환언하면, 도 4의 (c) 및 도 5의 (c)에 도시한 바와 같이, 실시 형태는 비교 형태에 비하여, 드리프트층(N-) 내에서의 전위 구배를 완화할 수 있다(즉, 드리프트층 내를 저전계로 한다).
따라서, 실시 형태는 비교 형태에 비하여, 드레인(N+)측으로의 캐리어의 끌어당김을 약하게 할 수 있고, 전계 효과 트랜지스터가 온하고 있을 때, 드리프트층(N-) 내의 전류 밀도를 낮출 수 있다. 이에 의해, 드리프트층(N-)의 공핍층에 있어서의 실효 전하의 극성이 전류의 영향에 의해 반전하는 것을 억제할 수 있고, 실효 채널이 드레인(N+)까지 넓어지는 것(즉, 드레인 주변에서 Kirk 효과가 발생하는 것)을 억제할 수 있다. 이와 같이, 제1 영역(드레인의 아래쪽)의 제2 도전형 불순물 농도가, 제2 영역(매립층(P))의 제2 도전형 불순물 농도보다도 낮은 것에 의해, 상기 효과가 얻어진다.
(3) 또한, Kirk 효과에 의한 드레인(9) 주위에서의 임펙트 이온화를 저감할 수 있으므로, 드레인(9) 근방에서의 Kink 현상(포화 드레인 전류의 급격한 상승)을 완화할 수 있다. 이에 의해, 온 상태에서의 드레인 내압(BVdss-ON)을 향상시킬 수 있다. 즉, 드레인(9)의 아래쪽에 매립층(51)이 존재하지 않음으로써, 드레인 근방에서의 Kink 현상을 완화할 수 있고, ON-BVdss를 향상시킬 수 있다.
또한, 매립층(51)은, 드리프트층(21) 아래로서, 드레인(9)의 일부의 아래쪽에는 배치되어 있지 않은 것이 바람직하다. Kirk 효과의 억제와 REASURF 효과는, 상반된 관계에 있기 때문에, 매립층(51)은, 드레인(9)의 일부의 아래쪽에는 배치되어 있지 않음으로써, RESURF 효과를 충분히 얻으면서, 또한, Kirk 효과를 충분히 억제할 수 있다.
(변형예)
(1) 상기의 제1 실시 형태에서는, LDMOS 트랜지스터(50)와 다른 소자(예를 들어, pMOS 트랜지스터, 저항 소자 또는 캐패시터 등)를 동일한 실리콘 기판(1)에 혼재하여, 반도체 장치를 구성하여도 된다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(2) 또한, 상기의 제1 실시 형태에서는, LDMOS 트랜지스터(50)가 N 채널형인 경우를 나타내었지만, LDMOS 트랜지스터(50)는 P 채널형이어도 된다. 즉, 제1 실시 형태에 있어서, N형을 P형으로, P형을 N형으로 각각 교체하여도 된다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
또한, 상기의 제1 실시 형태에서는, 매립층(51)은, 드레인(9)의 아래쪽의 양측에 배치되어 있었지만, 매립층(51)은, 드레인(9)의 아래쪽의 양측 중, 채널 영역에 가까운 측에만 배치되어 있어도 된다(도 1의 좌측의 매립층(51)만). 즉, 매립층(51)은, 드리프트층(21) 중 드리프트 영역 아래에만 배치되어도 된다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(3) 또한, 상기의 제1 실시 형태에서는, 예를 들어 도 1에 도시한 바와 같이, 드리프트층(21) 아래에 매립층(51)이 배치되어 있는 경우에 대하여 설명하였다. 그러나, 본 발명에 있어서, 드리프트층(21)과 매립층(51)의 위치 관계는 이에 한정되는 것은 아니다. 매립층(51)은, 드리프트층(21) 아래가 아니라, 드리프트층(21) 내에 배치되어 있어도 된다.
도 6은, 본 발명의 제1 실시 형태에 따른 반도체 장치(100A)의 구성예(제1 변형예)를 나타내는 단면도이다. 도 6에 도시한 바와 같이, 이 반도체 장치(100A)에서는, 드리프트층(21)은 바디층(53)을 둘러싸도록(즉, 바디층(53)의 하부와 접하도록), 두껍게 형성되어 있다. 그리고, 매립층(51)은, 이 바디층(53)을 둘러싸는 드리프트층(21) 내에 배치되어 있다. 즉, 매립층(51)은, 드리프트층(21)에 있어서, 드레인(9)의 적어도 일부의 아래쪽을 제외하고, 필드 산화막(31)의 아래쪽에 배치되어 있다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(4) 또한, 도 6에 도시한 제1 변형예에서는, 단면에서 보았을 때, 드레인(9)의 아래쪽 양측에 매립층(51)이 배치되어 있는 경우에 대하여 설명하였다. 그러나, 본 발명에 있어서, 매립층(51)은 반드시, 드레인(9)의 아래쪽 양측에 배치될 필요는 없다. 매립층(51)은, 드레인(9)의 아래쪽의 양측 중, 적어도, 채널 영역에 가까운 측에 배치되어 있으면 된다.
도 7은, 본 발명의 제1 실시 형태에 따른 반도체 장치(100B)의 구성예(제2 변형예)를 나타내는 단면도이다. 도 7에 도시한 바와 같이, 이 반도체 장치(100B)에서는, 매립층(51)은, 드레인(9)의 아래쪽의 양측 중, 채널 영역에 가까운 측에만 배치되어 있다. 즉, 매립층(51)은, 드리프트층(21) 중 드리프트 영역 아래에만 배치되어 있다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(5) 또한, 상기한 제1, 제2 변형예에서는 어느 것이나, 매립층(51)이 드리프트층(21) 내에 배치되어 있으며, 또한, 매립층(51)의 상부 및 하부가 각각 드리프트층(21)과 접하고 있는 경우에 대하여 설명하였다. 그러나, 이러한 변형예에 있어서, 매립층(51)의 하부는 드리프트층(21)이 아니라, 실리콘 기판(1)에 접하고 있어도 된다.
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 장치(100C)의 구성예(제3 변형예)를 나타내는 단면도이다. 도 8에 도시한 바와 같이, 이 반도체 장치(100C)에서는, 매립층(51)은 드리프트층(21) 내에 배치되어 있으며, 또한, 매립층(51)의 상부는 드리프트층(21)과 접하고, 매립층(51)의 하부는 실리콘 기판(1)과 접하고 있다. 즉, 매립층(51)은 드리프트층(21)의 저부에 배치되어 있다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(6) 또한, LDMOS 트랜지스터(50)는, 예를 들어, 드레인(9)의 적어도 일부의 아래쪽에 배치된 P형 불순물 확산층(제2 도전형 제2 불순물 확산층)을 더 구비하고 있어도 된다. 이 P형 불순물 확산층의 P형 불순물 농도는, P형 매립층(51)의 P형 불순물 농도보다도 낮다. 이와 같은 경우이더라도, 상기한 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
〔제2 실시 형태〕
상기의 제1 실시 형태에서는, 드리프트층이 1층으로 구성되어 있는 경우에 대하여 설명하였다. 그러나, 본 발명에 있어서, 드리프트층의 구성은 이에 한정되지 않는다. 즉, 본 발명에 있어서, 드리프트층은 N형 불순물 농도가 서로 다른 2층 이상으로 구성되어 있어도 된다. 제2 실시 형태에서는, 드리프트층이 2층으로 구성되는 경우에 대하여 설명한다.
(구조)
도 9는, 본 발명의 제2 실시 형태에 따른 반도체 장치(200)의 구성예를 나타내는 단면도이다. 도 9에 도시한 바와 같이, 이 반도체 장치(200)는, 예를 들어, P형 실리콘 기판(1)과, 이 실리콘 기판(1)에 형성된 N 채널형 LDMOS 트랜지스터(150)와, 실리콘 기판(1) 위에 배치되어 LDMOS 트랜지스터(150)를 덮는 층간 절연막(33)과, 층간 절연막(33)을 관통하여 LDMOS 트랜지스터(150)에 접속하는 콘택트 전극(55)과, 배선층(57)과, 보호막(61)을 구비한다.
LDMOS 트랜지스터(150)는, 게이트 절연막(3)과, 게이트 전극(5)과, N형 소스(7) 및 드레인(9)과, 필드 산화막(31)과, 실리콘 기판(1) 중 N형 드리프트 영역(20) 및 드레인(9) 아래에 배치된 N형 드리프트층(120)과, P형 매립층(51)과, P형 바디층(53)과, P형 픽업층(35)을 구비한다.
드리프트층(120)은 2층 구조이며, 제1 드리프트층(21: N-층)과, 제1 드리프트층(21) 위에 배치되어 상기 제1 드리프트층(21)보다 N형 불순물 농도가 높은 제2 드리프트층(22: N층)을 갖는다. 제2 드리프트층(22)의 상측 부분은 필드 산화막(31)에 접하고 있다. 또한, 제2 드리프트층(22)은 필드 산화막(31)의 단부의 아래로부터 채널 영역(10)측으로 연장되어 있으며, 축적 영역(30)의 일부를 구성하고 있다.
(제조 방법)
다음으로, 도 9에 도시한 반도체 장치(200)의 제조 방법에 대하여 설명한다.
도 10 및 도 11은, 반도체 장치(200)의 제조 방법을 공정순으로 나타내는 단면도이다. 도 10의 (a)에 도시한 바와 같이, 우선, 실리콘 기판(1) 위에 실리콘 산화막(11)을 형성하고, 그 위에 레지스트 패턴(12)을 형성한다. 다음으로, 이 레지스트 패턴(12)을 마스크로 사용하여, 실리콘 기판(1)에 인 등의 N형 불순물을 이온 주입한다.
이 이온 주입 공정에서는, 제1 드리프트층(21)을 형성하기 위한 공정(이하, 제1 드리프트 이온 주입 공정)과, 제2 드리프트층(22)을 형성하기 위한 공정(이하, 제2 드리프트 이온 주입 공정)을 행한다. 예를 들어, 제2 드리프트 이온 주입 공정에서는, 제1 드리프트 이온 주입 공정보다도 주입 에너지를 작게 설정하여, 불순물 분포의 깊이를 얕게 한다. 또한, 제2 드리프트 이온 주입 공정에서는, 제1 드리프트 이온 주입 공정보다도 N형 불순물의 도우즈량을 많이 설정하여, 불순물 농도를 높게 한다.
다음으로, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(12)을 제거한다. 그리고, 도 10의 (b)에 도시한 바와 같이, 실리콘 산화막(11) 위에 레지스트 패턴(13)을 형성한다. 다음으로, 이 레지스트 패턴(13)을 마스크로 사용하여, 실리콘 기판(1)에 붕소 등의 P형 불순물을 이온 주입한다. 이온 주입 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(13)을 제거한다. 그 후, 실리콘 기판(1)에 열 처리를 실시하여, 실리콘 기판(1) 중으로 불순물을 확산시킨다. 이에 의해, 도 10의 (c)에 도시한 바와 같이, 실리콘 기판(1)에 N형 제1 드리프트층(21), 제2 드리프트층(22)과, P형 매립층(51)을 형성한다.
이 이후의 공정은, 제1 실시 형태와 동일하다. 즉, 도 11의 (a)에 도시한 바와 같이, 실리콘 기판(1)에 필드 산화막(31)을 형성한다. 다음으로, 도 11의 (b)에 도시한 바와 같이, 실리콘 기판(1)에 P형 바디층(53)을 형성한다. 그리고, 도 11의 (c)에 도시한 바와 같이, 게이트 절연막(3), 게이트 전극(5), 소스(7) 및 드레인(9), 픽업층(35)을 순차 형성한다.
또한, 층간 절연막(33)(도 9 참조), 콘택트 전극(55)(도 9 참조), 배선층(57)(도 9 참조), 보호막(61)(도 9 참조)을 순차 형성한다. 이상의 공정을 거쳐, 도 9에 도시한 반도체 장치(200)가 완성된다.
제2 실시 형태에서는, LDMOS 트랜지스터(150)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 또한, 드리프트층(120)이 본 발명의 「드리프트층」에 대응하고, 제1 드리프트층(21)이 본 발명의 「제1 드리프트층」에 대응하며, 제2 드리프트층(22)이 본 발명의 「제2 드리프트층」에 대응하고 있다. 그 밖의 대응 관계는 제1 실시 형태와 동일하다.
(제2 실시 형태의 효과)
본 발명의 제2 실시 형태는, 제1 실시 형태의 효과 (1) 내지 (3)과 마찬가지의 효과를 발휘한다.
(1) 또한, RESURF 효과를 얻을 수 있기 때문에, 제2 드리프트층(22)과 같이, 드리프트 영역(20)의 표면 근방의 불순물 농도를 높일 수 있다. 이에 의해, OFF-BVdss를 높게 유지하면서, 온 저항을 저감할 수 있다.
(2) 또한, 제2 드리프트층(22)이 존재함으로써, 전계 효과 트랜지스터가 온하고 있을 때, 드리프트 영역(20)의 공핍층에 있어서의 실효 전하의 극성이, 드레인 전압 및 매립층(51)의 영향에 의해 반전하는 것을 더 억제할 수 있고, 드레인 주변에서 Kirk 효과가 발생하는 것을 더 억제할 수 있다.
(변형예)
제2 실시 형태에 있어서도, 제1 실시 형태의 변형예 (1) 내지 (5)를 적용하여도 된다. 이러한 경우이더라도, 상기한 제2 실시 형태의 효과와 마찬가지의 효과를 발휘한다. 제2 실시 형태의 변형예의 일례를 나타낸다.
도 12는, 본 발명의 제2 실시 형태에 따른 반도체 장치(200A)의 구성예(변형예)를 나타내는 단면도이다. 도 12에 도시한 바와 같이, 이 반도체 장치(200A)에서는, 제1 드리프트층(21)은 바디층(53)을 둘러싸도록 두껍게 형성되어 있다. 그리고, 매립층(51)은 이 바디층(53)을 둘러싸도록 제1 드리프트층(21) 내에 배치되어 있다. 즉, 매립층(51)은 제1 드리프트층(21)에 있어서, 드레인(9)의 적어도 일부의 아래쪽을 제외하고, 필드 산화막(31)의 아래쪽에 배치되어 있다. 또한, 드레인(9)과 매립층(51)의 사이에, 제1 드리프트층(21)보다도 N형 불순물 농도가 높은 제2 드리프트층(22)을 구비한다.
〔제3 실시 형태〕
제3 실시 형태에서는, 드리프트층이 3층으로 구성되는 경우에 대하여 설명한다.
(구조)
도 13은, 본 발명의 제3 실시 형태에 따른 반도체 장치(300)의 구성예를 나타내는 단면도이다. 도 13에 도시한 바와 같이, 이 반도체 장치(300)는, 예를 들어, P형 실리콘 기판(1)과, 이 실리콘 기판(1)에 형성된 N 채널형 LDMOS 트랜지스터(250)와, 실리콘 기판(1) 위에 배치되어 LDMOS 트랜지스터(250)를 덮는 층간 절연막(33)과, 층간 절연막(33)을 관통하여 LDMOS 트랜지스터(250)에 접속하는 콘택트 전극(55)과, 배선층(57)과, 보호막(61)을 구비한다.
LDMOS 트랜지스터(250)는, 게이트 절연막(3)과, 게이트 전극(5)과, N형 소스(7) 및 드레인(9)과, 필드 산화막(31)과, 실리콘 기판(1) 중 N형 드리프트 영역(20) 및 드레인(9) 아래에 배치된 N형 드리프트층(220)과, P형 매립층(51)과, P형 바디층(53)과, P형 픽업층(35)을 구비한다.
드리프트층(220)은 3층 구조이며, 제1 드리프트층(21: N-층)과, 제1 드리프트층(21) 위에 배치되어 상기 제1 드리프트층(21)보다 N형 불순물 농도가 높은 제2 드리프트층(22: N층)과, 제1 드리프트층(21) 위에 배치되어 제2 드리프트층(22)보다도 N형 불순물 농도가 높은 제3 드리프트층(23: N층)을 갖는다. 그리고, 이 제3 드리프트층(23)은, 필드 산화막(31) 아래에 배치되어 있으며, 그 상측 부분은 필드 산화막(31)에 접하고 있다.
(제조 방법)
다음으로, 도 13에 도시한 반도체 장치(300)의 제조 방법에 대하여 설명한다.
도 14 및 도 15는, 반도체 장치(300)의 제조 방법을 공정순으로 나타내는 단면도이다. 도 14의 (a)에 도시한 바와 같이, 우선, 실리콘 기판(1) 위에 실리콘 산화막(11)을 형성하고, 그 위에 레지스트 패턴(12)을 형성한다. 다음으로, 이 레지스트 패턴(12)을 마스크로 사용하여, 실리콘 기판(1)에 인 등의 N형 불순물을 이온 주입한다. 이 이온 주입 공정에서는, 제2 실시 형태와 마찬가지로, 제1 드리프트 이온 주입 공정과, 제2 드리프트 이온 주입 공정을 행한다. 그 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(12)을 제거한다.
다음으로, 실리콘 기판(1)에 열 처리를 실시하여, 실리콘 기판(1) 중으로 불순물을 확산시킨다. 이에 의해, 도 14의 (b)에 도시한 바와 같이, 실리콘 기판(1)에 N형 제1 드리프트층(21), 제2 드리프트층(22)을 형성한다.
다음으로, 도 14의 (c)에 도시한 바와 같이, 실리콘 기판(1)에 필드 산화막을 형성하기 위한 트렌치(14)를 형성하고, 또한 실리콘 기판(1)을 열 산화하여 실리콘 산화막(15)을 형성한다. 그리고, 예를 들어 실리콘 산화막(15)을 개재하여, 실리콘 기판(1)의 위쪽에 레지스트 패턴(16)을 형성한다. 이 레지스트 패턴(16)은, P형 매립층을 형성하는 영역과 드리프트층을 형성하는 영역의 위쪽을 개구하고, 그 이외의 영역을 덮는 형상을 갖는다.
다음으로, 이 레지스트 패턴(16)을 마스크로 사용하여, 실리콘 기판(1)에 붕소 등의 P형 불순물을 이온 주입한다. 또한, 이 P형 불순물의 이온 주입과 전후 하여, 레지스트 패턴(16)을 마스크로 사용하여, 실리콘 기판(1)에 인 등의 N형 불순물을 이온 주입한다. 이온 주입 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(16)을 제거한다. 그 후, 실리콘 기판(1)에 열 처리를 실시하여, 실리콘 기판(1) 중으로 불순물을 확산시킨다. 이에 의해, 매립층(51)과 제3 드리프트층(23)을 형성한다.
다음으로, 트렌치(14) 내에 실리콘 산화막을 매립한다. 이에 의해, 도 15의 (a)에 도시한 바와 같이, 필드 산화막(31)을 형성한다. 또한, 실리콘 산화막(15)은, 예를 들어 필드 산화막(31)의 형성 과정에서 제거한다.
이 이후의 공정은, 제1 실시 형태와 동일하다. 즉, 도 15의 (b)에 도시한 바와 같이, 실리콘 기판(1)에 P형 바디층(53)을 형성한다. 다음으로, 도 15의 (c)에 도시한 바와 같이, 게이트 절연막(3), 게이트 전극(5), 소스(7) 및 드레인(9), 픽업층(35)을 순차 형성한다. 그리고, 층간 절연막(33)(도 13 참조), 콘택트 전극(55)(도 13 참조), 배선층(57)(도 13 참조), 보호막(61)(도 13 참조)을 순차 형성한다. 이상의 공정을 거쳐, 도 13에 도시한 반도체 장치(300)가 완성된다.
제3 실시 형태에서는, LDMOS 트랜지스터(250)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 또한, 드리프트층(220)이 본 발명의 「드리프트층」에 대응하고, 제1 드리프트층(21)이 본 발명의 「제1 드리프트층」에 대응하고, 제2 드리프트층(22)이 본 발명의 「제2 드리프트층」에 대응하며, 제3 드리프트층(23)이 본 발명의 「제3 드리프트층」에 대응하고 있다. 그 밖의 대응 관계는 제1 실시 형태와 동일하다.
(제3 실시 형태의 효과)
본 발명의 제3 실시 형태는, 제1 실시 형태의 효과 (1) 내지 (3), 제2 실시 형태의 효과 (1), (2)와 마찬가지의 효과를 발휘한다.
또한, RESURF 효과를 얻을 수 있기 때문에, 제3 드리프트층(23)과 같이, 드리프트 영역(20)의 표면 근방의 불순물 농도를 더 높일 수 있다. 이에 의해, OFF-BVdss를 높게 유지하면서, 온 저항을 더 저감할 수 있다. 드레인 내압과 온 저항의 트레이드 오프 특성을 더욱 개선할 수 있다.
여기서, 제3 드리프트층(23)은 트렌치(14)의 에치 후에 형성되기 때문에, 제3 드리프트층(23)의 불순물 도우즈량은 트렌치(14)의 에칭 편차에 따른 영향을 받지 않는다. 즉, 온 저항 및 RESURF 효과의 제조 편차는 적다. 또한, 제2 드리프트층(22)과 제3 드리프트층(23)을 나누어 형성하기 때문에, 필드 산화막의 아래와 필드 산화막 단부의 각각에서 온 저항과 RESURF 효과의 최적화가 도모된다.
(변형예)
제3 실시 형태에 있어서도, 제1 실시 형태의 변형예 (1) 내지 (5)를 적용하여도 된다. 이와 같은 경우이더라도, 상기한 제3 실시 형태의 효과와 마찬가지의 효과를 발휘한다.
〔제4 실시 형태〕
상기의 제1 내지 제3 실시 형태에서는, 필드 산화막을 STI법에 의해 형성하는 경우에 대하여 설명하였다. 그러나, 본 발명에 있어서, 필드 산화막의 형성 방법은 STI법으로 한정되는 것은 아니다. 제4 실시 형태에서는, 필드 산화막이 LOCOS(Local Oxidation of Silicon)법에 의해 형성되는 경우에 대하여 설명한다.
(구조)
도 16은, 본 발명의 제4 실시 형태에 따른 반도체 장치(400)의 구성예를 나타내는 단면도이다. 도 16에 도시한 바와 같이, 이 반도체 장치(400)는 예를 들어, P형 실리콘 기판(1)과, 이 실리콘 기판(1)에 형성된 N 채널형 LDMOS 트랜지스터(350)와, 실리콘 기판(1) 위에 배치되어 LDMOS 트랜지스터(350)를 덮는 층간 절연막(33)과, 층간 절연막(33)을 관통하여 LDMOS 트랜지스터(350)에 접속하는 콘택트 전극(55)과, 배선층(57)과, 보호막(61)을 구비한다.
LDMOS 트랜지스터(350)는, 게이트 절연막(3)과, 게이트 전극(5)과, N형 소스(7) 및 드레인(9)과, 필드 산화막(131)과, 실리콘 기판(1) 중 N형 드리프트 영역(20) 및 드레인(9) 아래에 배치된 N형 드리프트층(120)과, P형 매립층(51)과, P형 바디층(53)과, P형 픽업층(35)을 구비한다. 여기서, 필드 산화막(131)은 LOCOS법에 의해 형성된 실리콘 산화막이다.
(제조 방법)
다음으로, 도 16에 도시한 반도체 장치(400)의 제조 방법에 대하여 설명한다.
도 17 및 도 18은, 반도체 장치(400)의 제조 방법을 공정순으로 나타내는 단면도이다. 도 17의 (a)에 도시한 바와 같이, 우선, 실리콘 기판(1) 위에 실리콘 산화막(11)을 형성하고, 그 위에 레지스트 패턴(12)을 형성한다. 다음으로, 이 레지스트 패턴(12)을 마스크로 사용하여, 실리콘 기판(1)에 인 등의 N형 불순물을 이온 주입한다. 이 이온 주입 공정에서는, 제2 실시 형태와 마찬가지로, 제1 드리프트 이온 주입 공정과, 제2 드리프트 이온 주입 공정을 행한다.
다음으로, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(12)을 제거한다. 그리고, 도 17의 (b)에 도시한 바와 같이, 실리콘 산화막(11) 위에 레지스트 패턴(13)을 형성한다. 다음으로, 이 레지스트 패턴(13)을 마스크로 사용하여, 실리콘 기판(1)에 붕소 등의 P형 불순물을 이온 주입한다. 이온 주입 후, 실리콘 기판(1)의 위쪽으로부터 레지스트 패턴(13)을 제거한다.
다음으로, LOCOS법을 이용하여, 실리콘 기판(1)에 필드 산화막(131)을 형성한다. LOCOS법은, 실리콘 질화막을 마스크로 사용하여, 실리콘 기판(1)을 열 산화 함으로써, 마스크 아래로부터 노출되어 있는 영역에만 실리콘 산화막을 두껍게 형성하는 방법이다. 필드 산화 시의 열 처리에 의해, 실리콘 기판(1) 중으로 불순물을 확산시킨다. 이에 의해, 도 17의 (c)에 도시한 바와 같이, 실리콘 기판(1)에 N형 제1 드리프트층(21)과, 제2 드리프트층(22)과, P형 매립층(51)을 형성한다.
이 이후의 공정은, 제1 실시 형태와 동일하다. 즉, 도 18의 (a)에 도시한 바와 같이, 실리콘 기판(1)에 P형 바디층(53)을 형성한다. 다음으로, 도 18의 (b)에 도시한 바와 같이, 게이트 절연막(3), 게이트 전극(5), 소스(7) 및 드레인(9), 픽업층(35)을 순차 형성한다. 그리고, 층간 절연막(33)(도 16 참조), 콘택트 전극(55)(도 16 참조), 배선층(57)(도 16 참조), 보호막(61)(도 16 참조)을 순차 형성한다. 이상의 공정을 거쳐, 도 16에 도시한 반도체 장치(400)가 완성된다.
제4 실시 형태에서는, LDMOS 트랜지스터(350)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 또한, 필드 산화막(131)이 본 발명의 「필드 산화막」에 대응하고 있다. 그 밖의 대응 관계는 제1 실시 형태와 동일하다.
(제4 실시 형태의 효과)
본 발명의 제4 실시 형태는, 제1 실시 형태의 효과 (1) 내지 (3), 제2 실시 형태의 효과 (1), (2)와 마찬가지의 효과를 발휘한다.
(변형예)
제4 실시 형태에 있어서도, 제1 실시 형태의 변형예 (1) 내지 (5)를 적용하여도 된다. 이와 같은 경우이더라도, 상기한 제4 실시 형태의 효과와 마찬가지의 효과를 발휘한다.
<제5 실시 형태>
(구조)
도 19는, 본 발명의 제5 실시 형태에 따른 LDMOS 트랜지스터(500)의 구성예를 나타내는 평면도이다. 또한, 도 20 및 도 21은, LDMOS 트랜지스터(500)의 구성예를 나타내는 A-A' 단면도 및 B-B' 단면도이다. 또한, 도 19에서는, 도면의 복잡화를 피하기 위해 층간 절연막의 도시를 생략하였다.
도 19 내지 도 21에 도시한 바와 같이, 이 LDMOS 트랜지스터(500)는, 예를 들어, P형 실리콘 기판(401)(P-sub)에 형성된 N 채널형 전계 효과 트랜지스터이다. 이 LDMOS 트랜지스터(500)는, 실리콘 기판(401)과, 실리콘 기판(401) 위에 형성된 게이트 절연막(403)과, 게이트 전극(405)과, 게이트 전극(405)의 양측 아래의 실리콘 기판(401)에 형성된 N형 소스(407) 및 드레인(409)과, 실리콘 기판(401) 중 채널이 되는 영역(410: 이하, 채널 영역)과 드레인(409)의 사이에 배치된 N형 드리프트 영역(420)과, 드리프트 영역(420) 위에 배치된 필드 산화막(431)과, 실리콘 기판(401) 위를 덮는 층간 절연막(433)과, 게이트 전극(405)과, 소스(407) 및 드레인(409)을 층간 절연막(433) 위로 각각 끌어내기 위한 콘택트 전극(455)을 구비한다.
도 20 및 도 21에 도시한 바와 같이, 게이트 전극(405)은 게이트 절연막(403) 위로부터 필드 산화막(431) 위에 걸쳐 형성되어 있다. 또한, 소스(407) 및 드레인(409)은 각각 N형 불순물을 고농도로 포함하고, 필드 산화막(431) 아래로부터 각각 노출되어 있다. 소스(407) 및 드레인(409)은, 후술하는 N층(423)이나, N+층(471)보다도 N형 불순물을 고농도로 포함하는 N++층으로 이루어진다.
게이트 절연막(403)은, 예를 들어, 실리콘 기판(401)을 열 산화함으로써 얻어지는 실리콘 산화막이다. 필드 산화막(431)은, 예를 들어, LOCOS(Local Oxidation of Silicon)막이다.
드리프트 영역(420)은, 실리콘 기판(1)에 형성되어 N형 불순물을 포함하는 N-드리프트층(421: 이하, N-층)과, 실리콘 기판(401)에 형성되어 N-층(421)보다도 N형 불순물을 고농도로 포함하는 제1 드레인 익스텐션(423: 이하, N층)을 갖는다. 도 20 및 도 21에 도시한 바와 같이, N-층(421) 위에 N층(423)이 배치되어 있으며, N층(423)은 드레인(409)과 접하고 있다. 또한, N층(423)의 상측 부분은 필드 산화막(431)과 접하고 있다.
또한, 채널 길이 방향(즉, X축 방향)에 있어서, N층(423) 및 N-층(421)은 필드 산화막(431)의 단부의 아래로부터 채널 영역(410)측으로 연장되어, 축적 영역(430)을 구성하고 있다. 또한, 축적 영역은, 게이트 전극에 정의 바이어스가 인가될 때, 다수 캐리어가 게이트 절연막측으로 끌어 당겨져서 축적되는 영역이다.
또한, 이 LDMOS 트랜지스터(500)는, N층(423) 및 N-층(421)의 바로 아래에 배치된 제1 P형 매립층(제1PBL; 이하, P층)(451)과, 소스(407) 아래로부터 채널 영역(410)에 걸쳐서 형성된 P형 바디층(P-body층)(453)과, 소스(407)의 내측에 배치되어 P-body층(453)과 전기적으로 접속하는 고농도의 P형 불순물 확산층(P++층)(435)을 구비한다. 이 실시 형태에서는, 예를 들어 P-body층(453)이 채널 영역(410)을 구성하고 있다. P층(451), P-body층(453) 및 P++층(435)의 어느 것이나, 실리콘 기판(401)보다도 P형 불순물을 고농도로 포함한다. 또한, 예를 들어, P++층(435)은 P-body층(453)보다도 P형 불순물을 고농도로 포함하고, P-body층(453)은 P층(451)보다도 P형 불순물을 고농도로 포함한다.
도 19 및 도 21에 도시한 바와 같이, 콘택트 전극(455)은 소스(407) 위와 P++층(435) 위에 각각 배치되어 있으며, 이들 콘택트 전극(455)은, 예를 들어 층간 절연막(433) 위에 배치된 배선층(도시생략)에 의해 전기적으로 접속되어 있다. 이에 의해, 콘택트 전극(455)을 개재하여, 소스(407)와, P-body층(453) 및 실리콘 기판(401)이 동일 전위를 유지할 수 있도록 되어 있다. 또한, 이 LDMOS 트랜지스터(500)에서는, 채널 길이 방향에 있어서, P-body층(453)과 N층(423)의 사이에 N-층(421)이 개재되어 있으며, 축적 영역(430)에 있어서 N층(423)의 단부에 전계가 집중하는 것을 억제할 수 있도록 되어 있다.
이 제5 실시 형태에서는, 실리콘 기판(401)이 본 발명의 「반도체 기판」에 대응하고, LDMOS 트랜지스터(500)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 또한, N형이 본 발명의 「제1 도전형」에 대응하고, P형이 본 발명의 「제2 도전형」에 대응하고 있다. 또한, P층(451)이 본 발명의 「제1 불순물 확산층」에 대응하고 있다. 또한, N-층(421)이 본 발명의 「제1 드리프트층」에 대응하고, N층(423)이 본 발명의 「제2 드리프트층」에 대응하고 있다.
(제5 실시 형태의 효과)
본 발명의 제5 실시 형태는, 이하의 효과를 발휘한다.
(1) N형 드리프트 영역(420)의 바로 아래에 P층(451)이 배치되어 있으며, 드리프트 영역(420)을 구성하고 있는 N-층(421)과 P층(451)의 사이에 PN 접합이 형성된다. 이에 의해, 오프 상태의 LDMOS 트랜지스터(500)에 있어서 드리프트 영역(420)을 효율적으로 공핍화할 수 있고, 소스(407)와 실리콘 기판(401)을 전기적으로 접속한 상태에서 소스(407)-드레인(409) 간에 역방향 바이어스를 인가한 경우에, 역방향 바이어스가 작은 단계에서 드리프트 영역(420)을 완전 공핍화하는 것이 용이하게 된다. 이에 의해, 드리프트 영역(420)의 표면 전계를 완화할 수 있고(즉, RESURF 효과를 얻음), 오프 상태에서의 드레인 내압(즉, OFF-BVdss)을 높게 유지할 수 있다.
(2) 또한, RESURF 효과를 얻을 수 있기 때문에, N층(423)과 같이, 드리프트 영역(420)의 표면 근방의 N형 불순물 농도를 높일 수 있다. 이에 의해, OFF-BVdss를 높게 유지하면서, 온 저항(RON.sp)을 저감할 수 있다. 예를 들어 도 22의 화살표로 나타낸 바와 같이, 드레인 내압과 온 저항의 트레이드 오프 특성을 개선할 수 있다.
또한, 도 22에 있어서, 횡축의 BVdss는, 실리콘 기판(401), 게이트 전극(405) 및 소스(407)를 전기적으로 접속한 상태(즉, 오프 상태)에서, 드레인(409)에 역방향 바이어스를 인가했을 때, 어밸런치 항복에 의해 드레인(409)으로부터 소스(407) 및 실리콘 기판(401)에 전류가 흐르기 시작할 때의 전압값이다. 또한, 종축의 Ron·sp는, LDMOS 트랜지스터(500)이 온하고 있을 때의 소스(407)-드레인(409) 간의 저항값으로서, 상기 저항값을 소자의 단위 면적당으로 나타낸 값이다.
(3) 또한, N-층(421) 위에 N-층(421)보다도 N형 불순물을 고농도로 포함한(즉, 다수 캐리어인 전자를 많이 포함한) N층(423)이 배치되어 있다. 이에 의해, LDMOS 트랜지스터(500)가 온하고 있을 때, 드리프트 영역(420)의 공핍층에 있어서의 실효 전하가 드레인 전압 및 P층(423)의 영향을 받아서 플러스(+)로부터 마이너스(-)로 변화하는 것을 억제할 수 있고, 실효 채널이 드레인(409)까지 넓어지는 것(즉, 드레인(409)의 주변에서 Kirk 효과가 발생하는 것)을 억제할 수 있다. 이에 의해, 드레인(409)의 단부에 전계가 집중하는 것을 방지할 수 있으므로, 예를 들어 도 23의 화살표로 나타낸 바와 같이, 온 상태에서의 드레인 내압(즉, ON-BVdss)을 높게 유지할 수 있다.
또한, 도 23에 있어서, 횡축의 Vds는, 실리콘 기판(401) 및 소스(407)를 전기적으로 접속하면서, 게이트 전극(405)에 일정한 바이어스를 인가한 상태(즉, 온 상태)에서, 드레인(409)에 인가하는 전압값을 의미한다. 종축의 Ids는, 드레인(409)으로부터 소스(407)로 흐르는 전류값이다. 또한, 도 23에 있어서의 비교 형태란, LDMOS 트랜지스터(500)에 있어서 N층(423)을 구비하고 있지 않은 형태를 의미한다. 도 23에 있어서의 실시 형태란, 예를 들어 LDMOS 트랜지스터(500)(즉, N층(423)을 구비하는 형태)를 의미한다.
(4) 또한, 본 발명의 제5 실시 형태에서는, 채널 길이 방향에 있어서, N층(423)은 필드 산화막(431)의 단부의 아래로부터 채널 영역(410)측으로 연장되어, 축적 영역(430)을 구성하고 있다. 이에 의해, 채널 영역(410) 및 축적 영역(430)의 주변에 있어서도, Kirk 효과의 발생을 억제할 수 있다.
(변형예)
(1) 또한, 상기의 제5 실시 형태에서는, N층(423) 및 N-층(421)과 P층(451)의 위치 관계에 대하여, P층(451)은 N층(423) 및 N-층(421)의 바로 아래에 위치하는 경우에 대하여 설명하였다. 그러나, 제1 실시 형태에 있어서, 상기의 위치 관계는 이에 한정되는 것은 아니라, P층(451)은 N층(423) 및 N-층(421)의 바로 아래로부터 다소 어긋난 위치에 배치되어 있어도 된다. 이러한 구성이더라도, N층(423) 및 N-층(421)의 바로 아래에 P층(451)의 적어도 일부가 있으면, LDMOS 트랜지스터(500)의 오프 시에, N층(423) 및 N-층(421)을 P층(451)의 측으로부터 공핍화하여, RESURF 효과를 얻을 수 있다.
(2) 또한, 상기의 제5 실시 형태에서는, LDMOS 트랜지스터(500)와 다른 소자(예를 들어, pMOS 트랜지스터, 저항 소자 또는 캐패시터 등)를 동일한 실리콘 기판(1)에 혼재하여, 반도체 장치를 구성하여도 된다. 이와 같은 경우이더라도, 상기의 제5 실시 형태와 마찬가지의 효과를 발휘한다.
(3) 또한, 상기의 제5 실시 형태에서는, LDMOS 트랜지스터(500)가 N 채널형 경우를 나타내었지만, LDMOS 트랜지스터(500)는 P 채널형이어도 된다. 즉, 제1 실시 형태에 있어서, N형을 P형으로, P형을 N형으로 각각 교체하여도 된다. 이와 같은 경우이더라도, P 채널형 LDMOS 트랜지스터(500)에 있어서, 상기의 제5 실시 형태와 마찬가지의 효과를 발휘한다.
(4) 또한, 제5 실시 형태에 있어서도, 제1 실시 형태의 변형예 (3) 내지 (5)를 적용하여도 된다. 이 경우에는, N-층(421) 중, N층(423)과 P층(451)의 사이에 끼워진 부분이, 본 발명의 「제1 도전형 제1 드리프트층」에 대응한다.
<제6 실시 형태>
상기의 제5 실시 형태에서는, N형 드리프트 영역(420) 아래에 P층(451)을 배치함으로써 RESURF 효과를 얻을 수 있는 것에 대하여 설명하였다. 또한, 드리프트 영역(420)이 N층(423)을 가짐으로써 온 저항을 저감할 수 있어, Kirk 효과의 발생을 억제할 수 있음에 대해서도 설명하였다. 여기서, 본 발명의 실시 형태에서는, P층(451)보다도 고농도의 P형 불순물 확산층을 드리프트 영역(420) 아래에 배치함과 함께, N층(423)보다도 고농도의 N형 불순물 확산층을 드리프트 영역(420)에 추가하여도 된다. 제6 실시 형태에서는, 이러한 형태에 대하여 설명한다.
(구조)
도 24는, 본 발명의 제6 실시 형태에 따른 LDMOS 트랜지스터(600)의 구성예를 나타내는 평면도이다. 또한, 도 25 및 도 26은, 제6 실시 형태에 따른 LDMOS 트랜지스터(600)의 구성예를 나타내는 A-A' 단면도 및 B-B' 단면도이다. 또한, 도 24에서는, 도면의 복잡화를 피하기 위해 층간 절연막의 도시를 생략하였다.
도 24 내지 도 26에 도시한 바와 같이, 이 LDMOS 트랜지스터(600)에 있어서, 제5 실시 형태에서 설명한 LDMOS 트랜지스터(500)와의 구조상의 차이는, P+층(461) 및 N+층(471)을 추가한 점이다. 이 이외의 구성은, LDMOS 트랜지스터(500)와 LDMOS 트랜지스터(600)에서 동일하다.
즉, LDMOS 트랜지스터(600)는, N형 드리프트 영역(420) 아래에 배치된 P+층(461)을 구비한다. P+층(461)은, P층(451)보다도 P형 불순물 농도가 높으면서, P++층(435)보다도 P형 불순물 농도가 낮다. 또한, 드리프트 영역(420)은 P+층(461) 위에 배치된 N+층(471)을 갖는다. N+층(471)은 N층(423)보다도 N형 불순물 농도가 높으면서, N++로 나타내는 소스(407) 및 드레인(409)보다도 N형 불순물 농도가 낮다.
도 25 및 도 26에 도시한 바와 같이, 필드 산화막(431)의 바로 아래에 N+층(471) 및 P+층(461)이 위치한다. 또한, N+층(471)의 바로 아래에 P+층(461)이 위치한다. 또한, N+층(471)의 하측 부분은 P+층(461)과 접하고, N+층(471)의 상측 부분은 필드 산화막(431)과 접하고 있다.
제6 실시 형태에서는, P+층(461)이 본 발명의 「제2 불순물 확산층」에 대응하고, N+층(471)이 본 발명의 제3 드리프트층에 대응하고 있다. 또한, LDMOS 트랜지스터(600)가 본 발명의 「전계 효과 트랜지스터」에 대응하고 있다. 그 밖의 대응 관계는, 제5 실시 형태와 동일이다.
(제6 실시 형태의 효과)
본 발명의 제6 실시 형태는, 제5 실시 형태의 효과 (1) 내지 (4)의 효과 외에, 이하의 효과를 발휘한다.
(1) P층(451)보다도 P형 불순물 농도가 높은 P+층(461)이 드리프트 영역(420) 아래에 배치되어 있기 때문에, RESURF 효과를 더 얻을 수 있다. 이에 의해, OFF-BVdss를 더욱 높일 수 있다.
(2) 또한, RESURF 효과를 더 높일 수 있기 때문에, N+층(471)과 같이, 드리프트 영역(420)의 표면 근방의 N형 불순물 농도를 더 높일 수 있다. 이에 의해, OFF-BVdss를 더 높임과 함께, 온 저항을 더 저감할 수 있어, 드레인 내압과 온 저항의 트레이드 오프 특성을 더욱 개선할 수 있다.
(3) 또한, N층(423)보다도 N형 불순물 농도가 높은 N+층(471)이 P+층(461) 위에 배치되어 있다. 이에 의해, LDMOS 트랜지스터(600)가 온하고 있을 때, 드리프트 영역(420)의 공핍층에 있어서의 실효 전하가 드레인 전압, P층(451) 및 P+층(461)의 영향을 받아서 플러스(+)로부터 마이너스(-)로 변화하는 것을 더 억제할 수 있고, 드레인(409)의 주변에서 Kirk 효과가 발생하는 것을 더 억제할 수 있다. 이에 의해, 드레인(409)의 단부에 전계가 집중하는 것을 더 방지할 수 있고, ON-BVdss를 더 높일 수 있다.
(변형예)
(1) 또한, 상기의 제6 실시 형태에서는, P+층(461)은 N+층(471)의 바로 아래에 위치하는 경우에 대하여 설명하였다. 그러나, 제6 실시 형태에 있어서, 상기의 위치 관계는 이에 한정되는 것이 아니라, P+층(461)은 N+층(471)의 바로 아래로부터 다소 어긋난 위치에 배치되어 있어도 된다. 이러한 구성이더라도, N+층(471)의 바로 아래에 P+층(461)의 적어도 일부가 있으면, LDMOS 트랜지스터(600)의 오프 시에, N+층(471)을 P+층(461)의 측으로부터 공핍화하여, RESURF 효과를 얻을 수 있다.
(2) 또한, 제1 실시 형태의 변형예 (3) 내지 (5), 제5 실시 형태의 변형예 (1) 내지 (3)을 제6 실시 형태에 적용하여도 된다.
<제7 실시 형태>
상기의 제6 실시 형태에서는, N형 드리프트 영역(420) 아래에 P층(451) 및 P+층(461)이 배치되어 있는 것에 대하여 설명하였다. 또한, 드리프트 영역(420)은 N-층(421), N층(423) 및 N+층(471)을 갖는 것에 대하여 설명하였다. 그러나, 본 발명의 실시 형태에서는, 제6 실시 형태에서 설명한 형태에 있어서, P층(451) 및 N층(423)을 생략하여도 된다. 제7 실시 형태에서는, 이러한 형태에 대하여 설명한다.
(구조)
도 27은, 본 발명의 제7 실시 형태에 따른 LDMOS 트랜지스터(700)의 구성예를 나타내는 평면도이다. 또한, 도 28 및 도 29는, LDMOS 트랜지스터(700)의 구성예를 나타내는 A-A' 단면도 및 B-B' 단면도이다. 또한, 도 27에서는, 도면의 복잡화를 피하기 위해 층간 절연막의 도시를 생략하였다.
도 27 내지 도 29에 도시한 바와 같이, 이 LDMOS 트랜지스터(700)에 있어서, 제6 실시 형태에서 설명한 LDMOS 트랜지스터(600)와의 구조상의 차이는, P층(451) 및 N층(423)이 생략되어 있는 점이다. 이 이외의 구성은, LDMOS 트랜지스터(600)와 LDMOS 트랜지스터(700)에서 동일하다.
(제7 실시 형태의 효과)
본 발명의 제7 실시 형태는, 제5 실시 형태의 효과 (4)의 효과 외에, 이하의 효과를 발휘한다.
(1) P형 실리콘 기판(401)보다도 P형 불순물 농도가 높은 P+층(461)이 드리프트 영역(420) 아래에 배치되어 있다. 이에 의해, RESURF 효과를 얻을 수 있어, OFF-BVdss를 높게 유지할 수 있다.
(2) 또한, RESURF 효과를 얻을 수 있기 때문에, N+층(471)과 같이, 드리프트 영역(420)의 표면 근방의 N형 불순물 농도를 높일 수 있다. 이에 의해, OFF-BVdss를 높임과 함께, 온 저항을 저감할 수 있어, 드레인 내압과 온 저항의 트레이드 오프 특성을 개선할 수 있다.
(3) 또한, N-층(421)보다도 N형 불순물 농도가 높은 N+층(471)이 P+층(461)위에 배치되어 있다. 이에 의해, LDMOS 트랜지스터(700)가 온하고 있을 때, 드리프트 영역(420)의 공핍층에 있어서의 실효 전하가 드레인 전압 및 P+층(461)의 영향을 받아서 플러스(+)로부터 마이너스(-)로 변화하는 것을 억제할 수 있고, 드레인(409)의 주변에서 Kirk 효과가 발생하는 것을 억제할 수 있다. 이에 의해, 드레인(409)의 단부에 전계가 집중하는 것을 방지할 수 있어, ON-BVdss를 높게 유지할 수 있다.
(변형예)
제1 실시 형태에서 설명한 변형예 (3) 내지 (5), 제5 실시 형태의 변형예 (2), (3), 제6 실시 형태의 변형예 (1)을 제7 실시 형태에 적용하여도 된다.
(측정 방법)
본 실시 형태에 있어서, 전계 효과 트랜지스터의 단면을 관측하는 방법으로서는, SCM(Scanning Capacitance Microscopy) 등을 들 수 있다. 그 방법은, 단면 가공을 실시한 반도체 표면을 도전성 코팅된 탐침을 사용하여 주사하고, 캐리어 농도에 상관한 용량 변동을 측정하여, 캐리어 분포를 이차원적으로 가시화하는 것이다.
〔기타〕
본 발명은, 이상으로 기재한 각 실시 형태에 한정되는 것은 아니다. 당업자의 지식에 기초하여 각 실시 형태에 설계의 변경 등을 부가해도 되며, 그러한 변경 등이 부가된 형태도 본 발명의 범위에 포함된다.
1: 실리콘 기판
3: 게이트 절연막
5: 게이트 전극
7: 소스
9: 드레인
10: 채널 영역
11, 15: 실리콘 산화막
12, 13, 16: 레지스트 패턴
14: 트렌치
20: 드리프트 영역
21: (제1) 드리프트층
22: 제2 드리프트층
23: 제3 드리프트층
30: 축적 영역
31, 131: 필드 산화막
33: 층간 절연막
35: 픽업층
50, 150, 250, 350: LDMOS 트랜지스터
51: 매립층
53: 바디층
55: 콘택트 전극
57: 배선층
61: 보호막
100, 200, 300, 400: 반도체 장치
120, 220: 드리프트층
401: 실리콘 기판
403: 게이트 절연막
405: 게이트 전극
407: 소스(N++층)
409: 드레인(N++층)
410: 채널 영역
420: 드리프트 영역
421: N-층
423: N층
430: 축적 영역
431: 필드 산화막
433: 층간 절연막
435: P++층
451: P층(P형 매립층)
453: P-body층
455: 콘택트 전극
461: P+층
471: N+층
500, 600, 700: LDMOS 트랜지스터

Claims (15)

  1. 반도체 기판에 형성된 소스 및 드레인과,
    상기 반도체 기판 위에 형성된 필드 산화막과,
    상기 필드 산화막의 아래에 형성되고, 상기 드레인의 하층 및 상기 드레인과 채널 영역의 사이에 형성된 제1 도전형 드리프트층과,
    상기 드레인의 아래쪽이면서 상기 드리프트층의 아래에 접하고, 상기 제1 도전형과 서로 다른 제2 도전형으로 이루어지는 제1 영역과,
    상기 제1 영역을 제외하고 상기 드리프트층의 아래에 접하는, 제2 도전형으로 이루어지는 제2 영역을 구비하고,
    상기 제1 영역의 제2 도전형 불순물 농도는, 상기 제2 영역의 제2 도전형 불순물 농도보다 낮고,
    상기 드리프트층은,
    제1 드리프트층과, 상기 제1 드리프트층 위에 배치되어 상기 제1 드리프트층보다 제1 도전형 불순물 농도가 높은 제2 드리프트층과,
    상기 제1 드리프트층 위에 배치되어 상기 제2 드리프트층보다도 제1 도전형 불순물 농도가 높은 제3 드리프트층을 갖고,
    상기 제3 드리프트층은, 상기 필드 산화막의 아래에 배치되어 상기 필드 산화막에 접하고 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 드리프트층은, 상기 필드 산화막의 단부의 아래로부터 상기 채널 영역 측으로 연장되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 영역의 제2 도전형 불순물 농도는, 상기 반도체 기판과 동일한 불순물 농도인 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 반도체 기판에 형성된 소스 및 드레인과,
    상기 반도체 기판 위에 형성된 필드 산화막과,
    상기 필드 산화막의 아래에 형성되고, 상기 드레인의 하층 및 상기 드레인과 채널 영역의 사이에 형성된 제1 도전형 드리프트층과,
    상기 드레인의 아래쪽이면서 상기 드리프트층의 아래에 접하고, 상기 제1 도전형과 서로 다른 제2 도전형으로 이루어지는 제1 영역과,
    상기 제1 영역을 제외하고 상기 드리프트층의 아래에 접하는, 제2 도전형으로 이루어지는 제2 영역을 구비하고,
    상기 제1 영역의 제2 도전형 불순물 농도는, 상기 제2 영역의 제2 도전형 불순물 농도보다 낮고,
    상기 드리프트층은,
    제1 드리프트층과, 상기 제1 드리프트층 위에 배치되어 상기 제1 드리프트층보다 제1 도전형 불순물 농도가 높은 제3 드리프트층을 갖고,
    상기 제3 드리프트층은, 상기 필드 산화막의 아래에 배치되어 상기 필드 산화막에 접하고,
    상기 제2 영역은 상기 제3 드리프트층 아래에 배치되어 상기 제3 드리프트층에 접하고 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제4항에 있어서,
    상기 드리프트층은,
    상기 제1 드리프트층 위에 배치되며, 또한, 상기 제1 드리프트층보다 제1 도전형 불순물 농도가 높고, 상기 제3 드리프트층보다 제1 도전형 불순물 농도가 낮은 제2 드리프트층을 구비하는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 기재된 전계 효과 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
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