CN114788015A - 半导体装置 - Google Patents

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Abstract

半导体装置(1)包含：半导体层(11)；在第一方向上隔开间隔而形成于半导体层(11)的源极区域和漏极区域；栅极绝缘膜(16)，其形成为覆盖源极区域及漏极区域之间的沟道区域；栅极电极(17)，其形成在栅极绝缘膜(16)上，隔着栅极绝缘膜(16)与沟道区域相对。栅极绝缘膜(16)具有：主要部(16A)，该主要部(16A)上形成有栅极电极(17)；延长部(16C)，该延长部(16C)从主要部(16A)的与第一方向正交的第二方向两侧分别向外方突出，在延长部(16C)上形成有漏电流抑制电极(20)。

Description

半导体装置
技术领域
本发明涉及MOS(Metal Oxide Semiconductor：金属氧化物半导体)型晶体管等半导体装置。
背景技术
在p型MOS晶体管中具有形成在n型半导体基板上的n型阱。在该n型阱的表层部，相互隔开间隔地形成p型源极区域和p型漏极区域，它们之间成为沟道区域。栅极电极经由栅极绝缘膜与沟道区域相对。
现有技术文献
专利文献
专利文献1：日本特开2013-115056号公报
发明内容
发明要解决的课题
在p型MOS晶体管中，存在如下问题：在晶体管断开时，漏电流通过n型阱区域中的栅极电极的周围区域而从p型源极区域向p型漏极区域流动。这样的漏电流成为经时劣化的主要原因。
此外，在n型MOS晶体管中也存在同样的问题。即，在n型MOS晶体管中，存在如下问题：在晶体管断开时，漏电流通过p型阱区域中的栅极电极的周围区域而从n型漏极区域向n型源极区域流动。
本发明的目的在于提供一种能够降低漏电流的半导体装置。
用于解决课题的手段
本发明的一实施方式提供一种半导体装置，其包含：半导体层；在第一方向上隔开间隔而形成于所述半导体层的源极区域和漏极区域；栅极绝缘膜，其形成为覆盖所述源极区域和所述漏极区域之间的沟道区域；以及栅极电极，其形成在所述栅极绝缘膜上，隔着所述栅极绝缘膜与所述沟道区域相对，所述栅极绝缘膜具有：主要部，所述主要部上形成有所述栅极电极；延长部，所述延长部从所述主要部的与所述第一方向正交的第二方向两侧分别向外方突出，在所述延长部上形成有漏电流抑制电极。
在该结构中，能够降低漏电流。
在本发明的一实施方式中，对所述漏电流抑制电极施加与对所述半导体层施加的电压相等的电压。
在本发明的一实施方式中，对所述漏电流抑制电极和所述半导体层施加与对所述源极区域施加的电压相等的电压。
在本发明的一个实施方式中，在所述半导体层以包围所述栅极绝缘膜的方式形成有背栅极区域。
在本发明的一个实施方式中，在所述半导体层以包围所述背栅极区域的方式形成有元件分离部
在本发明的一个实施方式中，所述元件分离部为STI结构。
在本发明的一个实施方式中，所述延长部的至少一部分生成在与生成所述元件分离部的工序相同的工序中。
在本发明的一个实施方式中，所述漏电流抑制电极与所述背栅极区域电连接。
在本发明的一个实施方式中，所述漏电流抑制电极生成在与生成所述栅极电极的工序相同的工序中。
本发明的一实施方式提供一种制造半导体装置的方法，所述半导体装置包含：在第一方向上隔开间隔地形成的源极区域和漏极区域、以覆盖这些区域之间的方式形成的栅极绝缘膜、以及形成在所述栅极绝缘膜上的栅极电极，所述栅极绝缘膜具有：主要部，该主要部上形成有所述栅极电极；延长部，该延长部分别从所述主要部的与所述第一方向正交的第二方向两侧向外侧突出，其中，所述方法包含：在半导体基板的表层部形成成为所述延长部的一部分的第一绝缘层的工序；通过选择性地掺杂所述半导体基板的第一导电型的第一杂质而形成第一导电型阱的工序；通过对所述半导体基板选择性地进行热氧化，在形成所述主要部的同时形成成为所述延长部的一部分的第二绝缘层，生成具有由所述第一绝缘层和所述第二绝缘层构成的所述延长部、和所述主要部的所述栅极绝缘膜的工序；在所述主要部上形成所述栅极电极的同时，在所述延长部上形成漏电流抑制电极的工序；通过向所述第一导电型阱选择性地掺杂第二导电型的杂质，形成所述源极区域和所述漏极区域的工序。
在该制造方法中，得到能够降低漏电流的半导体装置。
本发明的一个实施方式提供一种半导体装置的制造方法，所述半导体装置包含：在第一方向上隔开间隔地形成的源极区域和漏极区域、以覆盖这些区域之间的方式形成的栅极绝缘膜、形成在所述栅极绝缘膜上的栅极电极，所述栅极绝缘膜具有：主要部，该主要部上形成有所述栅极电极；延长部，该延长部分别从所述主要部的与所述第一方向正交的第二方向两侧向外侧突出，其中，所述方法包含：通过选择性地掺杂所述半导体基板的第一导电型的第一杂质而形成第一导电型阱的工序；通过对所述半导体基板选择性地进行热氧化而生成所述栅极绝缘膜的工序；在所述主要部上形成所述栅极电极的同时，在所述延长部上形成漏电流抑制电极的工序；通过向所述第一导电型阱中选择性地掺杂第二导电型的杂质，形成所述源极区域和所述漏极区域的工序。
在该制造方法中，得到能够降低漏电流的半导体装置。
在本发明的一个实施方式中，所述方法还包含：通过向所述第一导电型阱选择性地掺杂第一导电型的第二杂质，形成第一导电型背栅极区域的工序。
在本发明的一个实施方式中，所述方法还包含将所述漏电流抑制电极与所述背栅区电连接的工序。
本发明中的上述的或者其他目的、特征以及效果，参照附图通过下面叙述的实施方式的说明而变得明确。
附图说明
图1是用于说明本发明的一实施方式的半导体装置的结构的图解性的俯视图。
图2是沿着图1的II-II线的图解性的剖视图。
图3是沿着图1的III-III线的图解性的剖视图。
图4A是表示图1～图3所示的半导体装置的制造工序的一例的剖视图，是与图2的切断面对应的剖视图。
图4B是表示图4A的下一工序的剖视图。
图4C是表示图4B的下一工序的剖视图。
图4D是表示图4C的下一工序的剖视图。
图4E是表示图4D的下一工序的剖视图。
图4F是表示图4E的下一工序的剖视图。
图4G是表示图4F的下一工序的剖视图。
图5A是表示图1～图3所示的半导体装置的制造工序的一例的剖视图，是与图3的切断面对应的剖视图。
图5B是表示图5A的下一工序的剖视图。
图5C是表示图5B的下一工序的剖视图。
图5D是表示图5C的下一工序的剖视图。
图5E是表示图5D的下一工序的剖视图。
图5F是表示图5E的下一工序的剖视图。
图5G是表示图5F的下一工序的剖视图。
图6A是将图3的A部放大表示的图解性的局部放大剖视图。
图6B是比较例的图解性的局部放大剖视图。
图7是表示漏电流的测定结果的图表。
具体实施方式
图1是用于说明本发明的一实施方式的半导体装置的结构的图解性的俯视图。图2是沿着图1的II-II线的图解性的剖视图。图3是沿着图1的III-III线的图解性的剖视图。
为了便于说明，以下有时使用图1、图2以及图3所示的+X方向、-X方向、+Y方向以及-Y方向。+X方向是在俯视时沿着半导体装置1的表面的预定的方向，+Y方向是沿着半导体装置1的表面的方向，是与+X方向正交的方向。-X方向是与+X方向相反的方向，-Y方向是与+Y方向相反的方向。在统称+X方向和-X方向时简称为“X方向”。在统称+Y方向和-Y方向时简称为“Y方向”。
半导体装置1具有例如由硅构成的p型的半导体基板2和半导体基板2上的p型MOSFET3。
在半导体基板2上，以包围形成p型MOSFET3的区域的方式形成有元件分离部4。在该实施方式中，元件分离部4构成为在形成于半导体基板2的沟槽中埋入了绝缘膜的STI(Shallow Trench Isolation：浅沟槽隔离)构造。元件分离部4在俯视时形成为矩形环状，由在Y方向上隔开间隔地沿X方向延伸的一对直线部4A、4C和在X方向上隔开间隔地沿Y方向延伸的一对直线部4B、4D构成。
p型MOSFET3具备形成于半导体基板2的n型阱11、在n型阱11的表层区域沿X方向隔开间隔地形成的p型源极区域12及p型漏极区域13。n型阱11是本发明的“半导体层”的一例。在p型源极区域12及p型漏极区域13的表面形成有由硅化钴(CoSi2)构成的硅化物膜14。
p型源极区域12与p型漏极区域13之间的区域是沟道区域15。以与沟道区域15相对的方式，隔着栅极绝缘膜16形成有栅极电极17。
栅极电极17例如由多晶硅构成。在栅极电极17的表面形成有例如由硅化钴构成的硅化物膜18。栅极电极17的两侧面被由SiN等绝缘材料构成的侧壁19覆盖。
栅极绝缘膜16由SiO2膜等绝缘膜构成。栅极绝缘膜16由俯视矩形状的主要部16A和延长部构成，该主要部16A上配置有栅极电极16，该延长部形成在主要部16A的周围。在俯视观察时，延长部由分别从主要部16A的X方向两侧向外侧突出的第一延长部16B(参照图1、图2)和分别从主要部16A的Y方向两侧向外侧突出的第二延长部16C(参照图1、图3)构成。第二延长部16C是本发明的“延长部”的一例。
在两侧的第二延长部16C上分别形成有漏电流抑制电极20。漏电流抑制电极20在俯视时呈在X方向上较长的矩形状。在该实施方式中，从Y方向观察，各漏电流抑制电极20的-X方向端位于栅极电极17的-X方向端与p型源极区域12的-X方向端之间，各漏电流抑制电极20的+X方向端位于栅极电极17的+X方向端与p型漏极区域13的+X方向端之间。
漏电流抑制电极20由与栅极电极17相同的材料构成。在漏电流抑制电极20的表面形成有例如由硅化钴构成的硅化物膜21。漏电流抑制电极20的两侧面被由SiN等绝缘材料构成的侧壁22覆盖。
如图2所示，在半导体基板2上，在栅极绝缘膜16的X方向两侧与元件分离部4的对应的直线部4B、4D之间的中间区域形成有区域分离部5。在该实施方式中，区域分离部5构成为在形成于半导体基板2的沟槽中埋入绝缘膜的STI构造。在栅极绝缘膜16的-X方向边缘与-X方向侧的区域分离部5之间形成有上述的p型源极区域12，在栅极绝缘膜16的+X方向边缘与+X方向侧的区域分离部5之间形成有上述的p型漏极区域13。
如图2所示，在n型阱11的表层区域，在-X方向侧的区域分离部5与元件分离部4中的-X方向侧的直线部4B之间的区域、+方向侧的区域分离部5与元件分离部4中的+X方向侧的直线部4D之间的区域，分别形成有n+型背栅极区域23。
另外，如图3所示，在n型阱11的表层区域，在栅极绝缘膜16的-Y方向侧缘与元件分离部4中的-Y方向侧的直线部4A之间的区域、栅极绝缘膜16的+Y方向侧缘与元件分离部4中的+Y方向侧的直线部4C之间的区域，分别形成有n+型背栅极区域23。
如图1所示，图2所示的n+型背栅极区域23与图3所示的n+型背栅极区域23相连，n+型背栅极区域23整体的俯视形状为矩形环状。如图2及图3所示，在n+型背栅极区域23的表面形成有例如由硅化钴构成的硅化物膜24。
在半导体基板2的表面上形成有覆盖半导体基板2的整个表面的层间绝缘膜30。层间绝缘膜30包含SiO2或SiN。层间绝缘膜30也可以由1个绝缘膜或多个绝缘膜的层叠膜形成。
在层间绝缘膜30上形成有多个配线31～34。各配线31～34例如包含铝等导电材料。多个配线31～34包含栅极配线31(参照图3)、源极配线32(参照图2)、漏极配线33(参照图2)以及背栅极配线34(参照图2、图3)。
栅极配线31经由贯通层间绝缘膜30而形成的接触插塞41与栅极电极17电连接。源极配线32经由贯通层间绝缘膜30而形成的接触插塞42与p型源极区域12电连接。
漏极配线33经由贯通层间绝缘膜30而形成的接触插塞43与p型漏极区域13电连接。背栅极配线34经由贯通层间绝缘膜30而形成的接触插塞44与n+型背栅极区域23电连接。背栅极配线34还经由贯通层间绝缘膜30而形成的接触插塞45与漏电流抑制电极20(参照图3)电连接。
在使用时，在源极配线32与漏极配线33之间施加源极配线32侧为正的预定的电压(例如40V～60V)。另外，对背栅极配线34施加与向源极配线32的施加电压(以下，称为“源极电压”)相同的电压。在该状态下，以漏极配线33为基准电位(0V)，对栅极电极31施加断开电压(0V)或接通电压(-40V～-60V)。
当向栅极电极31施加断开电压时，电流不在p型源极区域12和p型漏极区域13之间流动。当向栅极电极17施加接通电压时，空穴聚集在沟道区域15的表层部，而形成反转层。由此，电流在p型源极区域12和p型漏极区域13之间流动。
图4A～图4G是表示图1～图3所示的半导体装置1的制造工序的一例的剖视图，是与图2的切断面对应的剖视图。图5A～图5G是表示图1～图3所示的半导体装置1的制造工序的一例的剖视图，是与图3的切断面对应的剖视图。
参照图4A以及图5A，在半导体基板2的表层部同时形成元件分离部4、区域分离部5、以及成为栅极绝缘膜16的第二延长部16C的一部分的第一绝缘层51。具体而言，在以包围形成p型MOSFET3的区域的方式形成俯视矩形环状的第一沟槽的同时，在第一沟槽的内侧，与第一沟槽隔开间隔地形成俯视矩形环状的第二沟槽。而且，在第一沟槽以及第二沟槽中分别埋入有由氧化硅构成的绝缘膜。
由埋入于第一沟槽的绝缘膜形成元件分离部4。通过在第二沟槽中的与Y方向平行地延伸的2条第二沟槽中分别埋入的绝缘膜，形成区域分离部5。通过在第二沟槽中的与X方向平行地延伸的2条第二沟槽中分别埋入的绝缘膜，形成成为第二延长部16C的一部分的第一绝缘层51。
接着，如图4B以及图5B所示，在半导体基板2内形成n型阱11。为了形成n型阱11，例如形成在应形成n型阱11的区域具有开口的离子注入掩模(省略图示)。然后，经由离子注入掩模将n型杂质掺杂到半导体基板2内，从而形成n型阱11。在形成n型阱11之后，去除离子注入掩模。
接着，如图4C以及图5C所示，选择性地对半导体基板2(n型阱11)进行热氧化，从而在半导体基板2的表层部形成由热氧化膜构成的栅极绝缘膜16的主要部16A、第一延长部16B、以及成为第二延长部16C的一部分的第二绝缘层52。此时，第一绝缘层51的至少一部分与第二绝缘层52一体化。并且，由第一绝缘层51和第二绝缘层52形成第二延长部16C。由此，形成栅极绝缘膜16。
另外，在栅极绝缘膜16的主要部16A上形成由多晶硅构成的栅极电极17同时，在第二延长部16C上形成由多晶硅构成的漏电流抑制电极20。为了形成栅极电极17以及漏电流抑制电极20，首先，以覆盖栅极绝缘膜16的方式在半导体基板2的表面上形成多晶硅膜。之后，通过光刻以及蚀刻，除去多晶硅膜的不需要的部分。由此，形成栅极电极17以及漏电流抑制电极20。
接着，如图4D以及图5D所示，通过光刻以及蚀刻，在栅极电极17的两侧形成侧壁19同时，在漏电流抑制电极20的两侧形成侧壁22。这些侧壁19、20例如由SiN构成。
接着，如图4E和图5E所示，形成p型源极区域12和p型漏极区域13。为了形成p型源极区域12和p型漏极区域13，例如，形成在应形成p型源极区域12和p型漏极区域13的区域具有开口的离子注入掩模(图示略)。然后，经由离子注入掩模将p型杂质掺杂到半导体基板2(n型阱11)中，从而形成p型源极区域12和p型漏极区域13。在形成p型源极区域12和p型漏极区域13之后，去除离子注入掩模。
接着，如图4F和图5F所示，形成n+型背栅极区域23。为了形成n+型背栅极区域23，例如形成在应形成n+型背栅极区域23的区域具有开口的离子注入掩模(省略图示)。然后，经由离子注入掩模，将n型杂质掺杂到半导体基板2(n型阱11)内，从而形成n+型背栅极区域23。在形成n+型背栅极区域23之后，去除离子注入掩模。
接着，如图4G和图5G所示，在p型源极区域12和p型漏极区域13的表面、栅极电极17的表面、漏电流抑制电极20的表面以及n+型背栅极区域23的表面分别形成硅化物膜14、18、21和24。为了形成硅化物膜14、18、21和24，在p型源极区域12以及p型漏极区域13的表面、栅极电极17的表面、漏电流抑制电极20的表面以及n+型背栅极区域23的表面形成钴膜(省略图示)。然后，对钴膜实施热处理，由此形成硅化物膜14、18、21和24。之后，去除钴膜。
接着，在半导体基板2上依次形成层间绝缘膜30、接触插塞41～45、配线31～34以及表面保护膜46，从而制造出图1～图3所示那样的半导体装置1。
在本实施方式中，在栅极绝缘膜16的第二延长部16C上形成有漏电流抑制电极20。漏电流抑制电极20与背栅极配线34电连接。因此，对漏电流抑制电极20施加与施加于源极配线32的电压相等的电压。由此，在本实施方式中，在对栅极电极17施加断开电压时，能够降低从p型源极区域12经由栅极电极17的周围区域流向p型漏极区域13的漏电流。由此，能够抑制p型MOSFET3的经时劣化。以下，参照图6A以及图6B，对其理由进行说明。
图6A是放大表示图3的A部的图解性的局部放大剖视图。但是，在图6A中，省略了阴影线。图6B是对本实施方式的半导体装置1未设置漏电流抑制电极20的半导体装置101(以下，称为“比较例”)的放大剖视图，是与图6A的剖视图对应的图解性的局部放大剖视图。
在本实施方式以及比较例中，对半导体基板2施加与源极电压相等的电压(例如40V)。对漏极配线33施加0V作为漏极电压。
参照图6B，在比较例中，当对栅极电极17施加接通电压(例如-40V)时，如虚线E1所示，在栅极电极17的周围区域产生电场。
通过该电场E1，栅极绝缘膜16的第二延长部16C内的正电荷被吸引到栅极电极17侧。因此，在第二延长部16C的底部蓄积负电荷，因此在n型阱11中的第二延长部16C的正下方的区域也产生反转层。
在该状态下，在对栅极电极17施加了断开电压(例如0V)的情况下，第二延长部16C的底部比栅极绝缘膜16中的栅极电极16的正下方部分更远离栅极电极16，因此在第二延长部16C的底部残留有负电荷。因此，在p型MOSFET3断开时，漏电流从p型源极区域12通过n型阱11中的第二延长部16C的正下方的区域而流向p型漏极区域。
参照图6A，在本实施方式中，当对栅极电极17施加接通电压时，如虚线E2所示，在栅极电极17的周围区域产生电场。然而，在本实施方式中，在栅极绝缘膜16的第二延长部16C上设置有漏电流抑制电极20。而且，向漏电流抑制电极20施加对n+型背栅极区域23施加的电压(施加于半导体基板2的电压)。
因此，对第二延长部16C的上表面和下表面施加相等的电压。由此，在本实施方式中，与比较例相比，向第二延长部16C内的来自栅极电极17的电场被缓和。由此，在p型MOSFET3接通时，在延长部16a的底部蓄积的负电荷的量与比较例相比大幅降低。其结果是，在p型MOSFET3断开时，从p型源极区域12通过n型阱11中的第二延长部16C的正下方的区域而流向p型漏极区域的漏电流降低。
对于本实施方式和未设置漏电流抑制电极20的多个以往的p型MOSFET(以往例)，进行了用于测定漏电流的实验。具体而言，对于本实施方式以及以往例，在使p型MOSFET接通预定时间之后，使p型MOSFET断开来测定漏电流(源极-漏极间电流)。改变p型MOSFET的接通持续时间而进行了这样的实验。
在p型MOSFET接通时，将栅极电压Vg设定为-120V，将温度设定为125℃。另一方面，在p型MOSFET断开时，将栅极电压Vg设定为0V，将漏极-源极间电压设定为-0.1V，将温度设定为125℃。
图7是表示漏电流的测定结果的图表。图7的横轴表示p型MOSFET的接通持续时间(time[sec])，纵轴表示漏电流(Ioff[A])。另外，曲线A表示针对本实施方式的测定结果。虚线B表示多个以往例的测定结果的范围。
根据图7可知，在本实施方式中，与以往例相比，漏电流降低。
以上，对本发明的实施方式进行了说明，但本发明还能够通过其他实施方式来实施。例如，在上述实施方式中，第二延长部16C的一部分在形成元件分离部4时生成。但是，第二延长部16C的整体也可以在形成栅极绝缘膜16的主要部16A时形成。在该情况下，在形成元件分离部4时不需要形成第二延长部16C的一部分。
另外，本发明也能够应用具有n型MOSFET的半导体装置。在n型MOSFET中，本实施方式的n型阱11被置换为p型阱。另外，本实施方式的p型源极区域12及p型漏极区域13分别被置换为n型源极区域及n型漏极区域。另外，n+型背栅极区域23被置换为p+型背栅极区域。
在使用时，在源极配线32与漏极配线33之间施加漏极配线33为正的预定的电压(例如40V～60V)。另外，对背栅极配线34(半导体基板2)施加与源极电压相同的电压。在该状态下，以源极配线32为基准电位(0V)，对栅极电极31施加断开电压(0V)或接通电压(40V～60V)。
当向栅极电极31施加断开电压时，电流不在n型源极区域和n型漏极区域之间流动。当向栅极电极17施加接通电压时，电子聚集在沟道区域15的表层部，形成反转层。因此，电流在n型源极区域和n型漏极区域之间流动。
对本发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明不应被解释为限定于这些具体例，本发明的范围仅由请求专利保护的范围限定。
本申请对应于2019年12月6日向日本专利局提交的日本特愿2019-221394号，该申请的全部公开通过引用而并入于此。
附图标记说明
1 半导体装置
2 半导体基板
3 p型MOSFET
4 元件分离部
4A～4D 直线部
5 元件分离部
11 n型阱
12 p型源极区域
13 p型漏极区域
14 硅化物膜
15 沟道区域
16 栅极绝缘膜
16A 主要部
16B 第一延长部
16C 第二延长部
17 栅极电极
18 硅化物膜
19 侧壁
20 漏电流抑制电极
21 硅化物膜
22 侧壁
23 n+型背栅极区域
24 硅化物膜
30 层间绝缘膜
31 栅极配线
32 源极配线
33 漏极配线
34 背栅极配线
41～45 接触插塞
46 表面保护膜
51 第一绝缘层
52 第二绝缘层。

Claims (13)

1.一种半导体装置，其特征在于，包含：
半导体层；
在第一方向上隔开间隔而形成于所述半导体层的源极区域和漏极区域；
栅极绝缘膜，其形成为覆盖所述源极区域和所述漏极区域之间的沟道区域；
栅极电极，其形成在所述栅极绝缘膜上，隔着所述栅极绝缘膜与所述沟道区域相对，
所述栅极绝缘膜具有：主要部，该主要部上形成有所述栅极电极；延长部，该延长部从所述主要部的与所述第一方向正交的第二方向两侧分别向外方突出，
在所述延长部上形成有漏电流抑制电极。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置对所述漏电流抑制电极施加与对所述半导体层施加的电压相等的电压。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置对所述漏电流抑制电极和所述半导体层施加与对所述源极区域施加的电压相等的电压。
4.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，
在所述半导体层，以包围所述栅极绝缘膜的方式形成有背栅极区域。
5.根据权利要求4所述的半导体装置，其特征在于，
在所述半导体层，以包围所述背栅极区域的方式形成有元件分离部。
6.根据权利要求5所述的半导体装置，其特征在于，
所述元件分离部为STI结构。
7.根据权利要求5或6所述的半导体装置，其特征在于，
所述延长部的至少一部分生成在与生成所述元件分离部的工序相同的工序中。
8.根据权利要求4至7中的任一项所述的半导体装置，其特征在于，
所述漏电流抑制电极与所述背栅极区域电连接。
9.根据权利要求1至8中的任一项所述的半导体装置，其特征在于，
所述漏电流抑制电极生成在与生成所述栅极电极的工序相同的工序中。
10.一种制造半导体装置的方法，所述半导体装置包含：在第一方向上隔开间隔地形成的源极区域和漏极区域、以覆盖这些区域之间的方式形成的栅极绝缘膜、以及形成在所述栅极绝缘膜上的栅极电极，所述栅极绝缘膜具有：主要部，该主要部上形成有所述栅极电极；延长部，该延长部分别从所述主要部的与所述第一方向正交的第二方向两侧向外侧突出，
其特征在于，
所述方法包含：
在半导体基板的表层部形成成为所述延长部的一部分的第一绝缘层的工序；
通过选择性地掺杂所述半导体基板的第一导电型的第一杂质而形成第一导电型阱的工序；
通过对所述半导体基板选择性地进行热氧化，在形成所述主要部的同时形成成为所述延长部的一部分的第二绝缘层，生成具有由所述第一绝缘层和所述第二绝缘层构成的所述延长部、和所述主要部的所述栅极绝缘膜的工序；
在所述主要部上形成所述栅极电极的同时，在所述延长部上形成漏电流抑制电极的工序；
通过向所述第一导电型阱选择性地掺杂第二导电型的杂质，形成所述源极区域和所述漏极区域的工序。
11.一种制造半导体装置的方法，所述半导体装置包含：在第一方向上隔开间隔地形成的源极区域和漏极区域、以覆盖这些区域之间的方式形成的栅极绝缘膜、以及形成在所述栅极绝缘膜上的栅极电极，所述栅极绝缘膜具有：主要部，该主要部上形成有所述栅极电极；延长部，该延长部分别从所述主要部的与所述第一方向正交的第二方向两侧向外侧突出，
其特征在于，
所述方法包含：
通过选择性地掺杂所述半导体基板的第一导电型的第一杂质而形成第一导电型阱的工序；
通过对所述半导体基板选择性地进行热氧化而生成所述栅极绝缘膜的工序；
在所述主要部上形成所述栅极电极的同时，在所述延长部上形成漏电流抑制电极的工序；
通过向所述第一导电型阱选择性地掺杂第二导电型的杂质，形成所述源极区域和所述漏极区域的工序。
12.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，
所述方法还包含：通过向所述第一导电型阱选择性地掺杂第一导电型的第二杂质，形成第一导电型背栅极区域的工序。
13.根据权利要求10至12中的任一项所述的半导体装置的制造方法，其特征在于，
所述方法还包含将所述漏电流抑制电极与所述背栅区电连接的工序。
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