JP2012178410A - 半導体装置 - Google Patents

Abstract

【課題】 高耐圧ＭＯＳ型トランジスタなどの高耐圧半導体装置における耐圧を向上させ、またドレインオフセット層などの内部電界強度が経時的に変化し、耐圧が変動することを防止する。
【解決手段】 半導体装置、例えば高耐圧ＭＯＳ型トランジスタは、半導体層２、それと反対導電型の低不純物濃度ソース層３および低不純物濃度ドレイン層４、高不純物濃度ソース層５および高不純物濃度ドレイン層６、厚い絶縁膜８、ゲート絶縁膜９、ゲート電極１０を有する。さらにゲート電極１０の両側に例えば狭いギャップをもって隣接すると共に電気的フローティングとされた導電性プレート１１が厚い絶縁膜８上に設置される。
【選択図】 図１

Description

本発明はＭＯＳ型半導体装置の構造およびその半導体装置を含む半導体集積回路装置に関するものである。

プラズマディスプレイパネルや液晶表示パネルの駆動回路、一般の電源制御回路などには、電源電圧十数Ｖ〜２００Ｖ前後で動作する中耐圧から高耐圧且つ横型のＭＯＳ型トランジスタおよび低電圧駆動の回路を共存させた半導体集積回路装置が広く採用されている。図１１は従来から用いられている中耐圧から高耐圧を有するトランジスタの基本構造例を示す断面図である。

このうち、図１１（ａ）に示すＭＯＳ型トランジスタ（Ｎチャネル型）はＰ型半導体基板６１上に形成されている。半導体基板６１上には互いに離間して低不純物濃度のＮ型ソースオフセット層６２およびドレインオフセット層６４が形成されている。さらにソースオフセット層６２には高不純物濃度のＮ型ソース層６３が形成され、ドレインオフセット層６４には高不純物濃度のＮ型ドレイン層６５が設けられている。

さらにソースオフセット層６２およびドレインオフセット層６４の表面にＬＯＣＯＳ法で形成された厚い絶縁膜６６がそれぞれ設けられている。また、この２つの絶縁膜６６間に位置する半導体基板６１の表面上のゲート絶縁膜６７を介してゲート電極６８が形成されている。このゲート電極６８はゲート絶縁膜６７上だけでなく、通常ゲート絶縁膜６７上およびその左右の絶縁膜６６上に跨るように形成される。

図１１（ａ）に示すＭＯＳ型トランジスタでは、特にゲート電極６８とドレインオフセット層６４との間にゲート絶縁膜６７より極めて厚い絶縁膜６６が設けられている。絶縁膜６６は、トランジスタの動作時にドレイン層６５に高電圧が印加され、そのためにゲート電極６８とドレインオフセット層６４との間に発生する垂直方向の大きい電界を緩和し、ゲート絶縁膜６７の耐圧劣化を防止する。またゲート絶縁膜６７を流れるリーク電流を低減させゲート絶縁膜６７の信頼性を向上させる。さらにドレインオフセット層６４は低不純物濃度に設定されているため、ドレイン層６５に印加された高電圧によって空乏化され、ドレイン層６５とチャネル領域間の電界を緩和し、ドレイン耐圧を前記高電圧に耐えうるように向上させている。

上に説明したＭＯＳ型トランジスタの他、図１１（ｂ）に示すＭＯＳ型トランジスタも半導体集積回路によく使用される。このトランジスタにおいては、半導体基板６１のドレイン側にのみ低不純物濃度のＮ型ドレインオフセット層７０が形成される。そして半導体基板６１の表面部に直接高不純物濃度のＮ型ソース層６９が形成され、ドレインオフセット層７０に高不純物濃度のＮ型ドレイン層７１が形成される。

またドレイン層７１に隣接し、ドレインオフセット層７０の表面にＬＯＣＯＳ法によって形成された厚い絶縁膜７２が設けられている。そして半導体基板６１上に形成されたゲート絶縁膜７３上から絶縁膜７２上に跨ってゲート電極７４が形成される。このＭＯＳ型トランジスタのドレイン側の構造は図１１（ａ）のＭＯＳ型トランジスタと同様な構造であるから、ゲート絶縁膜の耐圧劣化を防止すると共に高いドレイン耐圧を有している。

図１１のＭＯＳ型トランジスタと類似構造のトランジスタ、あるいはこのトランジスタを基礎とする構造を有するトランジスタは、例えば特許文献１に記載されている。

特開平７−２２６５０５号公報

図１１に示した従来のＭＯＳ型トランジスタは、所定の高耐圧特性および印加される高電圧に対して一応の信頼性を備えたものであるが、更なる耐圧の改善および信頼性の向上を要求されることが予想される。その場合、従来のＭＯＳ型トランジスタの構造を維持したままでは前記要求を達成することが困難であるという問題があった。

図１１（ａ）、（ｂ）に示したようなトランジスタでは、ゲート電極がゲート絶縁膜からＬＯＣＯＳ法で形成された厚い絶縁膜にかけての領域を覆うように設けられているために厚い絶縁膜上のゲート電極部分がフィールドプレートとして作用し、その部分直下のドレインオフセット層における電界を緩和させることは可能である。しかしながらゲート電極端部に起因して、厚い絶縁膜下面近傍のドレインオフセット層に生じる電界集中を回避することは困難であり、従ってトランジスタとしての耐圧をさらに向上させることも困難であった。

それに加えて場合によっては上記電界集中によりドレインオフセット層中のキャリアが加速されてインパクトイオン化を起こし、それに伴うキャリア増倍現象が生じ、キャリアの一部が厚い絶縁膜中にトラップされて荷電した界面準位を形成する。こうした界面準位の生成と増加はドレインオフセット層中の電界分布を変化させ、電界分布の変化がドレイン耐圧の経年変化を生じさせる。すなわちトランジスタの耐圧に関する信頼性を劣化させるのである。

本発明は上記課題を解決するものであって、耐圧およびその信頼性が改善された、特に高電圧で駆動するトランジスタおよびそのトランジスタを含む半導体装置を提供することを目的とする。

上記課題を解決するための本発明に係る第１の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第１絶縁膜と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第２絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第１絶縁膜および前記第２絶縁膜上に形成された第１導電性プレートとを備えている。

上記課題を解決するための本発明に係る第２の半導体装置は、一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第２絶縁膜と、前記チャネル領域上に形成されたゲート絶縁膜と、前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、前記ゲート電極に隣接して、前記第２絶縁膜上に形成された第１導電性プレートとを備える。

上記第１および第２の半導体装置においては、望ましくは前記第１導電性プレートが電気的にフローティングとされる。

また、上記第１および第２の半導体装置の一形態においては、前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向するように設けられた第２導電性プレートを有する。この第２導電性プレートはさらに電圧供給源に電気的に接続されることが望ましく、その場合、前記電圧供給源は接地電圧と前記半導体装置の駆動電源電圧との間の所定の電圧を供給するように設定することができる。

上記第１および第２の半導体装置の他の一形態では、前記第１導電性プレートは電圧供給源に電気的に接続される。この場合第１の半導体装置において、前記電圧供給源は、前記高不純物濃度ソース層および前記高不純物濃度ドレイン層に与えられる電位のうち、前記ゲート電極の電位に対する差が大きい方の電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。

第１の半導体装置のさらに他の一形態においては、前記第１導電性プレートが、前記第１絶縁膜上に形成された第１プレート部と、前記第２絶縁膜上に形成された第２プレート部とから構成される。これら第１プレート部および第２プレート部は電気的にフローティングとすることが望ましい。しかしこれら第１プレート部と第２プレート部はそれぞれ独立した電圧供給源に電気的に接続され得る。

前記第１および第２プレート部が電圧供給源に接続される場合、前記第１プレート部に接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きい時、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第２プレート部に接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きい時、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されることが望ましい。

以上のように本発明に係る半導体装置は、ゲート電極に隣接すると共に、少なくともチャネル領域と高不純物濃度ドレイン層との間の、低不純物濃度ドレイン層上に形成された第２絶縁膜上に設けられた第１導電性プレートを備えており、一つの望ましい場合には、第１導電性プレートが電気的にフローティングとされる。このような第１導電性プレートは隣接するゲート電極に容量結合し、半導体装置の動作中にゲート電極電位と高不純物濃度ドレイン層の電位の中間電位に自動的に設定される。この状態にある第１導電性プレートによって、高不純物濃度ドレイン層に高電圧が印加されても特に第２絶縁膜下面近傍の低不純物濃度ドレイン層部分の電界集中が緩和され、半導体装置の耐圧が向上する。また耐圧の経時変動が抑制されて耐圧信頼性が向上する。

上記第１の半導体装置のように、ソース層側の第１絶縁膜上にも第１導電性プレートが設けられる場合は、ドレイン層側と同様にソース層側の耐圧およびその信頼性も向上する。

また本発明に係る他の形態の半導体装置は、電気的にフローティングの第１導電性プレートに代えて、ゲート電極電位と高不純物濃度ドレイン層など高電圧が印加される側の電位の中間の適切な電位を生ずる電圧供給源に接続された第１導電性プレートを備えるが、このような第１導電性プレートによっても半導体装置の耐圧およびその信頼性が向上する。

本発明の第１の実施形態に係る半導体装置の断面図。 本発明の第１の実施形態に係る半導体装置の平面レイアウト図。 本発明の第１の実施形態に係る半導体装置の第２の平面レイアウト図。 本発明の第１の実施形態に係る半導体装置に生じる等電位線分布を示す図。 ゲート電極に隣接する導電性プレートを持たない半導体装置に生じる等電位線分布を示す図。 本発明の第２の実施形態に係る半導体装置の断面図。 本発明の第２の実施形態に係る半導体装置の平面レイアウト図。 本発明の第２の実施形態に係る半導体装置における容量結合を説明するための図。 本発明の第３の実施形態に係る半導体装置の断面図。 本発明の第２の実施形態に係る半導体装置の平面レイアウト図。 従来の半導体装置の断面図。

以下本発明の実施形態に係る半導体装置について図面を参照しながら説明する。以下の実施形態において説明する半導体装置は、電源電圧十数Ｖ〜２５０Ｖ程度で駆動する横型で且つＭＯＳ型のトランジスタであり、最初に述べた中耐圧ないしは高耐圧トランジスタに対応する。しかしながら構造の面からは実質的に高耐圧トランジスタというべきデバイスであるから、以下の説明では中耐圧、高耐圧をまとめて高耐圧トランジスタという。

（実施形態１）
図１は本発明の第１の実施形態に係る半導体装置として、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図であり、図２はその平面レイアウトを示す図である。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖ〜１００Ｖ程度の場合に好適なものであり、図１に示す断面は図２におけるＡ−Ａ’線に沿う断面である。図１において、例えば単結晶シリコンからなるＰ型半導体基板１に低不純物濃度（１０¹⁶ｃｍ^-3のオーダー）のＮ型のウェル２が形成されている。ウェル２は半導体基板１への不純物熱拡散あるいは半導体基板１上に成長させたＮ型エピタキシャル層によって形成可能である。また半導体基板１自体をＮ型としてもよい。このようなウェル２自体、ウェル２が形成されるエピタキシャル層および半導体基板１自体をまとめて半導体層とする。これは以下のすべての実施形態においても適用される。

ウェル２内には、互いに離間して低不純物濃度（１×１０¹⁷ｃｍ^-3程度）のＰ型ソース層３と低不純物濃度（１×１０¹⁷ｃｍ^-3程度）のＰ型ドレイン層４が形成されている。これら低不純物濃度ソース層３およびドレイン層４はそれぞれソースオフセット層、ドレインオフセット層と呼ばれる不純物層であり、高耐圧ＭＯＳ型トランジスタのドリフト領域として働き、それぞれソース耐圧、ドレイン耐圧を確保する。ソースオフセット層３、ドレインオフセット層４の一部からそれらの外部にあるウェル２の表面はＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜７に被覆されている。またソースオフセット層３およびドレインオフセット層４の表面にはそれらに挟まれるトランジスタのチャネル領域を囲むように、厚いオフセット絶縁膜８が設けられて当該チャネル領域を区画する。またオフセット絶縁膜８のチャネル側端部はソースオフセット層３およびドレインオフセット層４の端部とほぼ一致している。チャネル長は例えば約４μｍである。オフセット絶縁膜８は素子分離絶縁膜７と同時にＬＯＣＯＳ法で形成され、その膜厚は約４００ｎｍである。また、オフセット絶縁膜８のチャネル長方向の長さはソースオフセット層３上およびドレインオフセット層４上共に例えば約４μｍである。

オフセット絶縁膜８によって区画されたウェル２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜９が形成され、その上にゲート電極１０が形成されている。ゲート電極１０は、例えばその膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、ゲート絶縁膜９上からその両側のオフセット絶縁膜８上にかけて延在する。さらにゲート電極１０の左右両側に隣接してオフセット絶縁膜８上に導電性プレート１１が設けられ、電気的にフローティングの状態に置かれている。この導電性プレート１１はゲート電極１０と同時に形成することができるので、その場合膜厚が約３００ｎｍのＮ型ポリシリコン膜からなる。

ソースオフセット層３内の表面部にはソース層５が形成され、またドレインオフセット層４内の表面部にはドレイン層６が形成されている。これらソース層５およびドレイン層６は例えばゲート電極１０および導電性プレート１１の形成後、素子分離絶縁膜７とオフセット絶縁膜８をマスクとし、イオン注入などで不純物導入することによって同時に形成される。ソース層５およびドレイン層６はＰ型の高不純物濃度を有し、濃度は例えば約１×１０²⁰ｃｍ^-3である。

素子分離絶縁膜７、オフセット絶縁膜８、ゲート電極１０および導電性プレート１１を含む全面をシリコン酸化膜からなる層間絶縁膜１２が被覆し、ソース層５上およびドレイン層６上部分にコンタクトホール１３が開口されている。さらにこれらコンタクトホール１３上には、例えばＴｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線１４、１５が形成されており、配線１４はソース層５に、また配線１５はドレイン層６に電気的に接続されている。

次に本発明の第１の実施形態に係る半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図２を参照して説明する。半導体基板１あるいはＮ型ウェル２（図示省略）の表面は素子分離絶縁膜７で被覆されており、所定の箇所にソース層５（図１参照）のためのソース層開口領域１７、ドレイン層６（図１参照）のためのドレイン層開口領域１８およびチャネル領域区画開口領域１９が設けられている。そしてソース層開口領域１７とチャネル領域区画開口領域１９の間の両者が対向する部分、およびドレイン層開口領域１８とチャネル領域区画開口領域１９の間の両者が対向する部分も実質的に素子分離絶縁膜７で構成されるが、この部分がオフセット絶縁膜８(図１参照)に対応する。

ソース層開口領域１７およびドレイン層開口領域１８上に複数のコンタクトホール１３が形成され、その上にそれぞれ配線１４、配線１５が形成されている。ゲート電極１０はチャネル領域区画開口領域１９を完全に被覆し、素子分離絶縁膜７（オフセット絶縁膜８）にオーバーラップしており、チャネル幅方向の長さは例えば数十μｍである。ゲート電極１０はその上の層間絶縁膜１２(図１参照)に開口されたコンタクトホール１３を通じて配線１６と電気的に接続されている。そして導電性プレート１１はゲート電極１０の周囲を例えばギャップ間隔０．１μｍ〜０．５μｍをもって取り囲んでおり、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。また導電性プレート１１は図２に示すように、ソース層５に対する配線１４およびドレイン層６に対する配線１５それぞれとチャネル長方向に距離Ｓ₁、Ｓ₂をもって離間しており、その値は共に１μｍ以上である。

図１、２に示す本実施形態による高耐圧ＭＯＳ型トランジスタにおいては、一応ソース層５、ソースオフセット層３、ドレイン層６、ドレインオフセット層４、ソース層開口領域１７、ドレイン層開口領域１８の名称を固定して説明している。しかし本実施形態による高耐圧ＭＯＳ型トランジスタは高耐圧半導体回路中において、動作中のある期間に例えばソース層５に接地電圧のような低電圧が印加され、ドレイン層６に高電圧が印加されるが、他の期間には逆にソース層５に高電圧、ドレイン層６に低電圧が印加されるような回路素子として設計されている。このため、ソース側とドレイン側の役目を入れ替えても実質的に同一の特性が得られるように、ゲート電極１０の中心を通りチャネル幅方向（図２における縦方向）に延びる直線に関して線対称のパターン配置となるように、ゲート電極１０、導電性プレート１１、オフセット絶縁膜８など、すべてのトランジスタ構成要素が形成されている。

なお、ゲート電極１０はチャネル領域の電流を制御するだけである。従ってソース側とドレイン側の入れ替わりがあってもゲート電極１０に与えられる電圧はその入れ替わりに対して原則的には独立である。Ｐチャネル型の場合、ゲート電圧はソース層としての役割を果たす不純物層に印加される電圧に対して、数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば２０Ｖ〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。

ここで「電位」をウェル２のような半導体層に外部から与えられる設定電位（半導体層の電位という）を基準とした電位とする。また特にことわらない限り「高電圧」を、半導体層とゲート電極間の電位差より大きい電位差とし、「高電位」を、半導体層とゲート電極間の電位差より大きい電位差（高電圧）が印加される時の、前記半導体層の電位を基準とした電位の絶対値とする。従って例えば半導体層の電位が接地電位の時、負の高電圧が印加される箇所の電位も高電位と定義する。このような定義は本発明に関する説明すべてに亘って適用される。

本実施形態に係る半導体装置は上に説明したように小さいギャップ間隔でゲート電極に隣接する導電性プレートをオフセット絶縁膜上に備えており、この導電性プレートによって半導体装置の耐圧が改善される。

図１、２におけるＰチャネル高耐圧ＭＯＳ型トランジスタのような半導体装置の耐圧値は以下の方法によって得られる。第１の方法では、ウェル２、ソース層５およびゲート電極１０を接地電位にし、配線１５を介してドレイン層６に負の電圧を印加して次第にその電圧の絶対値を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。第２の方法では、ドレイン層６を接地電位にし、ウェル２、ソース層５およびゲート電極１０に正の電圧を印加して次第に電圧を上昇させていき、ドレイン層６との境界を含むドレインオフセット層４内で降伏現象を起こし始める電圧を測定する。この第２の方法は第１の方法と等価である。

図５は本実施形態によるＭＯＳ型トランジスタにおいて、導電性プレート１１を除去したトランジスタのドレインオフセット層４内に生ずる電位分布図であり、等電位線ｐを点線で示す。トランジスタの各部は上に説明した第１の方法による電圧にバイアスされているものとする。

図５に示すように、ドレイン層６に設定された高電位はドレインオフセット層４内でチャネル領域の方向に低下する。このトランジスタの場合、ドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域では横方向への電圧値の減少は比較的緩やかであるが、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域で電圧値の横方向への減少割合が大きく、電界集中が起こっている。これによりこの部分で降伏を起こす確率が大きく、トランジスタとしての耐圧が低下し易い。

これに対して図４は、本実施形態によるＭＯＳ型トランジスタにおいて、ドレインオフセット層４内に生ずる電位分布図であり、図５と同じく等電位線ｐを点線で示す。またトランジスタの各部は上記第１の方法による電圧にバイアスされているものとする。ドレイン層６が高電位とされ、ソース層５とゲート電極１０間の電位差よりドレイン層６とゲート電極１０間の電位差の方が著しく大きい条件下にあるとき、ゲート電極１０と導電性プレート１１との強い容量結合によって導電性プレート１１が自動的に、ゲート電極１０の接地電位と配線１５またはドレイン層６に設定された負の高電位の中間電位に設定される。これはゲート電極１０と導電性プレート１１間のギャップ間隔が狭く比較的この間の結合容量が大きいことと、導電性プレート１１が電気的にフローティングであることに基づく。

図４に示すようにドレインオフセット層４のドレイン層６に近い部分のオフセット絶縁膜８底面近傍領域においては、導電性プレート１１が存在することによってドレイン層６からチャネル領域方向に向かう電圧降下は緩やかではないが、導電性プレート１１の電位がゲート電極１０の接地電位よりはかなり高い中間電位を保持しているのでドレイン層６と導電性プレート１１との電位差は大きくなく、電界集中は小さいといえる。一方、ドレインオフセット層４のゲート電極１０の端部直下部分のオフセット絶縁膜８底面近傍領域では、導電性プレート１１が中間電位であることにより、図５の場合より低電位とすることができる。この結果、図４に示すようにゲート電極１０の直下に位置するドレインオフセット層４ではチャネル長方向の電位勾配や電界集中が緩和され、ゲート電極１０の端部に起因する電界集中が抑制される。

このようにして高耐圧ＭＯＳ型トランジスタとしての耐圧が向上する。このことは高耐圧半導体回路中の一素子として本発明にかかるトランジスタが動作中、例えばドレイン層に高電圧が印加されていてトランジスタがオフ状態にあるときに流れるオフリーク電流が低減することを意味する。また高電界に起因するインパクトイオン化を通じてエネルギーを得たキャリアがオフセット絶縁膜へ注入され、界面準位となってドレインオフセット層内の電位分布を経時的に変化させ、耐圧を変動させることがなくなり、ドレイン耐圧などの信頼性が向上する。

図１および図２に示したゲート電極１０と導電性プレート１１の配置は一例であり、図示の配置に係らずゲート電極１０のオフセット絶縁膜８上におけるチャネル長方向の端部位置、ゲート電極１０と導電性プレート１１との間隔、導電性プレート１１のドレイン層６と対向する端部のオフセット絶縁膜８上の位置などは必要に応じて調整することができる。このような調整によってドレインオフセット層４内の電位分布を適切に変化させ、電界強度を最小に抑制することが可能である。

高耐圧ＭＯＳ型トランジスタでは、オン抵抗を低減して特性を向上させるためにドレインオフセット層４の不純物濃度を増加させることが望ましいが（同時にソースオフセット層３の不純物濃度も増加する）、不純物濃度を高くした場合、特にドレインオフセット層４のチャネル領域に近い部分のオフセット絶縁膜８底面領域で電界強度が最大となる傾向がある。本発明によれば、図４に示したように特にドレインオフセット層４のチャネル領域に近い部分で電界集中が緩和されるのでドレインオフセット層４の不純物濃度を増加させることができる余裕が生じるという利点も得られる。なお、本実施形態によるトランジスタはゲート電極の中心に関して左右対称な形状を有するので、ソース層とドレイン層の役割を入れ替え、印加する電圧を交換して駆動させても効果には変化がない。

図２には導電性プレート１１がゲート電極１０を、配線１６が設置される領域を除いて概ね取り囲むようなパターンを有する場合を示した。図３は別の平面パターンを有する導電性プレートを備えた高耐圧ＭＯＳ型トランジスタを示す第２の平面レイアウト図である。このトランジスタのチャネル長方向（図３の横方向）の断面構造は図１と同じであり、導電性プレートの平面パターンだけが異なる。導電性プレートはゲート電極１０のソース層開口領域１７側に隣接する第１プレート部１１ａとゲート電極１０のドレイン層開口領域１８側に隣接する第２プレート部１１ｂとで構成されるものであり、各プレート部１１ａ、１１ｂとゲート電極１０との間隔など配置、寸法は図１、図２におけるトランジスタと同等に設定される。またこれらプレート部は電気的にフローティングであり、互いに電気的に分離されている。

図２に示すトランジスタが有する導電性プレート１１はゲート電極１０の周囲を取り囲む一体物として形成されるので、ゲート電極１０とドレイン層６との間に位置する領域において導電性プレート１１に自動的に設定された上記中間電位はゲート電極１０とソース層５との間に位置する領域の導電性プレート１１の部分にも設定されることになる。そうするとこの設定電位がソースオフセット層３内部の電位分布にも影響を及ぼす可能性がある。

しかし、図３に示すトランジスタでは、トランジスタの動作中、第２プレート部１１ｂは例えば容量結合によりゲート電極１０とドレイン層６の電位の中間電位に設定される一方、第１プレート部１１ａは例えばほぼ接地電位に設定される。従って導電性プレートを図３のパターンとするとそれがソースオフセット層内部の電位分布に与える影響をなくすことができる。なお、第１プレート部１１ａおよび第２プレート部１１ｂは、互いの容量結合を回避するためにゲート電極１０のチャネル幅方向の端部に隣接する部分において、図３にＳ₃で示す相当の距離例えば１μｍ以上離間しておくことが望ましい。

図１、２および図３に示した本実施形態に係るトランジスタにおける導電性プレート１１、１１ａ、１１ｂはゲート電極１０を構成する膜と同一の膜で同時に形成することができるので、それら導電性プレート１１、１１ａ、１１ｂが追加されても製造工程数は増加せず、製造コストも上昇しない利点がある。

（実施形態２）
図６は本発明の第２の実施形態に係る半導体装置として、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図であり、図７はその平面レイアウトを示す図である。そして図６に示す断面は図７のＢＯＢ‘線に沿う断面であり、図６に表示した点線より左の部分Ｂ〜ＯはＭＯＳ型トランジスタのチャネル幅方向の断面、また点線より右の部分Ｏ〜Ｂ’はチャネル長方向の断面となっている。図６において、例えば単結晶シリコンからなるＰ型半導体基板２１に低不純物濃度（１０¹⁶ｃｍ^-3のオーダー）のＮ型のウェル２２が形成されている。ウェル２２は第１の実施形態と同様にして形成される。

チャネル長方向、すなわちＯ〜Ｂ’間の基本断面をまず説明すると、ウェル２２内には、Ｐ型の低不純物濃度（１×１０¹⁷ｃｍ^-3程度）を有するドレイン層２３が形成され、高耐圧ＭＯＳ型トランジスタのＰ型ドレインオフセット層となっている。ドレインオフセット層２３上の一部から右外側のウェル２２の表面はＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜２５に被覆されている。またドレインオフセット層２３の左側部分の上には素子分離絶縁膜２５と同時にＬＯＣＯＳ法で形成された厚いオフセット絶縁膜２６が設けられており、例えばその膜厚は約４００ｎｍ、チャネル長方向の長さは約４μｍに設定されている。

ドレインオフセット層２３内の表面部にはさらにＰ型の高不純物濃度（約１×１０²⁰ｃｍ^-3）を有するドレイン層２４が形成されている。一方、トランジスタのチャネル領域となるウェル２２の表面上にはオフセット絶縁膜２６に接して例えば膜厚約１５０ｎｍのゲート絶縁膜２７が形成され、さらにゲート絶縁膜２７からオフセット絶縁膜２６上に延在して例えばその膜厚が約３００ｎｍのＮ型ポリシリコン膜からなるゲート電極２８が形成されている。

図６にはトランジスタのソース部分を表示していない。しかしながら実際にはチャネル長方向に第１の実施形態に係る高耐圧ＭＯＳ型トランジスタ（図１参照）と同様の断面構造を有し、ゲート電極２８直下のチャネル領域を挟んでドレインオフセット層２３、ドレイン層２４およびオフセット絶縁膜２６と反対側に、それらに対応したＰ型の低不純物濃度ソースオフセット層、Ｐ型の高不純物濃度ソース層およびソースオフセット層上に形成されたオフセット絶縁膜が存在する。

次にチャネル長方向と垂直なチャネル幅方向、すなわちＢ〜Ｏ間の基本断面を見ると、ウェル２２の表面上にゲート絶縁膜２７に隣接して素子分離絶縁膜２５が形成されている。そしてゲート絶縁膜２７上から素子分離絶縁膜２５上まで延在してゲート電極２８が位置している。以上に説明したＢ〜Ｏ、Ｏ〜Ｂ‘断面の結合構造を見ると、素子分離絶縁膜２５およびオフセット絶縁膜２６はトランジスタのチャネル領域を取り囲むことによってチャネル領域を区画し、チャネル長は例えば約４μｍである。またオフセット絶縁膜２６のチャネル側端部はドレインオフセット層２３の端部とほぼ一致している。

例えばギャップ間隔０．１μｍ〜０．５μｍというような狭い間隔をもってゲート電極２８の周囲を取り囲んで、オフセット絶縁膜２６上および素子分離絶縁膜２５上に第１導電性プレート２９が設けられ、電気的にフローティングの状態に置かれている。従って導電性プレート２９は、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。この導電性プレート２９はゲート電極２８と同時に形成することができるので、その場合膜厚が約３００ｎｍのＮ型ポリシリコン膜からなる。また本実施形態の場合、第１導電性プレート２９のチャネル幅方向の長さは第１の実施形態のそれより大幅に大きく設定されている。

素子分離絶縁膜２５、オフセット絶縁膜２６、ゲート電極２８および第１導電性プレート２９を含む全面をシリコン酸化膜からなる層間絶縁膜３０が被覆し、ドレイン層２４上の層間絶縁膜３０の部分にコンタクトホール３１が開口されている。さらにコンタクトホール３１上には、例えばＴｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線３３が形成されドレイン層２４に電気的に接続されている。さらに層間絶縁膜３０上には、第１導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分に対向するように面積の大きい第２導電性プレート３５が設けられている。第２導電性プレート３５は配線３３と同時に形成できるので、その場合は例えばＴｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる。

次に本実施形態に係る半導体装置の平面パターンレイアウト、すなわち平面視における構造の例を図７を参照して説明する。半導体基板２１あるいはＮ型ウェル２２（図示省略）の表面は素子分離絶縁膜２５で被覆され、所定の箇所に上に述べた高不純物濃度のソース層のためのソース層開口領域３６、ドレイン層２４（図６参照）のためのドレイン層開口領域３７およびチャネル領域区画開口領域３８が設けられている。そしてソース層開口領域３６とチャネル領域区画開口領域３８間で両者が対向する部分、およびドレイン開口領域３７とチャネル領域区画開口領域３８間で両者が対向する部分も実質的に素子分離絶縁膜２５となっているが、この部分はオフセット絶縁膜２６(図６参照)に対応する。素子分離絶縁膜２５はこのような開口領域３６、３７、３８を有するので、上記高不純物濃度のソース層およびドレイン層２４は例えばゲート電極２８および第１導電性プレート２９の形成後、素子分離絶縁膜２５とオフセット絶縁膜２６をマスクとし、イオン注入などで不純物導入することによって同時に形成される。

ソース層開口領域３６およびドレイン層開口領域３７上に複数のコンタクトホール３１が形成され、その上にそれぞれ配線３２、配線３３が形成されている。また図７に示すようにソース層に対する配線３２およびドレイン層２４に対する配線３３それぞれとチャネル長方向に距離Ｓ₄、Ｓ₅をもって離間しており、その値は共に１μｍ以上である。

ゲート電極２８はチャネル領域区画開口領域３８を完全に被覆し、素子分離絶縁膜２５にオーバーラップし、チャネル幅方向の長さは例えば数十μｍである。ゲート電極２８はその上の層間絶縁膜３０(図６参照)に開口されたコンタクトホール３１を通じて配線３４と電気的に接続されている。さらに第２導電性プレート３５は第１導電性プレート２９と大きい面積で重なり合い、層間絶縁膜３０を介して対向するように設けられている。このために第１導電性プレート２９の、ゲート電極２８とチャネル方向に隣接する部分はゲート電極２８から当該方向に大きく突出するパターンに形成され、それに対応して第２導電性プレート３５の面積も大きく形成されている。また、第２導電性プレート３５は図示していないが例えば外部電源に接続されており、あるいはトランジスタが半導体回路の一素子として設けられているときは当該トランジスタの電源ライン、接地電圧からトランジスタの駆動電源電圧間の任意の電圧を発生する基準電圧発生回路、接地ラインなど適切な電圧供給源に接続されている。

本実施形態による高耐圧ＭＯＳ型トランジスタは、第１導電性プレート２９および第２導電性プレート３５を除き、第１の実施形態による高耐圧ＭＯＳ型トランジスタと断面構造、平面パターンレイアウト、各層の不純物濃度などについてはほぼ同一である。またこのトランジスタは第１の実施形態とほぼ同一のバイアス条件で駆動し、ドレイン側とソース側の役目を入れ替えて駆動が可能であるように設計されている。

本実施の形態による高耐圧ＭＯＳ型トランジスタは、ゲート電極２８に隣接する第１導電性プレート２９およびそれと層間絶縁膜３０を介して部分的に対向するように設けられた第２導電性プレート３５とが追加されている。これら第１および第２導電性プレート２９、３５によって第１の実施形態と同様にドレイン耐圧およびその信頼性を向上させることができる。

図８は、図６、図７に示したトランジスタにおけるゲート電極２８、第１導電性プレート２９および第２導電性プレート３５間の容量結合状態を示す図である。電気的にフローティング状態の第１導電性プレートの電位Ｖ₀は近似的に以下に示す式で表される。

この式はトランジスタが例えば第１の実施形態で述べた耐圧の第１の測定方法と同一のバイアス条件、すなわちウェル２２、ソース層およびゲート電極２８が接地電位に設定され、ドレイン層２４に負の高電圧が印加されてトランジスタが動作している場合にも適用できるので、以下この場合について説明する。

上記式において、Ｖ₁：ゲート電極２８の電位、Ｖ₂：ゲート電極２８の近傍でチャネル幅方向に延びる素子分離絶縁膜２５直下のウェル２２の電位、Ｖ₃：トランジスタが動作中の場合は、オフセット絶縁膜２６直下における、ドレインオフセット層２３の代表電圧およびソースオフセット層（図示していない）の代表電圧を考慮した有効電位、Ｖ₄：第２導電性プレート３５の電位である。また、Ｃ₁：ゲート電極２８と第１導電性プレート２９との微小ギャップ間隔ｇを介した結合容量、Ｃ₂：第１導電性プレート２９の一部と、ゲート電極２８の近傍でチャネル方向に延びる素子分離絶縁膜２５直下のウェル２２との間の容量、Ｃ₃：第１導電性プレート２９と、ドレインオフセット層２３およびソースオフセット層との間の容量、Ｃ₄：第１導電性プレート２９と第２導電性プレート３５間の結合容量である。

上記式から、第２導電性プレート３５への印加電圧あるいは設定電位および第１、第２導電性プレート２９、３５間の容量Ｃ₄、すなわち両者のオーバーラップ対向面積を変化させて第１導電性プレート２９の電位Ｖ₀を調節できることが理解できる。その他の容量や電位、例えばＣ₂、Ｃ₃、Ｖ₁、Ｖ₂、Ｖ₃もＶ₀に寄与するがこれらはトランジスタに固定されたパラメータであり、故意に変更することが難しい。またゲート電極２８と第１導電性プレート２９間の容量Ｃ₁は両者の膜厚、両者間のギャップ間隔ｇからの制限によりＣ₁を過度に大きくできず、Ｖ₀への寄与がある程度制限を受ける。

これに対して第２導電性プレート３５および第１導電性プレート２９の、ゲート電極２８にチャネル方向に隣接する部分のパターン設計は比較的自由度が高い。従ってＶ₄として所望の電圧を選択すると共に第１および第２導電性プレート２９、３５のオーバーラップ面積を大きく設定してＣ₄による強い容量結合を作り、フローティングの第１導電性プレート２９の電位Ｖ₀を、トランジスタの耐圧および信頼性をさらに向上できる適切な電位とすることが可能となる。この点で本実施形態は、第１の実施形態より耐圧とその信頼性向上効果を大きくできる利点を有する。また、本実施形態によるトランジスタが半導体集積回路装置の一素子である場合、Ｖ₄専用の供給電圧発生回路や外部電源を用意せず、Ｖ₄として当該集積回路の接地電位、電源電位、基準電圧発生回路から得られる電位を流用しても十分Ｖ₀値を制御することができる。さらに第１導電性プレート２９はゲート電極２８と同時に形成でき、第２導電性プレート３５は配線３２、３３、３４と同時に形成できるので製造工程数の増加と製造コスト上昇も招くことがない。

（実施形態３）
図９は本発明の第３の実施形態に係る半導体装置として、高耐圧ＭＯＳ型トランジスタ（Ｐチャネル型）の一例を示す断面図であり、図１０はその平面レイアウトを示す図ある。この高耐圧ＭＯＳ型トランジスタは特に駆動電圧が２０Ｖ〜２００Ｖ程度の場合に好適なものであり、図９の断面は図１０におけるＣ−Ｃ’線に沿う断面である。図９において、例えば単結晶シリコンからなるＰ型半導体基板４１に低不純物濃度（１０¹⁶ｃｍ^-3のオーダー）のＮ型のウェル４２が形成されている。さらにウェル４２内の所定の領域に高不純物濃度（濃度は例えば約１×１０²⁰ｃｍ^-3）のＰ型ソース層４３が形成されている。また、ソース層４３と離間して低不純物濃度（１×１０¹⁷ｃｍ^-3程度）のドレイン層４４（ドレインオフセット層）が形成され、ドレインオフセット層４４の領域に高不純物濃度（濃度は例えば約１×１０²⁰ｃｍ^-3）のＰ型ドレイン層４５が形成されている。

ソース層４３、ドレイン層４５から外側のドレインオフセット層４４、ウェル４２の表面はＬＯＣＯＳ法で形成された例えば膜厚約４００ｎｍの素子分離絶縁膜４６で被覆されている。ドレインオフセット層４４の表面には、ドレイン層４５の端部とトランジスタのチャネル領域の間に厚いオフセット絶縁膜４７が設けられている。またオフセット絶縁膜４７のチャネル側端部はドレインオフセット層４４の端部およびドレイン層４５の端部とほぼ一致している。またオフセット絶縁膜４７は素子分離絶縁膜４６と同時にＬＯＣＯＳ法で形成されるのでその膜厚は約４００ｎｍであり、そのチャネル長方向の長さは例えば約４μｍである。

オフセット絶縁膜４７に隣接してウェル４２のチャネル領域上には膜厚約１５０ｎｍのゲート絶縁膜４８が形成され、ゲート絶縁膜４８上からオフセット絶縁膜４７上に跨ってゲート電極４９が形成されている。ゲート電極４９は例えばその膜厚が約３００ｎｍのＮ型ポリシリコン膜からなり、図では見えないがソース層４３の端部と微小な領域でオーバーラップすると共にオフセット絶縁膜４７上で終端する。さらにゲート電極４９に隣接してオフセット絶縁膜４７上に導電性プレート５０が設けられ、電気的にフローティングの状態に置かれている。導電性プレート５０はゲート電極４９と同時に形成することができるので、その場合膜厚が約３００ｎｍのＮ型ポリシリコン膜からなる。

上に述べたソース層４３およびドレイン層４５は素子分離絶縁膜４６、オフセット絶縁膜４７および上記ゲート電極４９をマスクとして例えばイオン注入などで同時に不純物導入することによって形成できる。素子分離絶縁膜４６、オフセット絶縁膜４７、ゲート電極４９および導電性プレート５０を含む全面をシリコン酸化膜からなる層間絶縁膜５１が被覆し、ソース層４３上およびドレイン層４５上の層間絶縁膜５１の部分にコンタクトホール５２が開口されている。さらにこれらコンタクトホール５２上には、例えばＴｉ／ＴｉＮバリアメタル膜とＡｌ合金膜の積層膜からなる配線５３、５４が形成されており、配線５３はソース層４３に、また配線５４はドレイン層４５に電気的に接続されている。

次に平面パターンレイアウト、すなわち平面視における構造の例を図１０を参照して説明する。半導体基板４１あるいはＮ型ウェル４２（図示省略）の表面は素子分離絶縁膜４６で被覆されており、所定の箇所にソース層４２（図９参照）とトランジスタのチャネル領域を区画するためのソース・チャネル領域区画開口領域５６、ドレイン層４５（図９参照）のためのドレイン層開口領域５７が設けられている。ドレイン層開口領域５７とソース・チャネル領域区画開口領域５６間で両者が対向する部分も実質的に素子分離絶縁膜４６となっているが、この部分はオフセット絶縁膜４７(図９参照)に対応する。

ソース・チャネル領域区画開口領域５６およびドレイン層開口領域５７上に複数のコンタクトホール５２が形成され、その上にそれぞれ配線５３、配線５４が形成されている。ゲート電極４９はソース・チャネル領域区画開口領域５６のチャネル領域を被覆し、素子分離絶縁膜４６にオーバーラップしており、チャネル幅方向の長さは例えば数十μｍである。ゲート電極４９はその上の層間絶縁膜５１(図９参照)に開口されたコンタクトホール５２を通じて配線５５と電気的に接続されている。

そして導電性プレート５０は少なくともゲート電極４９のドレイン層開口領域５７側に例えばギャップ間隔０．１μｍ〜０．５μｍをもって隣接しており、半導体装置を構成する他の部分（例えば配線など）とも電気的に接続されない。導電性プレート５０の長さはゲート電極４９のチャネル幅方向の長さと概ね同一であり、図１０に示すように導電性プレート５０は、ドレイン層４５に対する配線５４とチャネル長方向に距離Ｓ₆をもって離間しており、その値は１μｍ以上である。なお、導電性プレート５０はゲート電極４９との結合容量を増加させるために、ゲート電極４９のチャネル幅方向の端部とも、少なくとも部分的に隣接するようなパターンに形成されていてもよい。

本実施形態による高耐圧ＭＯＳ型トランジスタは、以上に説明したように第１の実施形態による高耐圧ＭＯＳ型トランジスタにおいて、ソースオフセット層３が存在しない構造にしたデバイスである。そしてこのトランジスタは単体素子であるか、半導体集積回路中の一素子であるかに係らず常時例えばソース層４３に接地電位が与えられ、ドレイン層４５にパルス状の負の高電圧が印加されて動作するように設計されており、ソース層４３とドレイン層４５との間で印加電圧の入れ替えは行われない。ただしゲート電極４９に印加される電圧はＰチャネル型の場合、第１および第２の実施形態と同様ソース層４３に印加される電圧に対して数Ｖ（例えば５Ｖ）程度の負電圧とする場合と高電位差（例えば２０Ｖ〜１００Ｖ程度）の負電圧とする場合との両方のケースがあり得る。

本実施形態による高耐圧ＭＯＳ型トランジスタはゲート電極４９に隣接してオフセット絶縁膜４７上に電気的にフローティング状態にある導電性プレート５０を備えているので、導電性プレート５０が、トランジスタの動作中にゲート電極４９の電位とドレイン層４５または配線５４の電位の中間電位に設定され、第１の実施形態と同様の効果を奏する。本実施形態に係る半導体装置の導電性プレート５０の少なくとも一部に層間絶縁膜５１を介して第２の実施形態における第２導電性プレートを対向させた構造にしてもよい。

本発明に係る半導体装置は上に述べた第１〜第３の実施形態に係らず種々の形態が可能である。上に述べた各実施形態では導電性プレートは電気的にフローティングに形成された。しかし導電性プレートには、ソース層およびドレイン層に与えられる電位のうち、ゲート電極の電位との差が大きい方の電位と、ゲート電極の電位との中間の所定の電位を与えるようにしてもよい。この場合は導電性プレートとゲート電極などとの容量結合なしで、導電性プレートの電位を外部電源や集積回路中に設けた基準電圧発生回路などを用いて自由に強制設定できる。従ってゲート電極端部直下の部分を含むオフセット絶縁膜底面近傍のドレインオフセット層（またはソースオフセット層）内の電界を最小にするような電位を導電性プレートに設定すれば、ドレイン耐圧（ソース耐圧）およびその信頼性を最大に向上させることができる。

導電性プレートに所定の電位を設定する場合、第１の実施形態において図２に示した平面パターンレイアウトを有する半導体装置では、例えばゲート電極１０用のコンタクトホール１３とチャネル長方向に対向する導電性プレート１１上の位置にコンタクトホールを設け、導電性プレート１１に上記所定の電位を与える電圧供給源につながる配線を接続したパターンにできる。また、第３の実施形態に係る半導体装置に対しても導電性プレート５０上にコンタクトホールとそれを通じて当該プレート５０に所定の電位を与える配線を設けることができる。

第１実施形態において図３に示した平面パターンレイアウトを有する半導体装置では、導電性プレートの第１プレート部１１ａ上および第２プレート部１１ｂ上それぞれにコンタクトホールおよび配線を設け、それぞれの配線に独立した電圧供給源を接続し、独立に電位を設定できるようにする。半導体装置の動作中にソース層５(図１)とドレイン層６(図１)に印加される高電圧が既に述べたように時間的に交換されるので、ソース層５に高電圧が印加される期間（ソース層５とゲート電極１０間の電位差がドレイン層６とゲート電極１０の電位差より大きくなる期間）に同期して第１プレート部１１ａにゲート電極１０とソース層５の電位の中間の所定電位を、またドレイン層６に高電圧が印加される期間（ドレイン層６とゲート電極１０間の電位差がソース層５とゲート電極１０の電位差より大きくなる期間）に同期して第２プレート部１１ｂにゲート電極１０とドレイン層６の電位の中間の所定電位を印加する回路を追加して実現することができる。また、この半導体装置では、第１プレート部１１ａ、第２プレート部１１ｂの少なくとも一方に上記のような方法で所定電位を印加できるようにし、他方を電気的フローティングにしてもよい。

本発明に係る第１〜第３の実施形態では素子分離絶縁膜やオフセット絶縁膜としてＬＯＣＯＳ法で形成する絶縁膜を採用したが、半導体層に形成した溝にシリコン酸化膜を含む絶縁膜を埋め込んで形成したＳＴＩ（Shallow Trench Isolation）構造を採用してもよい。またゲート電極、導電性プレートには、ポリシリコン膜以外に基本的に導電性の材質であれば、ポリシリコン膜と高融点金属シリサイド膜との積層膜、アルミニウム、銅やそれらを含む膜を使用してもよい。さらに第１〜第３の実施形態に係る半導体装置としてＰチャネルのＭＯＳ型トランジスタを例示したが本発明はウェルなどの半導体層、ソースオフセット層、ドレインオフセット層、ソース層、ドレイン層の導電型を反転させたＮチャネルＭＯＳ型トランジスタにも適用することができる。

本発明は十数Ｖ〜２５０Ｖ程度の電源電圧領域で動作する高耐圧半導体装置あるいは当該半導体装置を含む半導体集積回路に適用して有用なものである。

１、２１、４１ 半導体基板
２、２２、４２ ウェル
３ ソースオフセット層
４、２３、４４ ドレインオフセット層
５、４３ ソース層
６、２４、４５ ドレイン層
７、２５、４６ 素子分離絶縁膜
８、２６、４７ オフセット絶縁膜
９、２７、４８ ゲート絶縁膜
１０、２８、４９ ゲート電極
１１、５０ 導電性プレート
１１ａ 第１プレート部
１１ｂ 第２プレート部
１２、３０、５１ 層間絶縁膜
１３、３１、５２ コンタクトホール
１４、１５、１６、３２、３３、３４、５３、５４、５５ 配線
１７、３６ ソース層開口領域
１８、３７、５７ ドレイン層開口領域
１９、３８ チャネル領域区画開口領域
２９ 第１導電性プレート
３５ 第２導電性プレート
５６ ソース・チャネル領域区画開口領域

Claims (12)

1. 一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する低不純物濃度ソース層および低不純物濃度ドレイン層と、
   前記低不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
   前記低不純物濃度ソース層の表面部に形成され、前記低不純物濃度ソース層と同一導電型を有する高不純物濃度ソース層と、
   前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
   前記チャネル領域と前記高不純物濃度ソース層との間の、前記低不純物濃度ソース層上に形成された第１絶縁膜と、
   前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第２絶縁膜と、
   前記チャネル領域上に形成されたゲート絶縁膜と、
   前記第１絶縁膜上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、
   前記ゲート電極に隣接して、前記第１絶縁膜および前記第２絶縁膜上に形成された第１導電性プレートと
   を備えたことを特徴とする半導体装置。
2. 前記第１導電性プレートは、前記第１絶縁膜上に形成された第１プレート部と、前記第２絶縁膜上に形成された第２プレート部とからなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電性プレートは電気的にフローティングであることを特徴とする請求項１または２に記載の半導体装置。
4. 一導電型を有する半導体層に、互いに離間して形成された、前記半導体層と反対導電型を有する高不純物濃度ソース層および低不純物濃度ドレイン層と、
   前記高不純物濃度ソース層および低不純物濃度ドレイン層に挟まれたチャネル領域と、
   前記低不純物濃度ドレイン層の表面部に形成され、前記低不純物濃度ドレイン層と同一導電型を有する高不純物濃度ドレイン層と、
   前記チャネル領域と前記高不純物濃度ドレイン層との間の、前記低不純物濃度ドレイン層上に形成された第２絶縁膜と、
   前記チャネル領域上に形成されたゲート絶縁膜と、
   前記高不純物濃度ソース層の端部上、前記ゲート絶縁膜上および前記第２絶縁膜上に跨って形成されたゲート電極と、
   前記ゲート電極に隣接して、前記第２絶縁膜上に形成された第１導電性プレートと
   を備えたことを特徴とする半導体装置。
5. 前記第１導電性プレートは電気的にフローティングであることを特徴とする請求項４に記載の半導体装置。
6. 前記第１導電性プレートの上層に、層間絶縁膜を介して、前記第１導電性プレートの少なくとも一部と対向するように設けられた第２導電性プレートを有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記第２導電性プレートは電圧供給源に電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記電圧供給源は接地電圧から前記半導体装置の駆動電源電圧の間の所定の電圧を供給することを特徴とする請求項７に記載の半導体装置。
9. 前記第１導電性プレートは電圧供給源に電気的に接続されていることを特徴とする請求項１または４に記載の半導体装置。
10. 前記電圧供給源は、前記高不純物濃度ソース層および前記高不純物濃度ドレイン層に与えられる電位のうち、前記ゲート電極の電位に対する差が大きい方の電位と、前記ゲート電極の電位との中間の所定電位を生ずるように設定されていることを特徴とする請求項９に記載の半導体装置。
11. 前記第１プレート部および前記第２プレート部はそれぞれ独立した電圧供給源に電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
12. 前記第１プレート部に接続する前記電圧供給源は、前記高不純物濃度ソース層と前記ゲート電極の電位の差が前記高不純物濃度ドレイン層と前記ゲート電極の電位の差より大きい時、前記ソース層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定され、前記第２プレート部に接続する前記電圧供給源は、前記高不純物濃度ドレイン層と前記ゲート電極の電位の差が前記高不純物濃度ソース層と前記ゲート電極の電位の差より大きい時、前記ドレイン層の電位と前記ゲート電極の電位との中間の所定電位を生ずるように設定されていることを特徴とする請求項１１に記載の半導体装置。

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