TW201306179A - 橫向電晶體及其製作方法 - Google Patents

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Abstract

公開了一種橫向電晶體及其製作方法。該橫向電晶體包括形成在柵區氧化物上的柵區和形成在厚柵區氧化物上的場板，所述場板電連接至源區，當橫向電晶體處於關斷狀態時，該場板用於電容性耗盡漂移區。本發明可實現電容性耗盡和保護作用，同時不會增加柵漏之間的電容。

Description

橫向電晶體及其製作方法
    本發明涉及分立半導體裝置，更具體地說，本發明涉及但不僅限於金屬氧化物半導體（Metal-Oxide Semiconductor, MOS）電晶體。
    橫向電晶體，比如橫向雙擴散金屬氧化物半導體（Double Diffused Metal-Oxide Semiconductor, DMOS）電晶體被廣泛應用於各種電子場合，例如作為電壓調節器的開關元件。橫向DMOS電晶體包含位於柵區電介質層上的柵區，柵區電介質層具有薄、厚兩個部分，在溝道區和部分漂移區上面具有一個較薄的部分，在漂移區的另一部分上具有較厚的部分。較薄的部分簡單稱作為“柵區氧化物”，而較厚的部分稱作為“厚柵區氧化層”。一個延伸的柵區形成于整個柵區電介質的表面，包含至少部分厚柵區氧化物。厚柵區氧化物可減少柵區電場，有利於增加電晶體的擊穿電壓。但是，這個結構同樣增加了漏柵區之間的電容，影響了電晶體的開關速度。
    根據現有技術中存在的一些問題，本發明提供了一種橫向電晶體及其製作方法。
    在本發明的第一方面，提供了一種橫向電晶體，包括：外延層，形成於襯底上；源區和漏區；柵區氧化物和厚柵區氧化物，形成于源區和漏區之間的外延層上，其中，所述厚柵區氧化物厚於所述柵區氧化物；柵區，形成於所述柵區氧化物上；場板，形成於所述厚柵區氧化物而非所述柵區氧化物上；層間電介質，具有第一通孔至所述源區，第二通孔至所述場板；以及源電極，通過穿過所述層間電介質的所述第一和第二通孔電連接至所述源區和所述場板。
    在本發明的第二方面，提供了一種一種製作橫向電晶體的方法，所述方法包括以下步驟：在外延層上形成柵區氧化物和厚柵區氧化物，其中所述厚柵區氧化物厚於所述柵區氧化物；在所述柵區氧化物和所述厚柵區氧化物上形成柵區材料；將所述柵區材料圖形化兩個分立的部分，包括所述柵區氧化物上的柵區和所述厚柵區氧化物上的場板，其中所述柵區和所述場板被溝隙物理隔開；電連接所述場板至源區。

    在本發明的第三方面，提供了一種橫向電晶體，包括：P型半導體層；柵區，形成在柵區氧化物上；場板，形成在厚柵區氧化物而非柵區氧化物上，其中所述厚柵區氧化物厚於所述柵區氧化物，所述場板和所述柵區被溝隙隔開；以及形成在P型體區裡的N+源區和形成在漂移區裡的N+漏區。
　 為了更好的理解本發明，本發明在以下的內容中公開了大量的細節，比如具體實施例的結構和方法，本領域的普通技術人員應理解，缺少部分細節，本發明仍可實施。在其他實施例中，為了避免模糊本發明的主旨，一些公知的細節未加描述，因此，本發明意在涵蓋由申請專利範圍書所界定的本發明精神和範圍內所定義的各種可選方案、修改方案和等同方案。
　 第1圖所示為根據本發明一實施例的橫向DMOS電晶體100的截面圖。在第1圖所示實施例中，電晶體100包括形成在P型襯底101上的P-（即輕摻雜的P型摻雜物）外延層102。襯底101可包括矽片。外延層102的厚度約為3-6um，而襯底101的厚度約為200-600um。在本發明所示實施例中，第1圖以及其他附圖並非是按比例刻度精確繪製，只做示意。同樣地，外延層102和襯底101還可採用N型摻雜物，以適當地改變電晶體100的其他特性。
　 在第1圖所示實施例中，外延層102中將形成P型體區104和N型漂移區103。體區104和漂移區103被部分P型外延層102隔開，如圖中所示。在其他實施例中，P型體區104和N型漂移區103可相互接觸，甚至重疊在一起。在第1圖所示實施例中，不論是體區104還是漂移區103都不會延伸至襯底101，在其他實施例中，體區104和漂移區103均可垂直延伸至襯底101或與襯底101重疊。
　 外延層102中還將形成P+（即重摻雜的P型摻雜物）接觸區117，N+（即重摻雜的N型摻雜物）源區106、輕摻雜的 N-源區166以及N+漏區107。接觸區117增強了至體區104的電連接。在第1圖所示實施例中，源區106形成在體區104中，漏區107形成在漂移區103中。
　 在第1圖所示實施例中，電晶體100包括柵區電介質層，其中柵區電介質層包括較薄的部分113和較厚的部分114。柵區電介質層可包括生長或澱積的二氧化矽。較薄的部分被簡單稱作“柵區氧化物113”，較厚部分被稱作“厚柵區氧化物114”。柵區氧化物113形成在體區104和體區104與漂移區103之間的部分外延層102上，也就是導通狀態（即電晶體100開關導通）下形成溝道的區域。另有一小部分柵區氧化物113還將延伸至漂移區103的上面，使得溝道和漂移區更好地電連接。厚柵區氧化物114形成在至少部分漂移區103上。
　 柵區108包括多晶矽，形成在柵區氧化物113上，在其他實施例中，還可延伸至厚柵區氧化物114上。場板109包括和柵區108一樣的材料，形成在厚柵區氧化物114上，用於在關斷狀態（即電晶體100開關關斷）時電容性耗盡漂移區103。在一些實施例中，柵區108和場板109上將各自形成矽化物層112和121。場板109和源區106通過源電極115電連接，源電極115可包括金屬層。源電極115通過矽化層121與場板109連接，通過矽化層122與源區106連接。漏電極116可包括與源電極115相同的材料，通過矽化層123與漏區107電連接。
　 場板109不能與漏區107或柵區108電連接。場板109，漏區107以及柵區108被部分層間電介質（Interlevel Dielectric, ILD）105相互電氣隔開。場板109，厚柵區氧化物114以及漂移區103形成金屬氧化物半導體（Metal-Oxide Semiconductor, MOS）電容用於電容性耗盡來自漂移區103的電荷，當電晶體100處於關斷狀態時，場板109電容性耗盡來自漂移區109的自由載流子。這樣有兩點益處，第一，相比於沒有電容性耗盡時，在不降低降低電晶體100的擊穿電壓的情況下，漂移區103可包括更多N型電荷；第二，通過與源區連接的場板109電容性耗盡漂移區103可以降低柵區108和漂移區103之間的電場（即場板109可保護柵區108免處於高電場中），因此可提高電晶體100的擊穿電壓。
　 傳統的橫向DMOS電晶體也具有相同的電容性耗盡以及通過在厚柵區氧化物上橫向延伸柵區來避免高電場的作用，實質上是形成一個與柵區相連的場板。但是，這個與柵區相連的場板極大的增加了橫向DMOS電晶體柵漏區之間的電容。本發明所示實施例可以實現電容性耗盡和保護作用，同時不會增加柵漏之間的電容。
　 柵電極（未示出）沿著垂直第1圖的方向電連接至柵區108。側牆隔板110和111使得注入步驟中的自對準更容易。例如，輕摻雜的源區166可自對準至柵區108，同時源區106可自對準側牆隔板110，漏區107可自對準側牆隔板111。在其他實施例中，為了形成更長的漂移區，可通過光刻步驟使漏區107與側牆隔板111橫向隔開。
　 在第1圖所示實施例中，柵區108形成在柵區氧化物113和部分厚柵區氧化物114上。在一個特例中，當電晶體100的擊穿電壓為25V時，柵區在柵區氧化物113上的長度約為0.3um（參見第6圖中的LG），在厚柵區氧化物114上延伸的長度約為0.1um（參見第6圖中的LO）。溝隙161將柵區108和場板109在物理上以及電氣上隔開。更好地是，由於溝隙161足夠窄，當電晶體100關斷時，在厚柵區氧化物114上的場板109與柵區108靠的很近，因此可減小柵區108邊緣的電場，進而提高擊穿電壓。但是在柵區108和場板109之間存在的最大電勢差下，為防止溝隙中部分層間電介質105大量退化，溝隙161又應足夠寬。例如，在電晶體100擊穿電壓為25的實施例中，溝隙161約為0.1-0.2um。溝隙161可用電介質填充為側牆隔板（即第6圖中所示隔板601、602）。
　 為了便於製作，可在同一個澱積步驟同時形成場板109和柵區108，再通過刻蝕將其分開。在這個實施例中，溝隙161的長度由工藝性能來決定（即局限於光刻和刻蝕的工藝）。

　 當電晶體100處於導通狀態時，其工作原理與傳統的LDMOS相同。更具體地說，通過在柵區108施加一個高於其閾值電壓的正向電壓，電晶體100導通，並在源區106和漂移區103之間形成一個反型層或溝道。電子流從源區106經溝道和漂移區103到達漏區107。由於溝隙161足夠窄，柵區108和場板109的電場分佈和連續柵區（即沒有溝隙161）的電場分佈相同。
　 當電晶體100處於關斷狀態時，柵區108上的電壓減小，因此不能產生供電子流流動的溝道。源區、柵區和場板的電勢完全相同，漏區施加一個相對于源區、柵區和場板電壓為正的電壓。P-外延層102和N-漂移區103之間的PN結反向偏壓。場板109和厚柵區氧化物114的電容性行為進一步耗盡漂移區103，使得漂移區103的摻雜更高有利於減小電晶體的導通電阻。
　 第2圖所示為根據本發明一實施例製作電晶體的方法流程圖200。方法200是根據第1圖所示橫向DMOS電晶體100為示例的。
　 通過氣相外延工藝在P型襯底101上生長P-外延層102。隨後，通過在外延層102中注入N型摻雜物（如磷）形成N-漂移區103（步驟201）。通過離子注入以及之後的熱推進步驟形成N-漂移區103，熱推進步驟可在離子注入步驟之後進行，或作為製作工藝中另一個熱推進步驟（如步驟204）的一部分。例如，漂移區103形成的深度為從外延層102頂面向下的0.4-2um區域。
　 第3-5圖所示為在外延層102上形成柵區氧化物113和厚柵區氧化物114的三個工藝步驟（步驟202）。在這個實施例中，柵區電介質包括氧化物，氧化物形成的第一個步驟中，將在外延層102上熱生長氧化物層331，厚約200-800埃。氧化物形成的第二個步驟中，在柵區氧化物113生長的地方（如第4圖中虛線所示），通過光掩膜和刻蝕工藝移除部分氧化物，進而圖形化氧化層331。氧化物形成的第三個步驟中，將在外延層102和保留的氧化物層331上熱生長另一層氧化物，進而形成階梯分佈的另一個氧化物層，使得此處的柵區氧化物113薄于厚柵區氧化物114（參見第5圖和第1圖）。例如，在氧化物形成的第三個步驟中，生長的另一層氧化物約為80-150埃。當然，在不減損本發明優點的情況下，還可採納其他步驟製作柵區氧化物113和厚柵區氧化物114。
　 可在相同的多晶矽澱積和圖形化步驟中形成柵區108和場板109（步驟203）。例如，將在柵區氧化物113和厚柵區氧化物114的表面澱積多晶矽層（或其他柵區材料）。隨後，多晶矽層將被圖形化兩部分進而形成分離的柵區108和場板109，如第1圖所示。圖形化多晶矽層使得溝隙161位於厚柵區氧化物114上。在這個實施例中，柵區108的一小部分位於厚柵區氧化物114上，場板109全部形成于厚柵區氧化物而非柵區氧化物上。
　 第6圖所示為根據本發明一實施例的電晶體100中柵區108和場板109的放大示意圖，並示出了各部分具體的尺寸。如第6圖所示，LG代表柵區位于柵區氧化物113的長度（如0.3um），LO代表柵區延伸至厚柵區氧化物114的長度（如0.1um），LGAP代表溝隙161的長度（如小於0.25um，或0.1-0.2um），LFP代表場板109的長度（0.3-0.6um）。這裡公開的示例性的和其他具體的尺寸均是基於擊穿電壓為25的橫向DMOS電晶體做出的。在第6圖中，還示出了側牆隔板601和602，為了避免模糊第1圖，在第1圖中並未示出601和602。
　 採用柵區108自對準進行離子注入，隨後熱推進（步驟204）形成P型體區104。熱推進步驟推進柵區氧化物113下注入的摻雜物（例如P-型的硼），並進入P-外延層102。在一個實施例中，體區104形成在從外延層102頂面向下深度約為1-2um的區域。
　 採用柵區108自對準，通過離子注入形成N-輕摻雜源區166（步驟205）。接著採用優選的推進步驟（步驟207）推進注入的摻雜物（例如N型摻雜物磷）。進入P型體區104。

　 側牆隔板110和111（例如氮化矽，二氧化矽等）各自形成在柵區108和場板109的外側牆上（步驟206）。可採用傳統的方法形成側牆隔板，比如，澱積電介質材料後各向異性刻蝕。如第6圖所示，在形成側牆隔板110和111時，還將在溝隙161內形成側牆隔板601和602。也就是說，柵區108的一邊側牆上具有側牆隔板110，另一邊側牆上具有側牆隔板601；場板109的一邊側牆上具有側牆隔板111，另一邊側牆上具有側牆隔板602。如果溝隙161很窄，溝隙161將可能被側牆隔板的電介質材料完全填充。
　 隨後，通過離子注入以及之後的熱推進步驟形成源區106，漏區107和P+接觸區 117。在一個實施例中，採用場板109的側牆隔板111自對準，通過注入摻雜物形成漏區107。這樣的優勢在於，更易於定位製作漏區107而不依賴於光刻技術，漏區107的邊緣將與側牆隔板111自對準。在其他方法實施例中，可採用光掩膜版將漏區107和外牆隔板111橫向隔開。
　 在相同的自對準矽化工藝（Salicide）形成矽化層122，112，121以及123（步驟208）。接著將形成層間電介質105和接觸孔（即通孔），接觸孔可穿過層間電介質105到達源區106，場板109以及漏區107（步驟209）。金屬化步驟形成電極115和116（步驟210）。在第1圖所示實施例中，金屬化步驟將場板109和源區106電連接。正如我們所理解的，電晶體100的設計可在場板109和源區106之間提供簡單的電連接。特別是在第1圖所示實施例中，場板109通過形成在層間電介質105上的垂直通孔連接至源區106。這有利於電晶體100在積體電路中與其他裝置相連。
　 根據前面所提及的，本技術領域一般技術人員應理解，在不減損本發明優勢的情況下，可對電晶體100進行適當地修改。作為一個示例，第7圖所示為根據本發明一實施例的橫向DMOS電晶體示意圖700。電晶體700是電晶體100的一個特例，在這個實施例中，漏區107，P型體區104以及由其限定的其他特徵均形成在N型阱130中，使N型阱130作為漂移區。第7圖中其他部分的說明參見先前第1-6圖所述。
　 第8圖所示為根據本發明另一實施例的橫向電晶體示意圖。在第8圖所示示例中，橫向電晶體為橫向DMOS電晶體800。電晶體800是電晶體100的一個特例，其中，場板109不再電連接至源電極401，而是電連接至獨立的場板電極402。這樣在電晶體關斷狀態下場板109接地，可通過其他電路或節點，而不是源區106來耗盡N-漂移區103。比如，場板109可電連接至外部或積體電路（未示出），這樣可利用來自厚柵區氧化物114的有效電容。

    雖然上面詳細的描述了本發明具體的實施例，並指明了最優方案，但是不論先前描述的多詳細，本發明仍有許多其他實施方式。在實際執行時可能有些變化，但仍然包含在本發明主旨範圍內，因此，本發明旨在包括所有落入本發明和所述申請專利範圍及主旨內的替代例、改進例和變化例等。
100、700、800．．．橫向DMOS電晶體
101．．．P型襯底
102．．．P-(即輕摻雜的P型摻雜物)外延層
103．．．N型漂移區
104．．．P型體區
105．．．層間電介質(Interlevel Dielectric)
106．．．N+(即重摻雜的N型摻雜物)源區
107．．．N+漏區
117．．．P+(即重摻雜的P型摻雜物)接觸區
108．．．柵區
109．．．場板
110、111、601、602．．．側牆隔板
112、121、122、123．．．矽化物層
113．．．柵區氧化物
114．．．厚柵區氧化物
115、401．．．源電極
116．．．漏電極
161．．．溝隙
166．．．輕摻雜的N-源區
601、602．．．隔板
200．．．流程圖
201、202、203、204、205、206、207、208、209、210．．．步驟
331．．．熱生長氧化物層
LG．．．柵區位于柵區氧化物113的長度
LO．．．柵區延伸至厚柵區氧化物114的長度
LGAP．．．溝隙161的長度
LFP．．．場板109的長度
130．．．N型阱
402．．．場板電極
    附圖作為說明書的一部分，對本發明實施例進行說明，並與實施例一起對本發明的原理進行解釋。為了更好地理解本發明，將根據以下附圖對本發明進行詳細描述。
    第1圖所示為根據本發明一實施例的橫向電晶體截面圖。
    第2圖所示為根據本發明一實施例的製作橫向電晶體的方法流程圖。
    第3-5圖所示為根據本發明一實施例的形成柵區氧化物和厚柵區氧化物的結構示意圖。
    第6圖所示為第1圖中電晶體的柵區和場板放大示意圖，並示出了各部分具體的尺寸。
    第7圖所示為根據本發明另一實施例的橫向電晶體示意圖。
    第8圖所示為根據本發明又一實施例的橫向電晶體示意圖。
    在不同的附圖中，相同的參數符號代表相同的裝置，同時應瞭解，這些附圖並不是完全按比例繪製的。
100．．．橫向DMOS電晶體
101．．．P型襯底
102．．．P-(即輕摻雜的P型摻雜物)外延層
103．．．N型漂移區
104．．．P型體區
105．．．層間電介質(Interlevel Dielectric)
106．．．N+(即重摻雜的N型摻雜物)源區
107．．．N+漏區
117．．．P+(即重摻雜的P型摻雜物)接觸區
108．．．柵區
109．．．場板
110、111．．．側牆隔板
112、121、122、123．．．矽化物層
113．．．柵區氧化物
114．．．厚柵區氧化物
115．．．源電極
116．．．漏電極
161．．．溝隙
166．．．輕摻雜的N-源區

Claims (20)

  1. 一種橫向電晶體，包括：
    外延層，形成於襯底上；
    源區和漏區；
    柵區氧化物和厚柵區氧化物，形成于源區和漏區之間的外延層上，其中，所述厚柵區氧化物厚於所述柵區氧化物；
    柵區，形成於所述柵區氧化物上；
    場板，形成於所述厚柵區氧化物而非所述柵區氧化物上；
    層間電介質，具有第一通孔至所述源區，第二通孔至所述場板；以及
    源電極，通過穿過所述層間電介質的所述第一和第二通孔電連接至所述源區和所述場板。
  2. 如申請專利範圍第1項所述電晶體，進一步包括：
    體區，環繞所述源區並位於所述柵區下；漂移區，環繞所述漏區並位於所述場板和部分所述柵區下。
  3. 如申請專利範圍第2項所述電晶體，其中，所述體區被所述漂移區環繞。
  4. 如申請專利範圍第2項所述電晶體，其中，側牆隔板將所述漏區和所述場板橫向隔開。
  5. 如申請專利範圍第1項所述電晶體，其中，所述襯底和所述體區摻雜P型摻雜物，所述源區、所述漂移區以及所述漏區摻雜N型摻雜物。
  6. 如申請專利範圍第1項所述電晶體，其中，所述電晶體包括橫向雙擴散金屬氧化物半導體電晶體。
  7. 如申請專利範圍第6項所述電晶體，其中，所述柵區和所述場板被一個長度小於0.25um的溝隙隔開，所述溝隙被填充電介質材料。
  8. 如申請專利範圍第1項所述電晶體，進一步包括：
    第一側牆隔板和第二側牆隔板，分別形成在所述柵區的兩邊側牆上；以及
    第三側牆隔板和第四側牆隔板，分別形成在所述場板的兩邊側牆上。
  9. 如申請專利範圍第1項所述電晶體，其中，所述柵區形成在所述柵區氧化物和部分所述厚柵區氧化物上。
  10. 一種製作橫向電晶體的方法，所述方法包括以下步驟：
    在外延層上形成柵區氧化物和厚柵區氧化物，其中所述厚柵區氧化物厚於所述柵區氧化物；
    在所述柵區氧化物和所述厚柵區氧化物上形成柵區材料；
    將所述柵區材料圖形化兩個分立的部分，包括所述柵區氧化物上的柵區和所述厚柵區氧化物上的場板，其中所述柵區和所述場板被溝隙物理隔開；以及
    電連接所述場板至源區。
  11. 如申請專利範圍第10項所述方法，其中，所述柵區材料包括多晶矽。
  12. 如申請專利範圍第10項所述方法，進一步包括：
    採用所述場板的側牆隔板自對準，通過注入摻雜物形成漏區。
  13. 如申請專利範圍第12項所述方法，其中，所述外延層摻雜P型摻雜物，所述源區和所述漏區摻雜N型摻雜物。
  14. 如申請專利範圍第12項所述方法，進一步包括：在體區形成所述源區，在漂移區形成所述漏區。
  15. 如申請專利範圍第10項所述方法，其中，形成所述柵區氧化物和所述厚柵區氧化物包括：
    在所述外延層上生長一層氧化物；
    圖形化所述氧化物，在所述柵區氧化物形成的地方移除部分所述氧化物；
    在所述氧化物上生長另一層氧化物，形成所述柵區氧化物和所述厚柵區氧化物，使得所述厚柵區氧化物厚於所述柵區氧化物。
  16. 如申請專利範圍第10項所述方法，其中，所述場板形成在所述厚柵區氧化物而非所述柵區氧化物上。
  17. 一種橫向電晶體，包括：
    P型半導體層；
    柵區，形成在柵區氧化物上；
    場板，形成在厚柵區氧化物而非柵區氧化物上，其中所述厚柵區氧化物厚於所述柵區氧化物，所述場板和所述柵區被溝隙隔開；以及
    形成在P型體區裡的N+源區和形成在漂移區裡的N+漏區。
  18. 如申請專利範圍第17項所述電晶體，進一步包括源電極，通過層間電介質上的通孔電連接所述N+源區和所述場板。
  19. 如申請專利範圍第17項所述電晶體，其中，所述場板和所述N+源區通過形成在所述N+源區上的矽化層電連接。
  20. 如申請專利範圍第17項所述電晶體，其中，所述N+源區和所述場板電連接。
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