CN110729242B - 一种半导体开关器件及其制作方法 - Google Patents

一种半导体开关器件及其制作方法 Download PDF

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Abstract

本发明提供一种半导体开关器件及其制作方法，包括：P型基底、N型阱区、P型阱区、N型漂移区、栅极结构及侧墙、N型源区、P型导电区、介质层及源区电极。所述P型导电区形成于所述N型源区的下部，所述介质层中形成有源区接触窗口，所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区。本发明相比于传统工艺能节省一次掩膜的制作，可有效降低工艺成本。本发明可以有效降低器件的导通电阻，提高器件的驱动电流。本发明可以有效避免由于latchup路径电压过高而导致半导体开关器件的lachtup效应（闩锁效应）的产生。

Description

一种半导体开关器件及其制作方法
技术领域
本发明涉及属于集成电路设计制造领域，特别是涉及一种半导体开关器件及其制作方法。
背景技术
随着科技进步与社会发展，如手机、笔记本电脑、MP3播放器、PDA、掌上游戏机、数码摄像机等便携式设备已越来越普及，这类产品中有许多是采用锂离子电池供电，锂电池分为一次电池和二次电池两类，目前在部分耗电量较低的便携式电子产品中主要使用不可充电的一次锂电池，而在笔记本电脑、手机、PDA、数码相机等耗电量较大的电子产品中则使用可充电的二次电池，即锂离子电池。
与镍镉和镍氢电池相比，锂离子电池具备以下几个优点：1)电压高，单节锂离子电池的电压可达到3.6V，远高于镍镉和镍氢电池的1.2V电压。2)容量密度大，其容量密度是镍氢电池或镍镉电池的1.5-2.5倍。3)荷电保持能力强(即自放电小)，在放置很长时间后其容量损失也很小。4)寿命长，正常使用其循环寿命可达到500次以上。5)没有记忆效应，在充电前不必将剩余电量放空，使用方便。
由于锂离子电池的化学特性，在正常使用过程中，其内部进行电能与化学能相互转化的化学正反应，但在某些条件下，如对其过充电、过放电和过电流将会导致电池内部发生化学副反应,该副反应加剧后，会严重影响电池的性能与使用寿命，并可能产生大量气体，使电池内部压力迅速增大后爆炸而导致安全问题，因此所有的锂离子电池都需要一个保护电路，用于对电池的充、放电状态进行有效监测，并在某些条件下关断充、放电回路以防止对电池发生损害。
一个典型的锂离子电池保护电路原理图如图1a所示，该保护回路由两个MOSFET(V1、 V2)和一个控制IC(N1)外加一些阻容元件构成。控制IC负责监测电池电压与回路电流，并控制两个MOSFET的栅极，MOSFET在电路中起开关作用，分别控制着充电回路与放电回路的导通与关断，C3为延时电容，该电路具有过充电保护、过放电保护、过电流保护与短路保护功能，其工作原理分析如下：
1)在正常状态下电路中N1的“CO”与“DO”脚都输出高电压，两个MOSFET都处于导通状态，电池可以自由地进行充电和放电，由于MOSFET的导通阻抗很小，通常小于30毫欧，因此其导通电阻对电路的性能影响很小。此状态下保护电路的消耗电流为μA级，通常小于7μA。
2)锂离子电池要求的充电方式为恒流/恒压，在充电初期，为恒流充电，随着充电过程，电压会上升到4.2V(根据正极材料不同，有的电池要求恒压值为4.1V)，转为恒压充电，直至电流越来越小。电池在被充电过程中，如果充电器电路失去控制，会使电池电压超过4.2V后继续恒流充电，此时电池电压仍会继续上升，当电池电压被充电至超过4.3V时，电池的化学副反应将加剧，会导致电池损坏或出现安全问题。在带有保护电路的电池中，当控制IC检测到电池电压达到4.28V(该值由控制IC决定，不同的IC有不同的值)时，其“CO”脚将由高电压转变为零电压，使V2由导通转为关断，从而切断了充电回路，使充电器无法再对电池进行充电，起到过充电保护作用。而此时由于V2自带的体二极管VD2的存在，电池可以通过该二极管对外部负载进行放电。在控制IC检测到电池电压超过4.28V至发出关断V2 信号之间，还有一段延时时间，该延时时间的长短由C3决定，通常设为1秒左右，以避免因干扰而造成误判断。
3)电池在对外部负载放电过程中，其电压会随着放电过程逐渐降低，当电池电压降至 2.5V时，其容量已被完全放光，此时如果让电池继续对负载放电，将造成电池的永久性损坏。在电池放电过程中，当控制IC检测到电池电压低于2.3V(该值由控制IC决定，不同的 IC有不同的值)时，其“DO”脚将由高电压转变为零电压，使V1由导通转为关断，从而切断了放电回路，使电池无法再对负载进行放电，起到过放电保护作用。而此时由于V1自带的体二极管VD1的存在，充电器可以通过该二极管对电池进行充电。由于在过放电保护状态下电池电压不能再降低，因此要求保护电路的消耗电流极小，此时控制IC会进入低功耗状态，整个保护电路耗电会小于0.1μA。在控制IC检测到电池电压低于2.3V至发出关断V1 信号之间，也有一段延时时间，该延时时间的长短由C3决定，通常设为100毫秒左右，以避免因干扰而造成误判断。
4)由于锂离子电池的化学特性，电池生产厂家规定了其放电电流最大不能超过2C(C＝电池容量/小时)，当电池超过2C电流放电时，将会导致电池的永久性损坏或出现安全问题。电池在对负载正常放电过程中，放电电流在经过串联的2个MOSFET时，由于MOSFET的导通阻抗，会在其两端产生一个电压，该电压值U＝I*RDS*2，RDS为单个MOSFET导通阻抗，控制IC上的“V-”脚对该电压值进行检测，若负载因某种原因导致异常，使回路电流增大，当回路电流大到使U>0.1V(该值由控制IC决定，不同的IC有不同的值)时，其“DO”脚将由高电压转变为零电压，使V1由导通转为关断，从而切断了放电回路，使回路中电流为零，起到过电流保护作用。在控制IC检测到过电流发生至发出关断V1信号之间，也有一段延时时间，该延时时间的长短由C3决定，通常为13毫秒左右，以避免因干扰而造成误判断。在上述控制过程中可知，其过电流检测值大小不仅取决于控制IC的控制值，还取决于MOSFET 的导通阻抗，当MOSFET导通阻抗越大时，对同样的控制IC，其过电流保护值越小。
5)电池在对负载放电过程中，若回路电流大到使U>0.9V(该值由控制IC决定，不同的 IC有不同的值)时，控制IC则判断为负载短路，其“DO”脚将迅速由高电压转变为零电压，使V1由导通转为关断，从而切断放电回路，起到短路保护作用。短路保护的延时时间极短，通常小于7微秒。其工作原理与过电流保护类似，只是判断方法不同，保护延时时间也不一样。
除了控制IC外，电路中还有一个重要元件，就是MOSFET，它在电路中起着开关的作用，由于它直接串接在电池与外部负载之间，因此它的导通阻抗对电池的性能有影响，当选用的MOSFET较好时，其导通阻抗很小，电池包的内阻就小，带载能力也强，在放电时其消耗的电能也少。
锂电保护的两个MOSFET，目前主流技术都是利用Trench VDMOS(沟槽式垂直双扩散金属氧化物半导体场效应管)来实现。VDMOS的优点是沟道密度大，可以有效降低沟道电阻。锂电保护VDMOS需要对源极进行引出，为了保证源极的电流引出，需要在N型源区中先形成P型接触区，现有的N型源区和P型接触区的制作通常包括以下步骤：1)制作第一栅结构101；2)制作第一次掩膜层(该第一次掩膜层遮蔽图示中的103区域)，并进行N型离子注入形成N型源区102；3)制作第二次掩膜层(该第二次掩膜层遮蔽图示中102区域)，并进行P型离子注入形成P型接触区103，以形成交替排列的N型源区102及P型接触区103，如图1b所示。
上述的锂电保护VDMOS有以下缺点：
第一，需要制作至少两次掩膜层才能形成N型源区102及P型接触区103，增加了工艺难度以及工艺成本。
第二，P型接触区103占用的整个N型源区102的宽度，使得在器件导通的过程中，P型接触区103的区域内不能通电流，增加了器件的导通内阻，降低了驱动电流。
更重要的是，现有的锂电保护VDMOS存在较为严重的lachtup效应，即闩锁效应，它是由寄生晶体管引起的，该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。
基于以上所述，提供一种能够有效降低工艺成本，且有效降低器件的导通内阻，提高器件驱动电流并且能有效防止闩锁效应的半导体开关器件及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体开关器件及其制作方法，用于解决现有技术中锂电保护的MOSFET的漂移区内阻较大以及面积较大的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体开关器件的制作方法，所述制作方法包括步骤：1)提供一P型基底；2)于所述P型基底中形成N型阱区；3)于所述N型阱区中形成间隔排列的P型阱区及在P型阱区之间的N型漂移区；4)制作栅极结构，所述栅极结构包括间隔且横跨于所述N型阱区及P型阱区之间的第一栅单元及第二栅单元；5) 以所述栅极结构为掩膜进行N型离子注入，以于所述P型阱区中形成N型源区；6)于所述栅极结构的侧面制作侧墙结构，然后以所述栅极结构及所述侧墙结构为掩膜进行P型离子注入，以于所述N型源区的下部形成P型导电区，所述P型导电区的宽度小于所述N型源区的宽度；7)于器件表面形成介质层，于所述介质层中形成源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，以所述介质层为掩膜，基于所述源区接触窗口进行P型离子注入，使得显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区与所述P型导电区相连，所述P型接触区的两侧均保留有部分所述N型源区；8)于所述源区接触窗口中填充导电材料以形成源区电极。
优选地，步骤6)中，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～1:1 之间。
优选地，步骤6)中形成所述P型导电区的P型离子注入的剂量大于步骤5)中形成所述 N型源区的N型离子注入的剂量，其中，步骤6)中形成所述P型导电区的P型离子注入的剂量不小于5e15/cm2。
优选地，步骤6)中形成所述P型接触区的P型离子注入的剂量大于步骤5)中形成所述 N型源区的N型离子注入的剂量，其中，步骤5)中形成所述N型源区的N型离子注入的剂量为1015/cm2数量级，步骤6)中形成所述P型接触区的P型离子注入的剂量为1016/cm2数量级。
优选地，所述N型源区呈长条形延伸，所述源区接触窗口沿所述N型源区的延伸方向间隔排布。
优选地，步骤1)还包括于所述P型外延层中形成STI隔离区或LOCOS隔离区的步骤，所述STI隔离区或LOCOS隔离区位于后续制作的第一栅单元及第二栅单元之间。
优选地，所述N型漂移区包围所述STI隔离区或LOCOS隔离区。
优选地，所述P型基底包括P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3，所述N型阱区的掺杂浓度为1e15～1e16/cm3，且所述N型阱区的掺杂浓度大于所述P型衬底的掺杂浓度，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
优选地，所述P型基底包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为 1e17～1e18/cm3。
本发明还提供一种半导体开关器件，包括：P型基底；N型阱区，形成于所述P型基底中；P型阱区，间隔排列形成于所述N型阱区中；N型漂移区,间隔排列形成于所述P型阱区之间；栅极结构，所述栅极结构包括间隔且横跨于所述N型阱区及P型阱区之间的第一栅单元及第二栅单元；N型源区，形成于所述第一栅单元及所述第二栅单元外侧的所述P型阱区中；侧墙结构，位于所述栅极结构的侧面；P型导电区，形成于所述N型源区的下部，所述P型导电区的宽度小于所述N型源区的宽度；介质层，覆盖于器件表面，所述介质层中形成有源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区与所述P型导电区相连，所述P型接触区的两侧均保留有部分所述N型源区；以及导电材料，填充于所述源区接触窗口中以形成源区电极。
优选地，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～1:1之间。
优选地，所述P型导电区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度，其中，所述P型导电区的P型离子掺杂浓度不小于5e17/cm3。
优选地，所述P型接触区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度，其中，所述N型源区的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区的P型离子掺杂浓度为1018/cm3数量级。
优选地，所述N型源区呈长条形延伸，所述源区接触窗口沿所述N型源区的延伸方向间隔排布。
优选地，所述第一栅单元及所述第二栅单元之间的所述N型阱区中还形成有STI隔离区或LOCOS隔离区。
优选地，所述N型漂移区包围所述STI隔离区或LOCOS隔离区，所述N型漂移区的掺杂浓度为1e16～1e17/cm3。
优选地，所述P型基底包括P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3，所述N型阱区的掺杂浓度为1e15～1e16/cm3，且所述N型阱区的掺杂浓度大于所述P型衬底的掺杂浓度，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
优选地，所述P型基底包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为 1e17～1e18/cm3。
如上所述，本发明的半导体开关器件及其制作方法，具有以下有益效果：
1)本发明在制作栅极结构后，在不需要制作掩膜下通过全面离子注入形成N型源区，节省了一次掩膜的制作，在制作表面保护介质层后，在介质层中形成源区接触窗口，并以所述介质层为掩膜进行P型离子注入形成P型接触区，相比于现有技术来说，又节省了一次掩膜的制作，大大提高工艺效率，降低工艺成本。
2)本发明将所述源区接触窗口仅显露所述N型源区的中部区域，将所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区后，所述P型接触区的两侧均保留有部分所述N型源区，可以有效降低器件的导通电阻，提高器件的驱动电流。
3)本发明在N型源区的下部形成P型导电区，可以有效降低P型阱区-N型阱区-P型阱区-N型源区路径上的电阻，从而降低该路径上的电压，可以有效避免由于该路径电压过高而导致半导体开关器件的lachtup效应(闩锁效应)的产生。
附图说明
图1a显示为一个典型的锂离子电池保护电路原理图。
图1b显示为现有的一种半导体开关器件的N型源区及P型接触区的排布方式示意图。
图2～图12显示为本发明的半导体开关器件的制作方法各步骤所呈现的结构示意图。
图13显示为本发明的半导体开关器件的防止latchup效应的原理示意图。
元件标号说明
201 P型基底
202 侧墙结构
203 N型阱区
204 P型阱区
205 STI隔离区或LOCOS隔离区
206 栅极结构
2061 第一栅单元
2062 第二栅单元
207 N型源区
208 N型漂移区
209 介质层
210 源区接触窗口
211 P型接触区
212 源区电极
213 P型导电区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图13所示，本实施例提供一种半导体开关器件的制作方法，所述制作方法包括步骤：
如图2所示，首先进行步骤1)，提供一P型基底201，然后于所述P型基底201中形成STI隔离区(浅沟道隔离区)或LOCOS隔离区(局部硅氧化隔离区)205，所述STI隔离区或LOCOS隔离区205位于后续制作的第一栅单元2061及第二栅单元2062之间，所述STI 隔离区或LOCOS隔离区205可以有效提高器件的耐压性能。
具体地，所述P型基底201包括P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3。
当然，在其它的实施例中，所述P型基底201也可以包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区203形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为1e17～1e18/cm3。
如图3所示，然后进行步骤2)，于所述P型基底层201中形成N型阱区203。
具体地，采用无掩膜的离子注入的方式于所述P型基底层201中形成N型阱区203，所述N型阱区203的掺杂浓度为1e15～1e16/cm3，且所述N型阱区203的掺杂浓度大于所述P型基底201的掺杂浓度。
如图4所示，接着进行步骤3)，于所述N型阱区203中形成间隔排列的两个P型阱区204及在P型阱区之间的N型漂移区208。
具体地，先依据定义的P型阱区204的图形制作掩膜，然后采用离子注入的方式于所述 N型阱区203中形成相隔排列的两个P型阱区204，所述P型阱区204的掺杂浓度为 1e17～1e18/cm3。
在本实施例中，步骤3)还包括于所述P型阱区204之间形成N型漂移区208的步骤，所述N型漂移区208包围所述STI隔离区或LOCOS隔离区205，所述N型漂移区208的掺杂浓度为1e16～1e17/cm3。该N型漂移区208可以作为开关器件的两个晶体管(MOSFET) 共用的漏区，以降低导通电阻，增加导通电流。
如图5所示，然后进行步骤4)，制作栅极结构206，所述栅极结构206包括间隔且横跨于所述N型阱区203及P型阱区204之间的第一栅单元2061及第二栅单元2062。
作为示例，先沉积二氧化硅层作为栅介质层209，然后沉积多晶硅作为栅极材料，接着采用光刻-刻蚀的方法刻蚀所述多晶硅及所述二氧化硅层，以形成栅极结构206，所述栅极结构206包括间隔且横跨于所述N型阱区203及P型阱区204之间的第一栅单元2061及第二栅单元2062。
如图6a～图6b所示，接着进行步骤5)，以所述栅极结构206为掩膜进行N型离子注入，以于所述P型阱区204中形成N型源区207，所述N型源区207分别位于所述第一栅单元2061 及所述第二栅单元2062的外侧，同时，在N型离子注入同时于所述第一栅单元2061及所述第二栅单元2062之间形成N型漂移区208，所述N型漂移区208包围所述STI隔离区或LOCOS隔离区205。
具体地，在不需要额外制作掩膜的情况下，以所述栅极结构206为掩膜，进行N型离子注入，以于所述P型阱区204中形成N型源区207。本发明在制作栅极结构206后，在不需要制作掩膜下通过全面离子注入形成N型源区207，节省了一次掩膜的制作。
如图7～图8所示，然后进行步骤6)，于所述栅极结构206的侧面制作侧墙结构202，然后以所述栅极结构206及所述侧墙结构202为掩膜进行P型离子注入，以于所述N型源区207的下部形成P型导电区213，所述P型导电区213的宽度小于所述N型源区的宽度。本发明通过制作侧墙结构202，可以在不额外增加掩膜的情况下，直接进行离子注入形成所述P 型导电区213，同时使得所述P型导电区213的宽度小于所述N型源区的宽度，可有效降低工艺成本。
作为示例，步骤6)中形成所述P型导电区213的P型离子注入的剂量大于步骤5)中形成所述N型源区207的N型离子注入的剂量，其中，步骤6)中形成所述P型导电区213的 P型离子注入的剂量不小于5e15/cm2。本发明在N型源区207的下部形成P型导电区213，可以有效降低P型阱区-N型阱区-P型阱区-N型源区的PNPN路径(如图13的虚线箭头所示) 上的电阻Rb，从而降低该路径上的电压，可以将该路径上的电压降至0.7V以下(即小于硅基PN结的导通电压)，避免在该电压的控制下，N型源区-P型阱区之间的漏电的产生，即可以有效避免由于该路径电压过高而导致半导体开关器件的lachtup效应(闩锁效应)的产生。
如图9～图11所示，其中，图10a显示为图10b中的A-A’处的截面结构示意图，然后进行步骤7)，于器件表面形成介质层209，于所述介质层209中形成源区接触窗口210，所述源区接触窗口210显露所述N型源区207的中部区域，以所述介质层209为掩膜，基于所述源区接触窗口210进行P型离子注入，使得显露的所述N型源区207的中部区域反型形成P 型接触区211，所述P型接触区211与所述P型导电区213相连(以进一步降低电阻)，所述P型接触区211的两侧均保留有部分所述N型源区207。
具体地，采用化学气相沉积法于器件表面形成二氧化硅层，作为介质层209，然后制作掩膜图形并对所述介质层209进行刻蚀，于所述介质层209中形成源区接触窗口210，所述源区接触窗口210显露所述N型源区207的中部区域，基于所述源区接触窗口210进行P型离子注入，使得显露的所述N型源区207的中部区域反型形成P型接触区211，所述P型接触区211的两侧均保留有部分所述N型源区207，其中，步骤7)中形成所述P型接触区211 的P型离子注入的剂量大于步骤5)中形成所述N型源区207的N型离子注入的剂量，例如，步骤5)中形成所述N型源区207的N型离子注入的剂量为1015/cm2数量级，步骤6)中形成所述P型接触区211的P型离子注入的剂量为1016/cm2数量级。本发明在制作表面保护介质层209后，在介质层209中形成源区接触窗口210，并以所述介质层209为掩膜进行P型离子注入形成P型接触区211，相比于现有技术来说，又节省了一次掩膜的制作，大大提高工艺效率，降低工艺成本。
所述N型源区207呈长条形延伸，如图6b所示，所述源区接触窗口210沿所述N型源区207的延伸方向间隔排布，如图10b所示。
所述源区接触窗口210的宽度与所述N型源区207的宽度比介于0.4:1～1:1之间，优选地，所述源区接触窗口210的宽度与所述N型源区207的宽度比介于0.4:1～0.8:1之间，使得在P 离子注入形成P型接触区211后，所述N型源区207保留的部分宽度可以达到原N型源区207整体宽度的20％～60％。本发明将所述源区接触窗口210显露的所述N型源区207的中部区域反型形成P型接触区211后，所述P型接触区211的两侧均保留有部分所述N型源区207，可以有效降低器件的导通电阻，提高器件的驱动电流。
如图12所示，然后进行步骤8)，于所述源区接触窗口210中填充导电材料以形成源区电极212。
作为示例，于所述源区接触窗口210中填充导电材料后，进行退火使所述导电材料与P 型接触区211及N型源区207反应形成金属硅化物，使得所述源区电极212同时与所述P型接触区211及N型源区207接触，以降低接触电阻。
如图12所示，本实施例还提供一种半导体开关器件，包括：P型基底201；N型阱区203，形成于所述P型基底层201中；P型阱区204，间隔排列形成于所述N型阱区203中；栅极结构206，所述栅极结构206包括间隔且横跨于所述N型阱区203及P型阱区204之间的第一栅单元2061及第二栅单元2062；N型源区207，形成于所述第一栅单元2061及所述第二栅单元2062外侧的所述P型阱区204中；侧墙结构202，位于所述栅极结构206的侧面；P 型导电区213，形成于所述N型源区207的下部，所述P型导电区213的宽度小于所述N型源区207的宽度；介质层209，覆盖于器件表面，所述介质层209中形成有源区接触窗口210，所述源区接触窗口210显露所述N型源区207的中部区域，所述源区接触窗口210显露的所述N型源区207的中部区域反型形成P型接触区211，所述P型接触区211与所述P型导电区213相连，所述P型接触区211的两侧均保留有部分所述N型源区207；以及导电材料，填充于所述源区接触窗口210中以形成源区电极212。
作为示例，所述源区接触窗口210的宽度与所述N型源区207的宽度比介于0.4:1～1:1 之间，优选地，所述源区接触窗口210的宽度与所述N型源区207的宽度比介于0.4:1～0.8:1 之间，使得在P离子注入形成P型接触区211后，所述N型源区207保留的部分宽度可以达到原N型源区207整体宽度的20％～60％。本发明将所述源区接触窗口210显露的所述N型源区207的中部区域反型形成P型接触区211后，所述P型接触区211的两侧均保留有部分所述N型源区207，可以有效降低器件的导通电阻，提高器件的驱动电流。
作为示例，所述P型导电区213的P型离子掺杂浓度大于所述N型源区207的N型离子掺杂浓度，其中，所述P型导电区213的P型离子掺杂浓度不小于5e17/cm3。
作为示例，所述P型接触区211的P型离子掺杂浓度大于所述N型源区207的N型离子掺杂浓度。
作为示例，所述N型源区207的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区211的P型离子掺杂浓度为1018/cm3数量级。
作为示例，所述N型源区207呈长条形延伸，所述源区接触窗口210沿所述N型源区207的延伸方向间隔排布。
作为示例，所述第一栅单元2061及所述第二栅单元2062之间的所述N型阱区203中还形成有STI隔离区或LOCOS隔离区205。
作为示例，所述第一栅单元2061及所述第二栅单元2062之间的所述N型阱区203中还形成N型漂移区208，所述N型漂移区208包围所述STI隔离区或LOCOS隔离区205，所述N型漂移区208的掺杂浓度为1e16～1e17/cm3。
作为示例，所述P型基底201可以为P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3，所述N型阱区203的掺杂浓度为1e15～1e16/cm3，且所述N型阱区203的掺杂浓度大于所述 P型基底201的掺杂浓度所述P型阱区204的掺杂浓度为1e17～1e18/cm3。
当然，在其它的实施例中，当然，在其它的实施例中，所述P型基底201也可以包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区203形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为1e17～1e18/cm3。
如上所述，本发明的半导体开关器件及其制作方法，具有以下有益效果：
1)本发明在制作栅极结构后，在不需要制作掩膜下通过全面离子注入形成N型源区，节省了一次掩膜的制作，在制作表面保护介质层后，在介质层中形成源区接触窗口，并以所述介质层为掩膜进行P型离子注入形成P型接触区，相比于现有技术来说，又节省了一次掩膜的制作，大大提高工艺效率，降低工艺成本。
2)本发明将所述源区接触窗口仅显露所述N型源区的中部区域，将所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区后，所述P型接触区的两侧均保留有部分所述N型源区，可以有效降低器件的导通电阻，提高器件的驱动电流。
3)本发明在N型源区的下部形成P型导电区，可以有效降低P型阱区-N型阱区-P型阱区-N型源区路径上的电阻，从而降低该路径上的电压，可以有效避免由于该路径电压过高而导致半导体开关器件的lachtup效应(闩锁效应)的产生。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种半导体开关器件的制作方法，其特征在于，所述制作方法包括步骤：
1）提供一P型基底；
2）于所述P型基底中形成N型阱区；
3）于所述N型阱区中形成间隔排列的P型阱区及在P型阱区之间的N型漂移区；
4）制作栅极结构，所述栅极结构包括间隔且横跨于所述N型阱区及P型阱区之间的第一栅单元及第二栅单元；
5）以所述栅极结构为掩膜进行N型离子注入，以于所述P型阱区中形成N型源区；
6）于所述栅极结构的侧面制作侧墙结构，然后以所述栅极结构及所述侧墙结构为掩膜进行P型离子注入，以于所述N型源区的下部形成P型导电区，所述P型导电区的宽度小于所述N型源区的宽度；
7）于器件表面形成介质层，于所述介质层中形成源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，以所述介质层为掩膜，基于所述源区接触窗口进行P型离子注入，使得显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区与所述P型导电区相连，所述P型接触区的两侧均保留有部分所述N型源区；
8）于所述源区接触窗口中填充导电材料以形成源区电极。
2.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：步骤6）中，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～1:1之间。
3.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：步骤6）中形成所述P型导电区的P型离子注入的剂量大于步骤5）中形成所述N型源区的N型离子注入的剂量，其中，步骤6）中形成所述P型导电区的P型离子注入的剂量不小于5e15/cm2。
4.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：步骤6）中形成所述P型接触区的P型离子注入的剂量大于步骤5）中形成所述N型源区的N型离子注入的剂量，其中，步骤5）中形成所述N型源区的N型离子注入的剂量为1015/cm2数量级，步骤6）中形成所述P型接触区的P型离子注入的剂量为1016/cm2数量级。
5.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：所述N型源区呈长条形延伸，所述源区接触窗口沿所述N型源区的延伸方向间隔排布。
6.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：步骤1）还包括于所述P型基底中形成STI隔离区或LOCOS隔离区的步骤，所述STI隔离区或LOCOS隔离区位于后续制作的第一栅单元及第二栅单元之间。
7.根据权利要求6所述的半导体开关器件的制作方法，其特征在于：所述N型漂移区包围所述STI隔离区或LOCOS隔离区。
8.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：所述P型基底包括P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3，所述N型阱区的掺杂浓度为1e15～1e16/cm3，且所述N型阱区的掺杂浓度大于所述P型衬底的掺杂浓度，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
9.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：所述P型基底包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为1e17～1e18/cm3。
10.一种半导体开关器件，其特征在于：包括：
P型基底；
N型阱区，形成于所述P型基底中；
P型阱区，间隔排列形成于所述N型阱区中；
N型漂移区, 间隔排列形成于所述P型阱区之间；
栅极结构，所述栅极结构包括间隔且横跨于所述N型阱区及P型阱区之间的第一栅单元及第二栅单元；
N型源区，形成于所述第一栅单元及所述第二栅单元外侧的所述P型阱区中；
侧墙结构，位于所述栅极结构的侧面；
P型导电区，形成于所述N型源区的下部，所述P型导电区的宽度小于所述N型源区的宽度；
介质层，覆盖于器件表面，所述介质层中形成有源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区与所述P型导电区相连，所述P型接触区的两侧均保留有部分所述N型源区；以及
导电材料，填充于所述源区接触窗口中以形成源区电极。
11.根据权利要求10所述的半导体开关器件，其特征在于：所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～1:1之间。
12.根据权利要求10所述的半导体开关器件，其特征在于：所述P型导电区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度，其中，所述P型导电区的P型离子掺杂浓度不小于5e17/cm3。
13.根据权利要求10所述的半导体开关器件，其特征在于：所述P型接触区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度，其中，所述N型源区的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区的P型离子掺杂浓度为1018/cm3数量级。
14.根据权利要求10所述的半导体开关器件，其特征在于：所述N型源区呈长条形延伸，所述源区接触窗口沿所述N型源区的延伸方向间隔排布。
15.根据权利要求10所述的半导体开关器件，其特征在于：所述第一栅单元及所述第二栅单元之间的所述N型阱区中还形成有STI隔离区或LOCOS隔离区。
16.根据权利要求15所述的半导体开关器件，其特征在于：所述N型漂移区包围所述STI隔离区或LOCOS隔离区，所述N型漂移区的掺杂浓度为1e16～1e17/cm3。
17.根据权利要求10所述的半导体开关器件，其特征在于：所述P型基底包括P型衬底，所述P型衬底的掺杂浓度为1e15～1e16/cm3，所述N型阱区的掺杂浓度为1e15～1e16/cm3，且所述N型阱区的掺杂浓度大于所述P型衬底的掺杂浓度，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
18.根据权利要求10所述的半导体开关器件，其特征在于：所述P型基底包括P型衬底以及形成于所述P型衬底上的P型外延层，所述N型阱区形成于所述P型外延层中，且所述P型衬底的掺杂浓度大于所述P型外延层的掺杂浓度，其中，所述P型外延层的掺杂浓度为1e15～1e16/cm3，所述P型衬底的掺杂浓度为1e17～1e18/cm3。
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