CN110858543B - 一种半导体开关器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 8
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 14
- 229910052744 lithium Inorganic materials 0.000 description 14
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 9
- 229910001416 lithium ion Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 4
- OJIJEKBXJYRIBZ-UHFFFAOYSA-N cadmium nickel Chemical compound [Ni].[Cd] OJIJEKBXJYRIBZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001690 polydopamine Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007086 side reaction Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种半导体开关器件及其制作方法，包括：P型基底、N型漂移区、P型阱区、栅极结构、N型漏区、N型源区、介质层及漏区电极，所述N型漏区形成于所述第一栅单元及所述第二栅单元外侧的所述N型漂移区中，所述N型源区形成于所述第一栅单元及所述第二栅单元之间的所述P型阱区中。本发明在的MOS器件的电流路径为N型漏区‑N型漂移区‑P型阱区‑N型漂移区‑N型漏区，电流路径中只有NPN结构，避免了原有MOS器件中PNPN结构，可以有效避免Latchup（闩锁效应）发生，同时，本发明可以有效降低器件的导通电阻，提高器件的驱动电流。
Description
技术领域
本发明涉及属于集成电路设计制造领域，特别是涉及一种半导体开关器件及其制作方法。
背景技术
随着科技进步与社会发展，如手机、笔记本电脑、MP3播放器、PDA、掌上游戏机、数码摄像机等便携式设备已越来越普及，这类产品中有许多是采用锂离子电池供电，锂电池分为一次电池和二次电池两类，目前在部分耗电量较低的便携式电子产品中主要使用不可充电的一次锂电池，而在笔记本电脑、手机、PDA、数码相机等耗电量较大的电子产品中则使用可充电的二次电池，即锂离子电池。
与镍镉和镍氢电池相比，锂离子电池具备以下几个优点：1)电压高，单节锂离子电池的电压可达到3.6V，远高于镍镉和镍氢电池的1.2V电压。2)容量密度大，其容量密度是镍氢电池或镍镉电池的1.5-2.5倍。3)荷电保持能力强(即自放电小)，在放置很长时间后其容量损失也很小。4)寿命长，正常使用其循环寿命可达到500次以上。5)没有记忆效应，在充电前不必将剩余电量放空，使用方便。
由于锂离子电池的化学特性，在正常使用过程中，其内部进行电能与化学能相互转化的化学正反应，但在某些条件下，如对其过充电、过放电和过电流将会导致电池内部发生化学副反应,该副反应加剧后，会严重影响电池的性能与使用寿命，并可能产生大量气体，使电池内部压力迅速增大后爆炸而导致安全问题，因此所有的锂离子电池都需要一个保护电路，用于对电池的充、放电状态进行有效监测，并在某些条件下关断充、放电回路以防止对电池发生损害。
一个典型的锂离子电池保护电路原理图如图1a所示，该保护回路由两个MOSFET(M1、M2)和一个控制IC外加一些阻容元件构成。控制IC负责监测电池电压与回路电流，并控制两个MOSFET的栅极，MOSFET在电路中起开关作用，分别控制着充电回路与放电回路的导通与关断，C1为延时电容，该电路具有过充电保护、过放电保护、过电流保护与短路保护功能，其工作原理分析如下：
1)在正常状态下电路中控制IC的“OC”与“OD”脚都输出高电压，两个MOS管M1、M2都处于导通状态，电池可以自由地进行充电和放电，由于MOS管的导通阻抗很小，因此其导通电阻对电路的性能影响很小。此状态下保护电路的消耗电流为μA级。
2)充电时，充电器输出电压接在VBAT+和VBAT-之间，电流从VBAT+到单体电池，再经过充、放电控制MOS管到VBAT-。在充电过程中，当单体锂电池的电压超过预定电压，如4.35V时，控制IC的OC脚输出信号使充电控制MOS管M2关断，锂电池立即停止充电，从而防止锂电池因过充电而损坏。在放电过程中，当单体锂电池的电压降到2.30V时，控制IC的OD脚输出信号使放电控制MOS管M1关断，锂电池立即停止放电，从而防止锂电池因过放而损坏。控制IC的CSI脚为电流检测脚，输出短路时，充、放电控制MOS管M1、M2的导通压降剧增，CSI脚电压迅速升高，控制IC输出信号使充、放电控制MOS管M1、M2迅速关断，从而实现过流或短路保护。
除了控制IC外，电路中还有一个重要元件，就是MOS管M1、M2，它在电路中起着开关的作用，由于它直接串接在电池与外部负载之间，因此它的导通阻抗对电池的性能有影响，当选用的MOS管M1、M2较好时，其导通阻抗很小，电池包的内阻就小，带载能力也强，在放电时其消耗的电能也少。
锂电保护的两个MOS管M1、M2，目前主流技术都是利用Trench VDMOS(沟槽式垂直双扩散金属氧化物半导体场效应管)来实现。VDMOS的优点是沟道密度大，可以有效降低沟道电阻。锂电保护VDMOS需要对源极进行引出，为了保证源极的电流引出，需要在N型源区中先形成P型接触区，现有的N型源区和P型接触区的制作通常包括以下步骤：1)制作第一栅结构101；2)制作第一次掩膜层(该第一次掩膜层遮蔽图示中的103区域)，并进行N型离子注入形成N型源区102；3)制作第二次掩膜层(该第二次掩膜层遮蔽图示中102区域)，并进行P型离子注入形成P型接触区103，以形成交替排列的N型源区102及P型接触区103，如图1b所示。
上述的锂电保护VDMOS有以下缺点：
第一，需要制作至少两次掩膜层才能形成N型源区102及P型接触区103，增加了工艺难度以及工艺成本。
第二，P型接触区103占用的整个N型源区102的宽度，使得在器件导通的过程中，P型接触区103的区域内不能通电流，增加了器件的导通内阻，降低了驱动电流。
更重要的是，现有的锂电保护VDMOS存在较为严重的lachtup效应，即闩锁效应，它是由寄生晶体管引起的，该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。
基于以上所述，提供一种能够有效降低工艺成本，且有效降低器件的导通内阻，提高器件驱动电流并且能有效防止闩锁效应的半导体开关器件及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体开关器件及其制作方法，用于解决现有技术中锂电保护的MOS管的漂移区内阻较大以及面积较大、以及lachtup效应较为严重的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体开关器件的制作方法，所述制作方法包括步骤：1)提供一P型基底；2)于所述P型基底中形成间隔排列的N型漂移区，在所述N型漂移区之间形成P型阱区；3)制作栅极结构，所述栅极结构包括间隔且横跨于所述N型漂移区及P型阱区之间的第一栅单元及第二栅单元；4)以所述栅极结构为掩膜进行N型离子注入，以于所述N型漂移区中形成N型漏区，同时于所述N型漂移区之间的所述P型阱区中形成N型源区；5)于器件表面形成介质层，于所述介质层中形成源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，以所述介质层为掩膜，基于所述源区接触窗口进行P型离子注入，使得显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区；6)于所述介质层中形成漏区接触窗口，于所述漏区接触窗口中填充导电材料以形成漏区电极。
优选地，步骤5)中，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～1:1之间。
优选地，步骤5)中形成所述P型接触区的P型离子注入的剂量大于步骤4)中所述N型离子注入的剂量。
优选地，步骤4)中形成所述N型源区的N型离子注入的剂量为1015/cm2数量级，步骤5)中形成所述P型接触区的P型离子注入的剂量为1016/cm2数量级。
优选地，所述N型源区呈长条形延伸，所述源区接触窗口沿所述N型源区的延伸方向间隔排布。
优选地，所述P型基底的掺杂浓度为1e15～1e16/cm3，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
本发明还提供一种半导体开关器件，包括：P型基底；N型漂移区，间隔排列形成于所述P型基底中；P型阱区，形成于所述N型漂移区之间的所述P型基底中；栅极结构，所述栅极结构包括间隔且横跨于所述N型漂移区及P型阱区之间的第一栅单元及第二栅单元；N型漏区，形成于所述第一栅单元及所述第二栅单元外侧的所述N型漂移区中；N型源区，形成于所述第一栅单元及所述第二栅单元之间的所述P型阱区中，所述N型源区的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区；介质层，覆盖于器件表面，所述介质层中形成有漏区接触窗口；以及导电材料，填充于所述漏区接触窗口中以形成漏区电极。
优选地，所述P型接触区的宽度与所述N型源区的宽度比介于0.4:1～1:1之间。
优选地，所述P型接触区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度。
优选地，所述N型源区的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区的P型离子掺杂浓度为1018/cm3数量级。
优选地，所述N型源区呈长条形延伸，所述P型接触区沿所述N型源区的延伸方向间隔排布。
优选地，所述P型基底的掺杂浓度为1e15～1e16/cm3，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
如上所述，本发明的半导体开关器件及其制作方法，具有以下有益效果：
1)本发明将所述源区接触窗口仅显露所述N型源区的中部区域，将所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区后，所述P型接触区的两侧均保留有部分所述N型源区，可以有效降低器件的导通电阻，提高器件的驱动电流。
2)本发明在的MOS器件的电流路径为N型漏区-N型漂移区-P型阱区-N型漂移区-N型漏区，电流路径中只有NPN结构，避免了原有MOS器件中PNPN结构，可以有效避免Latchup(闩锁效应)发生。
附图说明
图1a显示为一个典型的锂离子电池保护电路原理图。
图1b显示为现有的一种半导体开关器件的N型源区及P型接触区的排布方式示意图。
图2～图9显示为本发明的半导体开关器件的制作方法各步骤所呈现的结构示意图。
图10显示为本发明的半导体开关器件应用于锂离子电池保护电路的原理图。
元件标号说明
201 P型基底
202 N型漂移区
203 P型阱区
204 栅极结构
2041 第一栅单元
2042 第二栅单元
205 N型漏区
206 N型源区
207 介质层
208 漏区接触窗口
209 源区接触窗口
210 P型接触区
211 漏区电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图10所示，本实施例提供一种半导体开关器件的制作方法，所述制作方法包括步骤：
如图2所示，首先进行步骤1)，提供一P型基底201，所述P型基底201的掺杂浓度为1e15～1e16/cm3。
如图3所示，然后进行步骤2)，于所述P型基底201中形成间隔排列的N型漂移区202，在所述N型漂移区202之间形成P型阱区203。
具体地，采用无掩膜的离子注入的方式于所述P型基底201中形成N型漂移区202，所述N型漂移区202的掺杂浓度为1e16～1e17/cm3，然后，通过制作掩膜，然后采用离子注入的方式于所述N型漂移区202中形成P型阱区203，所述P型阱区203的掺杂浓度为1e17～1e18/cm3，且所述P型阱区203的掺杂浓度大于所述P型基底201的掺杂浓度。
如图4所示，然后进行步骤3)，制作栅极结构204，所述栅极结构204包括间隔且横跨于所述P型阱区203及N型漂移区202之间的第一栅单元2041及第二栅单元2042。
作为示例，先沉积二氧化硅层作为栅介质层207，然后沉积多晶硅作为栅极材料，接着采用光刻-刻蚀的方法刻蚀所述多晶硅及所述二氧化硅层，以形成栅极结构204，所述栅极结构204包括所述P型阱区203及N型漂移区202之间的第一栅单元2041及第二栅单元2042。
如图5所示，接着进行步骤4)，以所述栅极结构204为掩膜进行N型离子注入，以于所述N型漂移区202中形成N型漏区205，所述N型漏区205分别位于所述第一栅单元2041及所述第二栅单元2042的外侧，同时于所述N型漂移区202之间的所述P型阱区203中形成N型源区206。
具体地，在不需要额外制作掩膜的情况下，以所述栅极结构204为掩膜，进行N型离子注入，以于所述所述N型漂移区202中形成N型漏区205，同时于所述N型漂移区202之间的所述P型阱区203中形成N型源区206,其中，形成所述N型漏区205的N型离子注入的剂量为1015/cm2数量级，所述N型漏区205的掺杂浓度为1e16～1e17/cm3。
如图6～图8所示所示，其中，图7a显示为图7b中的A-A’处的截面结构示意图，然后进行步骤5)，于器件表面形成介质层207，于所述介质层207中形成源区接触窗口209，所述源区接触窗口209显露所述N型源区206的中部区域，以所述介质层207为掩膜，基于所述源区接触窗口209进行P型离子注入，使得显露的所述N型源区206的中部区域反型形成P型接触区210，所述P型接触区210的两侧均保留有部分所述N型源区206。
具体地，采用化学气相沉积法于器件表面形成二氧化硅层，作为介质层207，然后制作掩膜图形并对所述介质层207进行刻蚀，于所述介质层207中形成源区接触窗口209，其中，步骤5)中形成所述P型接触区210的P型离子注入的剂量大于步骤4)中形成所述N型源区206的N型离子注入的剂量，例如，步骤4)中形成所述N型源区206的N型离子注入的剂量为1015/cm2数量级，步骤5)中形成所述P型接触区210的P型离子注入的剂量为1016/cm2数量级。
所述N型源区206呈长条形延伸，所述源区接触窗口209沿所述N型源区206的延伸方向间隔排布。
所述源区接触窗口209的宽度与所述N型源区206的宽度比介于0.4:1～1:1之间，优选地，所述源区接触窗口209的宽度与所述N型源区206的宽度比介于0.4:1～0.8:1之间，使得在P离子注入形成P型接触区210后，所述N型源区206保留的部分宽度可以达到原N型源区205整体宽度的20％～60％。本发明将所述源区接触窗口209显露的所述N型源区206的中部区域反型形成P型接触区210后，所述P型接触区210的两侧均保留有部分所述N型源区206，可以有效降低器件的导通电阻，提高器件的驱动电流。
如图9所示，然后进行步骤6)，于所述介质层207中形成漏区接触窗口208，于所述漏区接触窗口208中填充导电材料以形成漏区电极211。
作为示例，于所述漏区接触窗口208中填充导电材料后，进行退火使所述导电材料与P型接触区210及N型漏区205反应形成金属硅化物，以降低接触电阻。
如图9所示，本实施例还提供一种半导体开关器件，包括：P型基底201；N型漂移区202，间隔排列形成于所述P型基底201中；P型阱区203，形成于所述N型漂移区202之间的所述P型基底201中；栅极结构204，所述栅极结构204包括间隔且横跨于所述N型漂移区202及P型阱区203之间的第一栅单元2041及第二栅单元2042；N型漏区205，形成于所述第一栅单元2041及所述第二栅单元2042外侧的所述N型漂移区202中；N型源区206，形成于所述第一栅单元2041及所述第二栅单元2042之间的所述P型阱区203中，所述N型源区206的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区206；介质层207，覆盖于器件表面，所述介质层207中形成有漏区接触窗口208，以及导电材料，填充于所述漏区接触窗口208中以形成漏区电极211。
所述源区接触窗口209的宽度与所述N型源区206的宽度比介于0.4:1～1:1之间，优选地，所述源区接触窗口209的宽度与所述N型源区206的宽度比介于0.4:1～0.8:1之间，使得在P离子注入形成P型接触区210后，所述N型源区206保留的部分宽度可以达到原N型源区205整体宽度的20％～60％。本发明将所述源区接触窗口209显露的所述N型源区206的中部区域反型形成P型接触区210后，所述P型接触区210的两侧均保留有部分所述N型源区206，可以有效降低器件的导通电阻，提高器件的驱动电流。
作为示例，所述P型接触区210的P型离子掺杂浓度大于所述N型源区206的N型离子掺杂浓度。
作为示例，所述N型源区206的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区210的P型离子掺杂浓度为1018/cm3数量级。
作为示例，所述N型源区206呈长条形延伸，所述源区接触窗口209沿所述N型源区206的延伸方向间隔排布。
作为示例，所述P型基底201的掺杂浓度为1e15～1e16/cm3，所述P型阱区203的掺杂浓度为1e17～1e18/cm3。
本实施例的半导体开关器件应用于锂电保护电路中的连接关系如图10所示，其中，本实施例所制作的两个MOS管M1和M2，其源区为M1和M2的共用源区，MOS管M1的漏极通过电阻R2连接控制IC的CSI端，栅极连接控制IC的OD端，MOS管M2的漏极连接锂电池以及控制IC的Vss端，栅极连接控制IC的OC端，上述连接关系和引脚可以通过本发明的半导体开关器件的内部走线实现，在避免Latchup(闩锁效应)的同时，实现锂电保护功能。
如上所述，本发明的半导体开关器件及其制作方法，具有以下有益效果：
1)本发明将所述源区接触窗口仅显露所述N型源区的中部区域，将所述源区接触窗口显露的所述N型源区的中部区域反型形成P型接触区后，所述P型接触区的两侧均保留有部分所述N型源区，可以有效降低器件的导通电阻，提高器件的驱动电流。
2)本发明在的MOS器件的电流路径为N型漏区-N型漂移区-P型阱区-N型漂移区-N型漏区，电流路径中只有NPN结构，避免了原有MOS器件中PNPN结构，可以有效避免Latchup(闩锁效应)发生。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种半导体开关器件的制作方法，其特征在于，所述制作方法包括步骤：
1)提供一P型基底；
2)于所述P型基底中形成间隔排列的N型漂移区，在所述N型漂移区之间形成P型阱区；
3)制作栅极结构，所述栅极结构包括间隔且横跨于所述N型漂移区及P型阱区之间的第一栅单元及第二栅单元；
4)以所述栅极结构为掩膜进行N型离子注入，以于所述N型漂移区中形成N型漏区，同时于所述N型漂移区之间的所述P型阱区中形成N型源区，所述N型源区呈长条形延伸，其中MOS器件的电流路径为N型漏区-N型漂移区-P型阱区-N型漂移区-N型漏区；
5)于器件表面形成介质层，于所述介质层中形成源区接触窗口，所述源区接触窗口显露所述N型源区的中部区域，以所述介质层为掩膜，基于所述源区接触窗口进行P型离子注入，使得显露的所述N型源区的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区，所述P型接触区沿所述N型源区的延伸方向间隔排布，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～0.8:1之间；
6)于所述介质层中形成漏区接触窗口，于所述漏区接触窗口中填充导电材料以形成漏区电极。
2.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：步骤5)中形成所述P型接触区的P型离子注入的剂量大于步骤4)中所述N型离子注入的剂量。
3.根据权利要求2所述的半导体开关器件的制作方法，其特征在于：步骤4)中形成所述N型源区的N型离子注入的剂量为1015/cm2数量级，步骤5)中形成所述P型接触区的P型离子注入的剂量为1016/cm2数量级。
4.根据权利要求1所述的半导体开关器件的制作方法，其特征在于：所述P型基底的掺杂浓度为1e15～1e16/cm3，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
5.一种半导体开关器件，其特征在于：包括：
P型基底；
N型漂移区，间隔排列形成于所述P型基底中；
P型阱区，形成于所述N型漂移区之间的所述P型基底中；
栅极结构，所述栅极结构包括间隔且横跨于所述N型漂移区及P型阱区之间的第一栅单元及第二栅单元；
N型漏区，形成于所述第一栅单元及所述第二栅单元外侧的所述N型漂移区中；
N型源区，形成于所述第一栅单元及所述第二栅单元之间的所述P型阱区中，所述N型源区的中部区域反型形成P型接触区，所述P型接触区的两侧均保留有部分所述N型源区，所述N型源区呈长条形延伸，所述P型接触区沿所述N型源区的延伸方向间隔排布，其中MOS器件的电流路径为N型漏区-N型漂移区-P型阱区-N型漂移区-N型漏区；
介质层，覆盖于器件表面，所述介质层中形成有源区接触窗口和漏区接触窗口，所述源区接触窗口的宽度与所述N型源区的宽度比介于0.4:1～0.8:1之间；以及
导电材料，填充于所述漏区接触窗口中以形成漏区电极。
6.根据权利要求5所述的半导体开关器件，其特征在于：所述P型接触区的P型离子掺杂浓度大于所述N型源区的N型离子掺杂浓度。
7.根据权利要求6所述的半导体开关器件，其特征在于：所述N型源区的N型离子掺杂浓度为1017/cm3数量级，所述P型接触区的P型离子掺杂浓度为1018/cm3数量级。
8.根据权利要求5所述的半导体开关器件，其特征在于：所述P型基底的掺杂浓度为1e15～1e16/cm3，所述P型阱区的掺杂浓度为1e17～1e18/cm3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810958414.3A CN110858543B (zh) | 2018-08-22 | 2018-08-22 | 一种半导体开关器件及其制作方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810958414.3A CN110858543B (zh) | 2018-08-22 | 2018-08-22 | 一种半导体开关器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110858543A CN110858543A (zh) | 2020-03-03 |
| CN110858543B true CN110858543B (zh) | 2023-10-27 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810958414.3A Active CN110858543B (zh) | 2018-08-22 | 2018-08-22 | 一种半导体开关器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110858543B (zh) |
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| CN102931234A (zh) * | 2011-08-10 | 2013-02-13 | 无锡华润上华半导体有限公司 | Ldmos器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136352B2 (en) * | 2009-07-31 | 2015-09-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
-
2018
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| Publication number | Publication date |
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| CN110858543A (zh) | 2020-03-03 |
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