CN102931234A - Ldmos器件及其制造方法 - Google Patents

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Abstract

本发明实施例公开了一种LDMOS器件及其制造方法，该器件包括：基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；位于所述掺杂区表面内的漏区，所述漏区边缘与所述漂移区边缘具有一定距离。本发明改变了增加了漏区边缘与漂移区边缘的距离，从而增大了漏区边缘与漂移区边缘之间的电阻，增大了漏区边缘与漂移区边缘之间的电流的流通路径，也就提高了器件的维持电压，因此当发生ESD现象时，所述漏区与所述漂移区间的电流不再集中，从而使器件的发热量减小，即可避免烧坏器件，从而提高LDMOS器件对ESD的耐受能力。

Description

LDMOS器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种LDMOS器件及其制造方法。
背景技术
静电放电(ESD)是日常生活中普遍存在的自然现象，静电放电过程可在短时间内产生大电流，如发生在人体上的静电放电现象(简称HBM)，通常发生在几百个纳秒内，最大的电流峰值能达到几个安培，而在其它一些模型，如CDM(充电器件模型)、MM(机器模型)中，静电放电发生的时间更短，产生的电流更大，如此大的电流在短时间内通过集成电路，产生的功耗会严重超过电路本身能够承受的最大值，从而对集成电路产生严重的物理损伤，严重时会导致集成电路失效。
为了避免静电放电过程对集成电路造成的严重影响，实际应用中主要从环境和电路本身两方面来解决该问题。在环境方面，主要是减少静电的产生和及时消除静电，如使用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；电路方面主要是增加集成电路本身的静电放电耐受能力，如增加额外的静电保护器件或电路，来保护集成电路内部不被静电放电损害。
作为静电保护器件的低压器件，现有技术中可通过增大器件漏端的金属接触部位与周边场氧之间的距离，来增加器件开通时的电阻，使器件在ESD过程中的维持电压升高，使更多并联的叉趾打开，从而使ESD过程产生的大电流得以疏导。
但是对于高压器件来说，其本身的工作电压很高，而维持电压很低，很难采用上述方法使高压器件的维持电压提高到抵抗ESD所需要的程度，因此，上述方法随着器件工作电压的提高变得不再有效。
LDMOS(横向双扩散金属氧化物半导体场效应管，Lateral Double-diffuseMOS)器件是现有ESD保护器件中常用到的器件，尤其是在高压工艺中，但是在ESD过程产生的大电流应力的条件下，LDMOS器件却很容易损坏，在高压工艺中更是如此。
现有技术中为了提高LDMOS器件的抗ESD能力，通常是增大LDMOS器件的面积，也就是在多指结构中，增加LDMOS器件的条数，但是由于LDMOS器件本身的维持电压很低，采用这种方法的效果也不是很理想。
因此，如何在高压工艺中，提高LDMOS器件的抗ESD能力，是目前亟需解决的问题。
发明内容
本发明实施例提供了一种LDMOS器件及其制造方法，提高LDMOS器件的抗ESD能力。
为实现上述目的，本发明实施例提供了如下技术方案：
一种LDMOS器件，包括：
基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；
位于所述掺杂区表面内的漏区，所述漏区边缘与所述漂移区边缘具有一定距离。
优选的，所述漏区边缘与所述漂移区边缘的距离越大，所述漏区与所述漂移区间的电阻越大，在所述漏区与所述漂移区之间的电流的流通路径越宽。
优选的，所述LDMOS器件的面积大于常规LDMOS器件的面积。
优选的，所述漂移区的掺杂浓度小于所述漏区的掺杂浓度，大于所述第一阱区和第二阱区的掺杂浓度。
优选的，所述漏区边缘与所述漂移区边缘的最小距离Lmin为，所述LDMOS器件的ESD耐受能力为1.9kv时的所述漏区边缘与所述漂移区边缘的距离。
优选的，所述LDMOS器件的ESD耐受能力在2kv以上。
优选的，所述LDMOS器件为0.5μm工艺节点下，击穿电压为60v的LDMOS器件时，Lmin＝3μm。
优选的，所述LDMOS器件的所述漏区边缘与所述漂移区边缘的距离为Lmin～2*Lmin。
优选的，所述LDMOS器件还包括：
位于所述第一阱区和场氧表面上的栅区；
位于所述第一阱区表面内的源区。
本发明实施例还公开了一种LDMOS器件的制造方法，包括：
提供基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；
在所述掺杂区表面内形成漏区，所述漏区边缘与所述漂移区边缘具有一定距离。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例提供的LDMOS器件，改变了常规LDMOS器件的结构，增加了所述漏区边缘与所述漂移区边缘的距离，从而增大了漏区边缘与漂移区边缘之间的电阻，增大了漏区边缘与漂移区边缘之间的电流的流通路径，也就提高了器件的维持电压，即提高了器件的ESD耐受能力，因此当发生ESD现象时，所述漏区与所述漂移区间的电流不再集中，从而使器件的发热量减小，即可避免烧坏器件，从而提高LDMOS器件对ESD的耐受能力。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的LDMOS器件的剖面图；
图2为本发明实施例公开的LDMOS器件的剖面图；
图3-图7为本发明实施例公开的LDMOS器件制造方法的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，现有技术的LDMOS器件的抗静电能力较弱，在ESD产生的大电流应力作用下，很容易损坏。发明人研究发现，上述问题是由LDMOS器件自身的结构决定的，如图1所示，为常规LDMOS器件的结构图，以P型LDMOS器件为例，LDMOS器件包括以下结构：
位于高压P型阱区101表面内的N型阱区102，以调整作为ESD保护器件的一次击穿电压；
位于N型阱区102表面内的N型掺杂区(简称NG)103，掺杂区103是为调整器件导通态击穿电压而引入的结构；
位于N型掺杂区103表面内的N+漏区104，位于漏区104两侧的场氧(FieldOxide，FOX)105，位于场氧105下方的漂移区(简称NM)106，漂移区106中注入高浓度N型的离子，以降低器件的导通电阻，同时也是降低器件的表面电场而引入的RESURF(Reduced Surface Field)结构；
位于高压P型阱区101表面上的栅区107，位于高压P型阱区101表面内的N+源区108。图1中箭头所示方向为载流子的漂移方向，即由N+漏区104指向N+源区108的方向。
上述LDMOS器件结构中，由于N+漏区104与漂移区106之间的距离非常小，加之漂移区106的掺杂浓度很高，所以在ESD产生时，很容易在N+漏区104与漂移区106的界面发生严重的电流集中现象，从而导致器件损坏，使得LDMOS器件对ESD的耐受能力较低，这种现象在高压工艺中尤为明显。
究其根本，电流在N+漏区104与漂移区106的界面集中的原因是，由于N+漏区104与漂移区106的掺杂浓度都很高，电阻就比较小，从而电流就很容易在这些区域聚集。
基于以上原因，发明人考虑，若是增大N+漏区104与漂移区106之间的电阻，使电流的流通路径变宽，也就是使电流变得不再集中，从而使器件的发热量减小，即可避免烧坏器件，从而提高LDMOS器件对ESD的耐受能力。
下面以P型LDMOS器件对本发明的上述思想进行详细说明。
本发明实施例提供了一种LDMOS器件，其剖面图如图2所示，具体的，该LDMOS器件包括：
基底，所述基底包括第一阱区201、位于所述第一阱区201表面内的第二阱区202、位于所述第二阱区202表面内的掺杂区203、位于所述掺杂区203周边的场氧204以及位于所述场氧下方的漂移区205；
需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。
位于所述掺杂区203表面内的漏区206，所述漏区206边缘与所述漂移区205边缘具有一定距离，所述距离如图2中标号L所示。
所述漏区206边缘与所述漂移区205边缘的距离越大，所述漏区206与所述漂移区205间的电阻越大，在所述漏区206与所述漂移区205之间的电流的流通路径越宽，从而使ESD现象发生时，漏区206与漂移区205之间的电流变得分散，使ESD过程产生的大电流得以疏导。
本实施例中所述第二阱区202的作用是调整作为ESD保护器件的一次击穿电压；掺杂区203为调整器件导通态击穿电压而引入的结构；所述漂移区205内注入高浓度的杂质离子，可降低器件的导通电阻，同时也是为降低器件的表面电场而引入的RESURF(Reduced Surface Field)结构。
其中，所述漂移区205的掺杂类型与所述第二阱区202的掺杂类型相同，与所述第一阱区201的掺杂类型相反，并且所述漂移区205的掺杂浓度小于所述漏区的掺杂浓度，大于所述第一阱区和第二阱区的掺杂浓度。所述掺杂区203的掺杂类型与所述第二阱区202的掺杂类型相同。
另外，本实施例中的LDMOS器件还包括：
位于所述第一阱区201和场氧204表面上的栅区207；
位于所述第一阱区201表面内的源区208。
另外，本实施例的LDMOS器件的栅区207上表面具有栅极(图中未示出)，源区208的上表面具有源极(图中未示出)，漏区206的上表面具有漏极(图中未示出)。
本实施例中的栅区207至少包括栅氧化层和栅多晶硅层，一般情况下，还包括栅多晶硅层上表面的硅化物层，具体情况由器件本身结构而定，本实施例不做详细描述。
本发明实施例提供的LDMOS器件，改变了常规LDMOS器件的结构，增加了所述漏区边缘与所述漂移区边缘的距离，从而增大了漏区边缘与漂移区边缘之间的电阻，增大了漏区边缘与漂移区边缘之间的电流的流通路径，也就提高了器件的维持电压，即提高了器件的ESD耐受能力，因此当发生ESD现象时，所述漏区与所述漂移区间的电流不再集中，从而使器件的发热量减小，即可避免烧坏器件，从而提高LDMOS器件对ESD的耐受能力。
下面以P型LDMOS器件为例，对本实施例中的LDMOS器件的结构和掺杂情况进行说明。
P型LDMOS器件的第一阱区201为高压P型阱区，第二阱区202为N型掺杂阱区，具体掺杂浓度由器件要求承受的一次击穿电压而定；掺杂区203为N型掺杂，具体掺杂浓度由器件的表面电场情况而定；漏区206与漂移区205均为N型掺杂，且漏区206的掺杂浓度大于漂移区205的掺杂浓度，漂移区205的掺杂浓度大于第二阱区202的掺杂浓度；源区208为N型重掺杂区。
其中，若掺杂类型为N型，掺杂离子可为磷或其他五价元素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素，优选的，本实施例中的N型掺杂的杂质为磷，P型掺杂的杂质为硼。
需要说明的是，现有技术中的LDMOS器件的漏区与漂移区是直接相连的，即二者之间没有距离，而本实施例中将二者分开，即增大了漏区边缘与漂移区边缘的距离，但漏区的大小是可以不变的，因此，本实施例中的LDMOS器件的第一阱区201、第二阱区202、掺杂区203的注入宽度和注入面积均变大了，也就是说，该LDMOS器件的面积大于常规LDMOS器件的面积。
本实施例中的LDMOS器件的载流子漂移方向如图2中箭头所示，本实施例中所述的“距离”和“宽度”是指，在平行于基底平面内，沿载流子漂移方向的尺寸。
以上仅是以P型的LDMOS器件为例来说明本发明实施例的具体结构和掺杂类型等，而实质上，本发明所公开的LDMOS器件的结构同样适用于N型的LDMOS器件。
本发明实施例的主要思想是，通过将增大漏区206与漂移区205间的距离，以增大二者间的电阻，从而增大器件的维持电压，提高器件的ESD耐受能力，使二者之间的电流的流通路径变宽，即增大了ESD现象发生时的电流泄放通路，从而不至于因电流过于集中而导致烧坏器件。
一般情况下，将LDMOS器件的ESD耐受能力为1.9kv时，漏区边缘与所述漂移区边缘的距离L规定为最小距离Lmin，一般商业应用中，要求LDMOS器件的ESD耐受能力至少为2kv，这里所述的ESD耐受能力是指器件能够抵抗的ESD现象发生时产生的大电流所对应的电压的大小，一般情况下，器件的维持电压的越高，器件能够抵抗的ESD发生时产生的电压越高，即器件的ESD耐受能力越高，也就是说，器件的维持电压越大，对ESD的抵抗能力越强。
常规的LDMOS器件间因为维持电压过小，因此对ESD的耐受能力基本为零，本实施例中0.5μm工艺节点下，击穿电压为60v的LDMOS器件，Lmin＝3μm。下表是当该LDMOS器件的漏区边缘与所述漂移区边缘的距离不同时，器件的传输线路脉冲TLP与ESD耐受能力的变化。
  L   TLP(A)   ESD耐受能力(kV)
  Lmin   1.27   1.9
  1.5×Lmin   1.54   2.31
  2×Lmin   1.79   2.69
从上表可以看出，L越大，器件的ESD耐受能力越强，当L为1.5倍的Lmin或者更大时，即可满足一般商业要求，因此，本实施例中的LDMOS器件的所述漏区边缘与所述漂移区边缘的距离为Lmin～2*Lmin，优选为1.5*Lmin。
不同的器件漏区206与漂移区205间的距离也不同，以上仅以0.5μm工艺节点下，击穿电压为60v的LDMOS器件为例来说明本实施例的效果，对于其它工艺节点或其它击穿电压下的Lmin的大小可根据器件的具体情况而定。
以上所述的“第一阱区层表面内”是指由第一阱区201表面向下延伸的一定深度的区域，该区域属于第一阱区201的一部分；所述“第一阱区201表面上”是指由第一阱区201表面向上的区域，该区域不属于第一阱区201本身，其它描述所表示的意思也可以此类推。
上述实施例描述了本发明公开的LDMOS器件的具体结构，以下实施例将对其制造方法进行详细说明。
本实施例公开的LDMOS器件的制造方法各步骤的剖面图如图3-图7所示，本实施例仅以P型LDMOS器件为例进行说明，该方法包括以下步骤：
如图3和图6所示，提供基底，所述基底包括第一阱区301、位于所述第一阱区301表面内的第二阱区302、位于所述第二阱区302表面内的掺杂区303、位于所述掺杂区303周边的场氧304以及位于所述场氧304下方的漂移区305；
具体的，如图3所示，先采用光刻工艺中第一阱区301表面上形成第二阱区302的光刻胶图案，之后以该光刻胶图案(图中未示出)为掩膜采用离子注入的方式形成第二阱区302，之后再经过一系列的化学湿法清洗过程去除第一阱区301上的光刻胶，，本实施例中所述第一阱区301为高压P阱区，第二阱区302为N型阱区。
形成第一阱区301和第二阱区302之后，参见图4，可采用光刻工艺和离子注入工艺，在第二阱区302和第一阱区301的交界处形成N型漂移区303，之后采用热氧化工艺在所述第一阱区301表面上形成场氧化层，所述场氧化层至少包括氧化硅，之后采用光刻工艺和刻蚀工艺去除掉多余的场氧化层材料，在漂移区303上方形成场氧304，也可以采用其它方法形成，这里不再详细描述；
参见图5，在所述第一阱区301和所述场氧304上形成栅区305，所述栅区305至少包括栅多晶硅层，本发明其他实施例中，所述栅区305还可以包括掺杂多晶硅、或者由多晶硅和多晶硅上的金属硅化物组成的叠层。其中，形成栅区305的方法可为，在场氧化层304上淀积多晶硅层(图中未示出)，采用光刻工艺在该多晶硅层表面上形成具有栅区图案的光刻胶层图案，之后以具有栅区图案的光刻胶层(图中未示出)为掩膜，采用干法刻蚀的方式形成栅区305，其中多晶硅层可采用化学气相淀积、物理气相淀积或其它方式形成，本实施例不做具体限定；
如图6所示，可采用光刻工艺和离子注入工艺，在第二阱区302表面内形成N型掺杂区306，离子注入之后可采用退火工艺推阱，激活注入的离子。
之后，如图7所示，在所述掺杂区306表面内形成漏区307，在第一阱区301表面内形成源区308，所述漏区307边缘与所述漂移区303边缘具有一定距离。
具体过程为，先在第一阱区301表面上上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和第一阱区301之间形成抗反射层(图中未示出)，以减少不必要的反射；之后采用具有源区和漏区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成源区和漏区图案，之后以具有源区和漏区图案的光刻胶层为掩膜，采用离子注入的方式形成漏区307和源区308。
本实施例中的具有源区和漏区图形的掩膜版与现有技术中的掩膜版不同，该掩膜版上的漏区边缘与场氧区边缘具有一定距离，从而使得形成的漏区307的边缘与漂移区303的边缘具有一定距离。
之后，本实施例的方法还包括，在栅区305上形成栅极(图中未示出)，在源区308上形成源极(图中未示出)，在漏区307上形成漏极(图中未示出)。
本实施例只是通过改变源区和漏区形成时的掩膜版，即可改变LDMOS器件的结构，本实施例在不增加成本的情况下，提高了LDMOS器件的抗ESD能力。
以上所述实施例，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种LDMOS器件，其特征在于，包括：
基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；
位于所述掺杂区表面内的漏区，所述漏区边缘与所述漂移区边缘具有一定距离。
2.根据权利要求1所述的LDMOS器件，其特征在于，所述漏区边缘与所述漂移区边缘的距离越大，所述漏区与所述漂移区间的电阻越大，在所述漏区与所述漂移区之间的电流的流通路径越宽。
3.根据权利要求2所述的LDMOS器件，其特征在于，所述LDMOS器件的面积大于常规LDMOS器件的面积。
4.根据权利要求3所述的LDMOS器件，其特征在于，所述漂移区的掺杂浓度小于所述漏区的掺杂浓度，大于所述第一阱区和第二阱区的掺杂浓度。
5.根据权利要求4所述的LDMOS器件，其特征在于，所述漏区边缘与所述漂移区边缘的最小距离Lmin为，所述LDMOS器件的ESD耐受能力为1.9kv时的所述漏区边缘与所述漂移区边缘的距离。
6.根据权利要求5所述的LDMOS器件，其特征在于，所述LDMOS器件的ESD耐受能力在2kv以上。
7.根据权利要求1-6任一项所述的LDMOS器件，其特征在于，所述LDMOS器件为0.5μm工艺节点下，击穿电压为60v的LDMOS器件时，Lmin＝3μm。
8.根据权利要求7所述的LDMOS器件，其特征在于，所述LDMOS器件的所述漏区边缘与所述漂移区边缘的距离为Lmin～2*Lmin。
9.根据权利要求所述的LDMOS器件，其特征在于，所述LDMOS器件还包括：
位于所述第一阱区和场氧表面上的栅区；
位于所述第一阱区表面内的源区。
10.一种LDMOS器件的制造方法，其特征在于，包括：
提供基底，所述基底包括第一阱区、位于所述第一阱区表面内的第二阱区、位于所述第二阱区表面内的掺杂区、位于所述掺杂区周边的场氧以及位于所述场氧下方的漂移区；
在所述掺杂区表面内形成漏区，所述漏区边缘与所述漂移区边缘具有一定距离。
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