KR20080113765A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
실시예에 따른 반도체 소자는 반도체 기판에 형성된 게이트 전극; 상기 게이트 전극의 양측에 형성된 제1 도전형의 드리프트 영역; 상기 제1 도전형의 드리프트 영역에 형성된 소스 및 드레인 영역; 및 상기 게이트 전극과 상기 드레인 영역 사이의 드리프트 영역에 형성된 STI 영역이 포함되고, 상기 드리프트 영역은 상기 STI 영역 하측의 도핑 프로파일이 깊이 방향으로 갈수록 불순물 농도가 감소되다가 다시 증가된 후 감소되는 것을 특징으로 한다.
반도체, 드리프트

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 실시예에 따른 반도체 소자를 설명하는 도면.
도 2는 실시예에 따른 반도체 소자에서 드리프트 영역의 도핑 프로파일을 도시한 도면.
도 3 내지 도 8은 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면.
도 9는 실시예에 따른 반도체 소자의 BVon 특성을 설명하는 도면.
도 10과 도 11은 실시예에 따른 반도체 소자의 드리프트 드라이브 공정의 시간에 따른 특성을 설명하는 도면.
실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
반도체 소자의 소형화가 요구됨에 따라 고전압 소자의 사이즈도 점차 축소되고 있다.
특히, 고전압 소자의 경우에는 사이즈를 축소하면서 기존의 사이즈를 가진 고전압 소자와 동일한 성능(performance)을 내는 것이 중요한 문제로 대두되고 있 으며, 저전압 소자의 제조공정과 호환성이 있는 제조방법이 요구된다.
고전압 소자에서는 스냅백(snapback) 현상에 의한 브레이크 다운(breakdown) 현상이 발생되는 경우가 있다.
즉, 고전압 트랜지스터에서 드레인에 걸리는 전압이 증가하게 되면, 전자들이 소스에서 드레인으로 이동되면서 드레인 방향에 위치한 스페이서의 하측에서 임팩트 이온화 현상(Impact Ionization)이 발생된다.
임팩트 이온화 현상이 발생되면 드레인 방향에 위치한 스페이서의 하측에서 기판으로 홀들이 이동하여 전류가 흐르게 되고, 드레인에서 소스로 흐르는 전류가 갑자기 증가하게 되어 스냅백 현상이 일어난다. 따라서, 브레이크다운 전압(BV: Breakdown Voltage) 특성이 악화된다.
실시예는 반도체 소자 및 그 제조방법을 제공한다.
실시예는 브레이크다운 전압 특성이 향상된 반도체 소자 및 그 제조방법을 제공한다.
실시예는 임팩트 이온화 현상(Impact Ionization)의 발생을 억제한 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판에 형성된 게이트 전극; 상기 게이트 전극의 양측에 형성된 제1 도전형의 드리프트 영역; 상기 제1 도전형의 드리프트 영역에 형성된 소스 및 드레인 영역; 및 상기 게이트 전극과 상기 드레인 영역 사이의 드리프트 영역에 형성된 STI 영역이 포함되고, 상기 드리프트 영역은 상기 STI 영역 하측의 도핑 프로파일이 깊이 방향으로 갈수록 불순물 농도가 감소되다가 다시 증가된 후 감소되는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제1 도전형의 불순물을 제1 에너지로 주입하여 제1 불순물 영역을 형성하는 단계; 상기 반도체 기판에 제1 도전형의 불순물을 제2 에너지로 주입하여 제2 불순물 영역을 형성하는 단계; 상기 반도체 기판을 열처리하여 상기 제1 불순물 영역 및 제2 불순물 영역이 확산된 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 반도체 기판에 게이트 전극을 형성하는 단계; 상기 드리프트 영역에 고농도의 제1 도전형의 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계; 및 상기 게이트 전극과 드레인 전극 사이의 드리프트 영역을 선택적으로 식각하여 절연물질을 매립한 STI 영역을 형성하는 단계가 포함된다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1은 실시예에 따른 반도체 소자를 설명하는 도면이다.
도 1을 참조하면, 반도체 기판(10)에 N형 불순물이 포함된 드리프트(drift) 영역(20)이 형성되고, 상기 드리프트 영역(20)에 고농도의 N형 불순물이 포함된 소스 영역(30) 및 드레인 영역(40)이 형성된다.
그리고, 상기 드리프트 영역(20)의 사이에는 게이트 전극(50)이 형성된다. 상기 게이트 전극(50)은 게이트 절연막(51), 게이트 폴리(52) 및 스페이서(53)를 포함한다.
상기 게이트 전극(50)과 소스 영역(30) 사이의 드리프트 영역(20)에는 트렌치에 절연물질이 매립된 STI(Shallow Trench Isolation) 영역(60)이 형성되고, 상기 게이트 전극(50)과 드레인 영역(40) 사이의 드리프트 영역(20)에도 트렌치에 절연물질이 매립된 STI(Shallow Trench Isolation) 영역(60)이 형성된다.
상기 드리프트 영역(20)은 상기 게이트 전극(50)과 드레인 영역(40) 사이의 전기장(electric field)의 크기를 줄여준다.
그러나, 상기 드리프트 영역(20)은 상기 게이트 전극(50)과 드레인 영역(40)의 간격을 증가시킬 수 있을 정도의 충분한 폭으로 형성되어야 하는데, 반도체 소자의 소형화가 요구되고, 상기 드리프트 영역(20)에 의해 게이트-드레인 간의 전류가 감소되고 게이트 전압이 증가되는 문제가 있어 상기 드리프트 영역(20)의 폭은 축소될 필요가 있다.
실시예에서는 상기 드리프트 영역(20)의 폭을 축소시키고, 상기 드리프트 영역(20)에 상기 STI 영역(60)을 형성한다.
상기 STI 영역(60)이 형성됨에 따라 상기 드리프트 영역(20)의 폭을 좁게 형성하면서 상기 게이트 전극(50)과 드레인 영역(40) 사이의 전기장의 크기를 감소시킬 수 있다.
한편, 상기 게이트 전극(50), 소스 영역(30) 및 반도체 기판(10)을 접지시킨 상태에서 상기 드레인 영역(40)에 전압을 증가시킴에 따라 측정되는 브레이크다운 전압(BV)과, 상기 소스 영역(30) 및 반도체 기판(10)을 접지시키고 상기 게이트 전 극(50)에 동작 전압을 인가한 상태에서 상기 드레인 영역(40)에 전압을 증가시킴에 따라 측정되는 온-브레이크다운 전압(BVon)은 파워 소자의 특성인 SOA(Safe Operating Area)를 결정한다.
상기 BV 특성과 BVon 특성은 상기 드리프트 영역(20)의 도핑 프로파일(doping profile)에 따라 트레이드 오프(trade off) 현상이 발생된다.
실시예에서는 상기 BV 특성과 BVon 특성을 독립적으로 제어한다. 즉, 상기 드리프트 영역(20)의 도핑 농도를 일정하게 유지하여 BV 특성을 일정하게 하고, 상기 드리프트 영역(20)의 도핑 프로파일을 변경하여 BVon 특성을 향상시킨다.
도 2는 실시예에 따른 반도체 소자에서 드리프트 영역의 도핑 프로파일을 도시한 도면이다.
도 2는 상기 STI 영역(60)에서 반도체 기판(10)의 깊이 방향을 따라 불순물 도핑 분포를 나타낸 것으로, 상기 도핑 프로파일은 상기 STI 영역(60)과 접하는 드리프트 영역(20)의 표면으로부터 불순물 농도가 점차 감소하다가 다시 증가한 후 감소하는 형태를 갖는다.
실시예에서는 상기 드리프트 영역(20)의 형성시 불순물의 도즈량은 동일하게 한 상태에서 불순물 주입을 두 단계로 진행한다. 즉, P(인) 이온을 500Kev의 에너지와 180Kev의 에너지로 각각 주입한 후 열처리 하는 공정을 거친다.
따라서, 상기 드리프트 영역(20)은 도 2에 도시된 바와 같은 도핑 프로파일을 갖는다.
한편, 상기 드리프트 영역(20)에 STI 영역(60)이 형성된 반도체 소자에서 상 기 STI 영역(60)의 드레인 영역 방향의 하측(61)에 가장 강한 전기장이 형성된다.
따라서, 상기 드레인 영역(40)에 전압이 인가되면 전자들이 소스 영역(30)에서 상기 STI 영역(60)의 하측을 지나 상기 드레인 영역(40)으로 흐르면서 상기 STI 영역(60)의 드레인 영역 방향의 하측(61)에서 임팩트 이온화 현상이 발생될 수 있다.
그러나, 실시예에 따른 반도체 소자에서는 상기 드리프트 영역(20)의 도핑 프로파일을 도 2에 도시된 바와 같이 형성함으로써, 전자들의 이동 경로를 상기 STI 영역(60)의 하측에서 깊이 방향으로 이동시켜 분산함으로써 상기 임팩트 이온화 현상 및 스냅백 현상을 방지할 수 있다.
도 3 내지 도 8은 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면이다.
도 3을 참조하면, 반도체 기판(10)에 마스크층(11)을 형성하고, P 이온을 400~600Kev의 에너지로 주입하여 제1 불순물 영역(21)을 형성한다. 실시예에서는 500Kev의 에너지로 주입한 것이 예시되어 있다.
도 4를 참조하면, 상기 마스크층(11)을 이용하여 P 이온을 130~230Kev의 에너지로 주입하여 제2 불순물 영역(22)을 형성한다. 실시예에서는 180Kev의 에너지로 주입한 것이 예시되어 있다.
도 5를 참조하면, 상기 마스크층(11)을 제거하고 열처리하는 드리프트 드라이브 공정을 거쳐, 상기 제1 불순물 영역(21) 및 제2 불순물 영역(22)에 포함된 불순물을 확산시켜 드리프트 영역(20)을 형성한다.
이때, 상기 드리프트 드라이브 공정은 40~50분 동안 이루어진다. 실시예에서는 45분동안 드리프트 드라이브 공정을 한 것이 예시되어 있다.
도 6을 참조하면, 상기 드리프트 영역(20)의 일부를 선택적으로 제거한 후 절연물질을 매립하여 STI 영역(60)을 형성한다.
도 7을 참조하면, 싱기 드리프트 영역(20) 사이에 게이트 절연막(51), 게이트 폴리(52) 및 스페이서(53)를 포함하는 게이트 전극(50)을 형성한다.
도 8을 참조하면, 상기 드리프트 영역(20)에 고농도의 P 이온을 주입하여 각각 소스 영역(30) 및 드레인 영역(40)을 형성한다.
도 9는 실시예에 따른 반도체 소자의 BVon 특성을 설명하는 도면이다.
도 9에서 가로축은 드레인 전압(VD)을 나타내고, 세로축은 드레인 전류(ID)를 나타낸다.
도 9에서는 드리프트 영역(20) 형성시 불순물을 두 단계(2 step)로 나누어 주입한 경우와 한 단계(1 step)로 주입한 경우가 비교되어 도시되어 있다.
불순물을 한 단계로 주입한 경우 게이트 전압(VG)이 32V일때, 드레인 전압(VD)이 38V 이상으로 증가되면, 불순물을 한 단계로 주입한 경우 드레인 전류가 급격히 증가하는 스냅백 현상이 발생되는 것을 알 수 있다.
도 10과 도 11은 실시예에 따른 반도체 소자의 드리프트 드라이브 공정의 시간에 따른 특성을 설명하는 도면이다.
도 10에서는 드리프트 드라이브 공정을 30분 동안 실시한 경우가 도시되어 있고, 도 11에서는 드리프트 드라이브 공정을 45분 동안 실시한 경우가 도시되어 있다.
도 10과 도 11을 비교하면, 드리프트 드라이브 공정 시간을 30분 진행한 경우 드레인 전압(VD)이 38V에서 정션 브레이크다운(junction breakdown)이 발생되어 채널(cnannel)이 붙는 현상이 발생된다.
반면에, 드리프트 드라이브 공정 시간을 45분 진행한 경우 드레인 전압(VD)이 40V 이상 증가하여도 스냅백 현상이 발생되지 않는다. 이것은 정션을 깊게 한 후 드리프트 드라이브 공정 시간을 늘려 브레이크 다운 마진(margin)을 높게 하여 BV 특성이 향상된 것을 의미한다.
실시예는 브레이크다운 전압 특성이 향상된 반도체 소자 및 그 제조방법을 제공할 수 있다.
실시예는 임팩트 이온화 현상(Impact Ionization)의 발생을 억제한 반도체 소자 및 그 제조방법을 제공할 수 있다.

Claims (10)

  1. 반도체 기판에 형성된 게이트 전극;
    상기 게이트 전극의 양측에 형성된 제1 도전형의 드리프트 영역;
    상기 제1 도전형의 드리프트 영역에 형성된 소스 및 드레인 영역; 및
    상기 게이트 전극과 상기 드레인 영역 사이의 드리프트 영역에 형성된 STI 영역이 포함되고,
    상기 드리프트 영역은 상기 STI 영역 하측의 도핑 프로파일이 깊이 방향으로 갈수록 불순물 농도가 감소되다가 다시 증가된 후 감소되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 불순물은 P 이온인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 불순물은 상기 게이트 전극의 하측 방향으로 두 부분이 돌출된 형태로 확산된 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판에 제1 도전형의 불순물을 제1 에너지로 주입하여 제1 불순물 영역을 형성하는 단계;
    상기 반도체 기판에 제1 도전형의 불순물을 제2 에너지로 주입하여 제2 불순물 영역을 형성하는 단계;
    상기 반도체 기판을 열처리하여 상기 제1 불순물 영역 및 제2 불순물 영역이 확산된 제1 도전형의 드리프트 영역을 형성하는 단계;
    상기 반도체 기판에 게이트 전극을 형성하는 단계;
    상기 드리프트 영역에 고농도의 제1 도전형의 불순물을 주입하여 소스 및 드레인 영역을 형성하는 단계; 및
    상기 게이트 전극과 드레인 전극 사이의 드리프트 영역을 선택적으로 식각하여 절연물질을 매립한 STI 영역을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 제1 에너지는 400~600Kev 인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4항에 있어서,
    상기 제2 에너지는 130~230Kev인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4항에 있어서,
    상기 열처리는 40~50분 동안 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4항에 있어서,
    상기 드리프트 영역은 상기 STI 영역 하측의 도핑 프로파일이 깊이 방향으로 갈수록 불순물 농도가 감소되다가 다시 증가된 후 감소되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 4항에 있어서,
    상기 불순물은 P 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 4항에 있어서,
    상기 불순물은 상기 게이트 전극의 하측 방향으로 두 부분이 돌출된 형태로 확산된 것을 특징으로 하는 반도체 소자의 제조방법.
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