CN102097389B - 一种ldmos、集成该ldmos的半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种LDMOS、集成该LDMOS的半导体器件及其制造方法。一种半导体器件，包括位于p型衬底10中的LDMOS 1、CMOS 2、NPN 3和埋沟电阻4。其中LDMOS 1包括n型漂移区20、p+阱接触区40、p型体区70、n+源区50、n+漏区60、栅介质层100、源极金属80、漏极金属90、场氧化层110、金属前介质120，所述n型漂移区20与所述p型体区70间无间隔，还包括至少一个p型降场层30A和至少一个p型掩埋阱30B，所述p型掩埋阱30B位于所述p型体区70下且与所述p型体区70接触，所述p型降场层30A位于所述场氧化层110下、被所述n型漂移区20包围且与所述场氧化层110间有间隔。本发明的LDMOS具有低导通电阻和高耐压、易于集成且整个半导体器件的制造工艺步骤简单、对设备要求不高。

Description

一种LDMOS、集成该LDMOS的半导体器件及其制造方法

技术领域

本发明涉及半导体功率器件技术领域，尤其涉及一种LDMOS、集成该LDMOS的半导体器件及其制造方法。

背景技术

随着微电子技术的高速发展，高压BCD工艺已广泛应用于LED驱动、开关电源等模拟电路领域。其中功率管主要采用LDMOS（Lateral Double-diffusedMOSFET，横向双扩散MOS器件），在满足其耐压要求的前提下降低其比导通电阻（导通电阻×面积）成为高压BCD工艺发展的主要方向。传统LDMOS采用单resurf(reduced surface field，降低表面场技术)或者2倍resurf，随着现代模拟电路的飞速发展，这种结构越来越不能满足芯片设计者对小面积高可靠性的芯片的要求。对此有人提出了SJ（Super Junction，超级阱）LDMOS，但这种结构对工艺要求较高，国际上只有极少数公司能够制造出此类器件；另一类应用较多的功率器件VDMOS需要制备外延和薄片等特殊技术，成本较高，制造周期较长；此外具有较小导通电阻的IGBT等器件受其关断速度慢、开启电压高、可靠性较差、集成较为复杂等因素制约也很少用在高压BCD工艺领域。另外有人提出用外延方法制备双通道器件，但该方法需要制备外延更重要的是其难以与其它器件集成。

图1是传统2倍resurf LDMOS晶体管的剖面示意图。如图1所示，传统2倍resurf LDMOS仅有一个导电通路（见图1中20a区域），衬底10a和阱30a的目的都是为了帮助20a耗尽，这就是2倍resurf原理，提高区域20a的浓度可以减少其导通电阻，但当其浓度达到一定值时区域20a无法靠10a和30a耗尽，此时耐压下降，达不到应用要求。

发明内容

本发明要解决的技术问题在于，针对现有技术中LDMOS的导通电阻和耐压达不到应用要求、具有较小导通电阻的IGBT等器件不易集成以及具有低导通电阻的LDMOS的制造工艺较复杂的缺陷，提供了一种具有低导通电阻和高耐压、易于集成且制造工艺简单的LDMOS、集成该LDMOS的半导体器件及其制造方法。本发明解决其技术问题所采用的技术方案是：

提供一种集成LDMOS的半导体器件的制造方法，包括以下步骤：

S1、在p型衬底中注入n型杂质扩散形成LDMOS的n型漂移区、PMOS的n型衬底、NPN的集电区n阱和埋沟电阻的n阱电阻；

S2、进行有源区刻蚀并进行硅局部氧化形成场氧化层；

S3、在所述p型衬底中注入p型杂质形成LDMOS的p型掩埋阱、NMOS的p型埋层和埋沟电阻的电阻主体，在所述LDMOS的n型漂移区注入p型杂质形成p型降场层，所述p型降场层与所述场氧化层间有间隔；

S4、在所述p型衬底中注入p型杂质形成LDMOS的p型体区、NMOS的p型衬底，在所述NPN的集电区n阱中注入p型杂质形成基区p阱，在所述埋沟电阻的n阱电阻中注入p型杂质形成p阱电阻，所述p阱电阻位于所述电阻主体上方；

S5、形成LDMOS的栅氧化层、NMOS的栅氧化层和PMOS的栅氧化层；

S6、注入p型杂质和n型杂质形成LDMOS的p+阱接触区、LDMOS的n+源区、LDMOS的n+漏区、NMOS的p+阱接触区、NMOS的n+源区、NMOS的n+漏区、PMOS的n+阱接触区、PMOS的p+源区、PMOS的p+漏区、NPN的基极p+接触区、NPN的发射极n+区、NPN的集电极n+接触区和埋沟电阻的p+接触区；

S7、形成接触孔、淀积形成金属前介质及源漏金属。

本发明集成LDMOS的半导体器件的制造方法中，包括采用高能离子注入和高温推结的方法注入p型杂质和/或n型杂质。

本发明集成LDMOS的半导体器件的制造方法中，步骤S3中，包括注入至少一次所述p型杂质，且每次的注入能量不同以便形成不同深度的p型降场层，每多注入一次，相应地在步骤S2中增加所述n型漂移区的推结时间和n型杂质的注入剂量。

本发明集成LDMOS的半导体器件的制造方法中，步骤S1中不同器件的离子注入同时进行或分步进行，步骤S3中不同器件的离子注入同时进行或分步进行，步骤S4中不同器件的离子注入同时进行或分步进行，步骤S6中不同器件的离子注入同时进行或分步进行。

本发明集成LDMOS的半导体器件的制造方法中，步骤S1中，通过形成不同尺寸的n型漂移区分别形成第一类高压LDMOS晶体管、第二类中压LDMOS晶体管和第三类低压LDMOS晶体管。

本发明还提供了一种LDMOS，包括位于p型衬底中的n型漂移区、p+阱接触区、p型体区、n+源区、n+漏区、栅介质层、源极金属、漏极金属、场氧化层、金属前介质，所述n型漂移区与所述p型体区间无间隔，还包括至少一个p型降场层和至少一个p型掩埋阱，所述p型掩埋阱位于所述p型体区下且与所述p型体区接触，所述p型降场层位于所述场氧化层下、被所述n型漂移区包围且与所述场氧化层间有间隔。

本发明还提供了一种集成LDMOS的半导体器件，包括位于p型衬底中的CMOS、NPN、埋沟电阻以及上述LDMOS。

本发明一种集成LDMOS的半导体器件中，所述LDMOS包括第一高压LDMOS、第二中压LDMOS和第三低压LDMOS中至少一种，所述第一高压LDMOS、第二中压LDMOS和第三低压LDMOS的n型漂移区的尺寸不同。

本发明一种集成LDMOS的半导体器件中，所述CMOS晶体管包括NMOS和PMOS，还包括位于所述NMOS的p型阱下的p型埋层。

本发明一种集成LDMOS的半导体器件中，埋沟电阻直接做在p型衬底中，包括n阱电阻、p型电阻主体、p阱电阻、p+电阻接触区和电阻金属，所述n阱电阻置于所述p型衬底中，所述p型电阻主体被所述n阱电阻包围，所述n阱电阻位于所述p型电阻主体上，所述p+电阻接触区位于所述电阻金属下、被所述n阱电阻包围。

本发明一种LDMOS、集成该LDMOS的半导体器件及其制造方法的有益效果为：通过将传统2倍resurf结构的LDMOS中的降场层由表面推结至漂移区内部，在LDMOS中形成了至少两个导电通道，降低了比导通电阻且提高了耐压，另外，在LDMOS的p型体区下引入掩埋层，提高了开态耐压；这种结构的LDMOS易于集成，能够与其它器件一起集成在一个半导体衬底中；制造集成有该LDMOS的半导体器件的工艺具有工艺步骤简单、制作周期较短、对工艺设备要求不高等特点。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是传统2倍resurf LDMOS晶体管的剖面示意图；

图2是根据本发明一个实施例的高压双通道LDMOS晶体管的剖面示意图；

图3是根据本发明一个实施例的高压多通道LDMOS晶体管的剖面示意图；

图4-9是根据本发明一个实施例的BCD工艺下形成集成LDMOS晶体管的半导体器件的结构示意图；

图10是根据本发明一个实施例的BCD工艺下集成LDMOS晶体管的半导体器件的制造方法的流程图；

图11是用Medici软件仿真的传统2倍resurf LDMOS晶体管在正向导通时的剖面结构图；

图12是根据本发明一个实施例的用Medici软件仿真的双通道LDMOS晶体管在正向导通时的剖面结构图；

图13是传统2倍resurf LDMOS晶体管与本发明双通道LDMOS晶体管的IV特性仿真图；

图14是传统2倍resurf LDMOS晶体管与本发明双通道LDMOS晶体管的关态特性仿真图；

图15是传统2倍resurf LDMOS晶体管、传统双通道DMOS与本发明双通道LDMOS晶体管的开态耐压仿真图；

图16是根据本发明一个实施例的高压双通道LDMOS晶体管的实际测试耐压图；

图17是根据本发明一个实施例的埋沟电阻的实际测试IV曲线图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图2是根据本发明一个实施例的高压双通道LDMOS晶体管的剖面示意图。在本实施例中，高压双通道LDMOS晶体管位于p型衬底10中，包括n型漂移区20、p+阱接触区40、p型体区70、n+源区50、n+漏区60、栅介质层100、源极金属80、漏极金属90、场氧化层110、金属前介质120、一个p型掩埋阱30B以及一个p型降场层30A。p型体区70和n型漂移区20间无间隔。p型掩埋阱30B位于p型体区70下且与p型体区70接触。p型降场层30A位于场氧化层110下、被n型漂移区20包围且与场氧化层110间有间隔。p型掩埋阱30B与p型降场层30A在衬底中的深度相同，n+漏区60位于漏极金属90下、被n型漂移区包围。n+源区50和p+阱接触区40并排处于源极金属80下、被p型体区70包围。栅介质层100处于栅氧化层110上，且栅介质层100、源极金属80和漏极金属90间通过金属前介质层120相互隔离。在本实施例中，横向导电的功率器件LDMOS晶体管具有两个导电通道，与图1所示的传统LDMOS晶体管相比，多出了一个高浓度的表面通道。即使在两种结构的漂移区20具有相同剂量条件下，图2所示结构的导通电阻也比图1小。此外由于图2所示LDMOS晶体管具有两个通道，其漂移区20更容易被耗尽，对于满足相同高耐压条件的LDMOS晶体管，图2所示结构的漂移区20可以具有更高的浓度，其导通电阻也就更小。同时，在p型体区70下引入p型掩埋阱30B可以提高LDMOS晶体管的开态耐压，使其具有更大的安全工作区。

图3是根据本发明一个实施例的高压多通道LDMOS晶体管的剖面示意图。在本实施例中，高压双通道LDMOS晶体管位于p型衬底10中，包括n型漂移区20、p+阱接触区40、p型体区70、n+源区50、n+漏区60、栅介质层100、源极金属80、漏极金属90、场氧化层110、金属前介质120、多个p型掩埋阱30B以及相对应的多个p型降场层30A。p型体区70和n型漂移区20间无间隔。多个p型掩埋阱30B依次纵向排布在p型体区70的下方，相对应的多个p型降场层30A依次纵向排布在场氧化层110下、被n型漂移区20包围，且p型掩埋阱30B与p型降场层30A在衬底中的深度一一对应相同，p型掩埋阱30B与p型降场层30A与场氧化层110间有间隔。n+漏区60位于漏极金属90下、被n型漂移区包围。n+源区50和p+阱接触区40并排处于源极金属80下、被p型体区70包围。栅介质层100处于栅氧化层110上，且栅介质层100、源极金属80和漏极金属90间通过金属前介质层120相互隔离。在本实施例中，横向导电的功率器件LDMOS晶体管具有多个导电通道，与图2所示的双通道LDMOS晶体管相比，增加了N个p型降场层30B，而每增加一个p型降场层30B，就可以增加一条导电通道。这样，可以进一步减小LDMOS晶体管的导通电阻以及进一步提高LDMOS晶体管的开态耐压，使其具有更大的安全工作区。图3所示高压多通道LDMOS晶体管是在图2所示高压双通道LDMOS晶体管基础上的一个扩展，按照这种结构原理，理论上可以制造出N通道的LDMOS，导通电阻可以无限降低。

图10是根据本发明一个实施例的BCD工艺下集成LDMOS晶体管的半导体器件的制造方法的流程图。图10所示的流程图是参考图4-9进行描述的，图4-9是根据本发明一个实施例的BCD工艺下形成集成LDMOS晶体管的半导体器件的结构示意图。在本实施例中，集成LDMOS晶体管的半导体器件包括位于p型衬底10中的LDMOS晶体管1、CMOS晶体管2、NPN3和埋沟电阻4。其中，LDMOS晶体管又可以包括第一类高压LDMOS晶体管（700V）、第二类中压LDMOS晶体管（120V）和第三类低压LDMOS晶体管（40V），这三类LDMOS晶体管的结构基本相同，只是n型漂移区20的尺寸不同。为了简化说明，图4-9中仅示出了一个LDMOS晶体管1，其它各种器件也仅示出了一个，但本发明并不受限于此，而可以包括任意数量、任意合适耐压值的LDMOS晶体管1、CMOS晶体管2、NPN3和埋沟电阻4，还可以包括其它任意合适的BCD半导体器件，例如LIGBT、PNP、传统电阻、电容等。另外，为了简化说明，本发明仅示出了n-LDMOS，但参照本发明对n-LDMOS的描述，本领域技术人员可以轻易得到p-LDMOS，因此，本发明并不受限于n-LDMOS，而可以包括任意沟道类型的LDMOS。

LDMOS晶体管1的结构已参考图2和图3进行了详细描述，尽管图4-9只示出了一个p型降场层30B，但这仅仅为了简化说明的目的，而不用于限制本发明，应当理解，本发明所提供的集成LDMOS晶体管的半导体器件可以包括含任意多条导电通道的LDMOS晶体管。

CMOS晶体管2包括NMOS2A和PMOS2B。NMOS2A位于p型阱71中，包括n+源区51、p+阱接触区41、n+漏区51、栅介质层101、金属前介质层120、源极金属81和漏极金属91。n+漏区61处于漏极金属91下、被p型阱71包围，p+阱接触区41与n+源区51并排处于源极金属81下、被p型阱71包围。PMOS位于n型阱21中，包括p+源区52、、n+阱接触区42、p+漏区52、栅介质层102、金属前介质层120、源极金属82和漏极金属92。p+漏区62处于漏极金属92下、被n型阱21包围，n+阱接触区42与p+源区52并排处于源极金属82下、被n型阱72包围。CMOS晶体管2中还包括p型埋层31，p型埋层31位于p型阱71下。

NPN3位于p型衬底10中，包括集电区n阱23、基区p阱72、集电极n+接触区63、基极p+接触区43、发射极n+区53、金属前介质120、集电极金属93、基极金属103和发射极金属83。集电区n阱23置于p型衬底10中，基区p阱72被集电区n阱23包围，基极p+接触区43位于基极金属103下、被基区p阱72包围，发射极n+区53位于发射极金属83下、被基区p阱72包围，集电极n+接触区63位于集电极金属93下、被集电区n阱23包围，且集电极金属93、基极金属103和发射极金属83间通过金属前介质120相互隔离。

埋沟电阻4位于p型衬底10中，包括n阱电阻24、p型电阻主体32、p阱电阻73、p+电阻接触区44和电阻金属104。n阱电阻24置于p型衬底10中，p型电阻主体32被n阱电阻24包围，p阱电阻73位于p型电阻主体32上，p+电阻接触区44位于电阻金属104下、被p阱电阻73包围。

在图4-10所示的实施例中，BCD工艺下形成集成LDMOS晶体管的半导体器件的方法开始于步骤S1。在步骤S1中，如图4所示，采用高能离子注入和高温推结的方法在p型衬底10中注入n型杂质扩散形成LDMOS晶体管的n型漂移区20、PMOS晶体管的n型衬底21、NPN的集电区n阱23和埋沟电阻的n阱电阻24。其中，P型衬底10的电阻率约为50-150欧姆·厘米，n型杂质注入剂量约为2E12cm-2-5E12cm-2，推结温度约为1200度，推结时间约为200分钟-500分钟。在本发明的一个实施例中，可以通过形成不同尺寸的n型漂移区20分别形成第一类高压LDMOS晶体管、第二类中压LDMOS晶体管和第三类低压LDMOS晶体管，例如可以通过掩模版上掩模图形的尺寸控制n型漂移区20的尺寸。另外，不同器件的n阱可以分步形成，也可以同步形成。

在步骤S2中，进行有源区刻蚀并进行硅局部氧化形成场氧化层110。如图5所示，场氧化层110的厚度约为5000A-7000A，场氧化层110可以显著降低高压LDMOS晶体管的表面电场。

在步骤S3中，如图6所示，采用高能离子注入的方法在p型衬底10中注入p型杂质形成LDMOS的p型掩埋阱30B、NMOS的p型埋层31以及埋沟电阻的电阻主体32，并在LDMOS的n型漂移区20中注入p型杂质形成p型降场层30A，p型降场层30A与场氧化层110间有间隔。上述p型杂质可以为硼，形成如图2所示的高压双通道LDMOS晶体管时硼的注入剂量约为1E12cm^-2-4E12cm^-2，形成如图3所示的高压多通道LDMOS晶体管时需要通过不同注入能量多次注入p型降场层30实现，同时还要适当增加n型漂移区20的推结时间和n型杂质的注入剂量以便n型漂移区20包围所有的p型降场层30A，每增加一个通道，即增加一对个p型降场层30B，相应的n型漂移区20的n型杂质注入剂量提升1E12cm^-2。不同器件的p阱可以分步形成，也可以同步形成。P型降场层30B和p型掩埋层30A可以提高LDMOS晶体管的关态和开态耐压。

在步骤S4中，如图7所示，采用高能离子注入的方法在p型衬底10中注入p型杂质形成LDMOS的p型体区70、NMOS的p型衬底71，在NPN的集电区n阱23中注入p型杂质形成基区p阱72，在埋沟电阻的n阱电阻24中注入p型杂质形成p阱电阻73，p阱电阻73位于电阻主体32上方。其中，p型杂质剂量可以为4E12cm^-2-7E12cm^-2。不同器件的p阱可以分步形成，也可以同步形成。

在步骤S5中，如图7所示，形成LDMOS的栅介质层100、NMOS的栅介质层101和PMOS的栅介质层102，各种器件的栅介质层的厚度约为30nm～60nm。

在步骤S6中，如图8所示，先后注入p型(n型)杂质和n型（p型）杂质形成LDMOS的p+阱接触区40、LDMOS的n+源区50、LDMOS的n+漏区60、NMOS的p+阱接触区41、NMOS的n+源区51、NMOS的n+漏区61、PMOS的n+阱接触区42、PMOS的p+源区52、PMOS的p+漏区62、NPN的基极p+接触区43、NPN的发射极n+区53、NPN的集电极n+接触区63和埋沟电阻的p+接触区44。其中p型杂质可以为硼，注入剂量约为1E15cm-2-5E15cm-2，不同器件的p型杂质注入可以同时进行或分步进行；n型杂质可以为磷，注入剂量约为1E15cm^-2-5E15cm^-2，不同器件的n型杂质注入可以同时进行或分步进行。

在步骤S7中，如图9所示，形成接触孔、淀积形成金属前介质120并金属化形成各种器件的源漏金属（80-83、90-94、103-104）。其中，金属前介质的厚度约为7000A-15000A。

图11是用Medici软件仿真的传统2倍resurf LDMOS晶体管在正向导通时的剖面结构图，其中黑色实线为电流线。如图11所示，传统2倍resurf LDMOS晶体管只有一条导电通道。

图12是根据本发明一个实施例的用Medici软件仿真的双通道LDMOS晶体管在正向导通时的剖面结构图，其中黑色实线为电流线。如图12所示，本发明双通道结构的LDMOS晶体管为电流流动提供了两条通路，较传统结构多出一条通路，可以推知多通道结构的LDMOS晶体管能为电流流动提供N条通道。

图13是传统2倍resurf LDMOS晶体管与本发明双通道LDMOS晶体管的IV特性仿真图。如图13所示，在相同尺寸条件下本发明双通道结构的LDMOS晶体管的导通电阻较传统结构下降了30%左右，即比导通电阻下降了30%左右。可以推知，多通道结构的LDMOS晶体管的导通电阻将进一步下降。

图14是传统2倍resurf LDMOS晶体管与本发明双通道LDMOS晶体管的关态特性仿真图。如图14所示，本发明双通道结构的LDMOS晶体管的关态耐压达到了780V，而传统结构为750V，本发明的关态耐压有了明显提高。

图15是传统2倍resurf LDMOS晶体管、传统双通道DMOS与本发明双通道LDMOS晶体管的开态耐压仿真图。如图15所示，本发明双通道结构的LDMOS晶体管比另外两种结构的开态耐压均有较大幅度提高。

图16是根据本发明一个实施例的高压双通道LDMOS晶体管的实际测试耐压图，从图16上可看出该结构的LDMOS晶体管的耐压达到了760V。

图17是根据本发明一个实施例的埋沟电阻的实际测试IV曲线图。从图17上可以看到该电阻在10V左右完全夹断，类似JFET特性，这为需要大阻值应用的电路设计大幅节约了版图面积。

本发明提供了一套高压BCD工艺，可集成新型的具有较小比导通电阻的双通道或多通道LDMOS晶体管、高性能CMOS管、NPN管、电阻、电容等器件，其集成的高压功率LDMOS具有低比导通电阻、较高的关态耐压和开态耐压，开关速度快等特点；提供的埋沟电阻比传统工艺具有更高的精度和更大的电压系数，这种较大的电压系数对某些应用极为有利；CMOS器件采用高能离子注入形成倒置阱，对于相同击穿电压和电流能力比传统工艺具有更小尺寸的沟道区。另外，本发明由于采用了高能离子注入法而大大减少了高温推阱时间，整套工艺制造方法具有工艺步骤较为简单，制备周期较短，对工艺设备要求不高，具有较高的集成性和可靠性等特点。由于上述特点本发明在同类型高压BCD工艺中具有极强的竞争力。本发明已通过实验验证。由本发明构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。

本发明还提供了一种LDMOS和集成该LDMOS的半导体器件，通过高能离子注入方式实现双通道及多通道LDMOS，由于增加了至少一个导电通道，该结构较传统2倍resurf LDMOS的比导通电阻有明显优势（比传统2倍resurf结构降低30%左右），同时由于P型体区处引入p型掩埋阱结构使得本发明较传统2倍resurf LDMOS和普通双通道LDMOS开态耐压也有一定优势，同时具有高耐压（大于700V）；本发明埋沟电阻具有较高精度和较大的电压系数，可当JFET使用；本发明CMOS器件具有较小尺寸和较大耐压。目前已用于实验中。

虽然本发明是通过具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换及等同替代。另外，针对特定情形或材料，可以对本发明做各种修改，而不脱离本发明的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (8)

1.一种集成LDMOS的半导体器件的制造方法，其特征在于，包括以下步骤：

S1、在p型衬底（10）中注入n型杂质扩散形成LDMOS的n型漂移区（20）、PMOS的n型衬底（21）、NPN的集电区n阱（23）和埋沟电阻的n阱电阻（24）；

S2、进行有源区刻蚀并进行硅局部氧化形成场氧化层（110）；

S3、在所述p型衬底（10）中注入p型杂质形成LDMOS的p型掩埋阱（30B）、NMOS的p型埋层（31）和埋沟电阻的电阻主体（32），在所述LDMOS的n型漂移区（20）注入p型杂质形成p型降场层（30A），所述p型降场层（30A）与所述场氧化层（110）间有间隔；

S4、在所述p型衬底（10）中注入p型杂质形成LDMOS的p型体区（70）、NMOS的p型衬底（71），在所述NPN的集电区n阱（23）中注入p型杂质形成基区p阱（72），在所述埋沟电阻的n阱电阻（24）中注入p型杂质形成p阱电阻（73），所述p阱电阻（73）位于所述电阻主体（32）上方；

S5、形成LDMOS的栅氧化层（100）、NMOS的栅氧化层（101）和PMOS的栅氧化层（102）；

S6、注入p型杂质和n型杂质形成LDMOS的p+阱接触区（40）、LDMOS的n+源区（50）、LDMOS的n+漏区（60）、NMOS的p+阱接触区（41）、NMOS的n+源区（51）、NMOS的n+漏区（61）、PMOS的n+阱接触区（42）、PMOS的p+源区（52）、PMOS的p+漏区（62）、NPN的基极p+接触区（43）、NPN的发射极n+区（53）、NPN的集电极n+接触区（63）和埋沟电阻的p+接触区（44）；

S7、形成接触孔、淀积形成金属前介质（120）及源漏金属（80-83、90-94、103-104）。

2.根据权利要求1所述的集成LDMOS的半导体器件的制造方法，其特征在于，包括采用高能离子注入和高温推结的方法注入p型杂质和/或n型杂质。

3.根据权利要求2所述的集成LDMOS的半导体器件的制造方法，其特征在于，步骤S3中，包括注入至少一次所述p型杂质，且每次的注入能量不同以便形成不同深度的p型降场层（30），每多注入一次，相应地在步骤S2中增加所述n型漂移区（20）的推结时间和n型杂质的注入剂量。

4.根据权利要求1-3中任一项所述的集成LDMOS的半导体器件的制造方法，其特征在于，步骤S1中不同器件的离子注入同时进行或分步进行，步骤S3中不同器件的离子注入同时进行或分步进行，步骤S4中不同器件的离子注入同时进行或分步进行，步骤S6中不同器件的离子注入同时进行或分步进行。

5.根据权利要求4所述的集成LDMOS的半导体器件的制造方法，其特征在于，步骤S1中，通过形成不同尺寸的n型漂移区（20）分别形成第一类高压LDMOS晶体管、第二类中压LDMOS晶体管和第三类低压LDMOS晶体管。

6.一种集成LDMOS的半导体器件，其特征在于，包括位于p型衬底（10）中的LDMOS（1）、CMOS（2）、NPN（3）、埋沟电阻（4）；所述LDMOS（1）包括位于p型衬底（10）中的n型漂移区（20）、p+阱接触区（40）、p型体区（70）、n+源区（50）、n+漏区（60）、栅介质层（100）、源极金属（80）、漏极金属（90）、场氧化层（110）、金属前介质（120），所述n型漂移区（20）与所述p型体区（70）间无间隔，其特征在于，还包括至少一个p型降场层（30A）和至少一个p型掩埋阱（30B），所述p型掩埋阱（30B）位于所述p型体区（70）下且与所述p型体区（70）接触，所述p型降场层（30A）位于所述场氧化层（110）下、被所述n型漂移区（20）包围且与所述场氧化层（110）间有间隔；

所述NPN（3）包括集电区n阱（23）、基区p阱（72）、集电极n+接触区（63）、基极p+接触区（43）、发射极n+区（53）、金属前介质（120）、集电极金属（93）、基极金属（103）和发射极金属（83），所述集电区n阱（23）置于p型衬底（10）中，所述基区p阱（72）被所述集电区n阱（23）包围，所述基极p+接触区（43）位于所述基极金属（103）下、被所述基区p阱（72）包围，所述发射极n+区（53）位于所述发射极金属（83）下、被所述基区p阱（72）包围，所述集电极n+接触区（63）位于所述集电极金属（93）下、被所述集电区n阱（23）包围，且所述集电极金属（93）、所述基极金属(103)和所述发射极金属(83)间通过所述金属前介质(120)相互隔离；

所述埋沟电阻(4)位于p型衬底(10)中，包括n阱电阻（24）、p型电阻主体（32）、p阱电阻（73）、p+电阻接触区（44）和电阻金属（104），所述n阱电阻（24）置于p型衬底（10）中，所述p型电阻主体（32）被所述n阱电阻（24）包围，所述p阱电阻（73）位于所述p型电阻主体（32）上，所述p+电阻接触区（44）位于所述电阻金属（104）下、被所述p阱电阻（73）包围。

7.根据权利要求6所述的集成LDMOS的半导体器件，其特征在于，所述LDMOS（1）包括第一高压LDMOS、第二中压LDMOS和第三低压LDMOS中至少一种，所述第一高压LDMOS、第二中压LDMOS和第三低压LDMOS的n型漂移区（20）的尺寸不同。

8.根据权利要求6所述的集成LDMOS的半导体器件，其特征在于，所述CMOS晶体管（2）包括NMOS（2A）和PMOS（2B），还包括位于所述NMOS（2A）的p型阱（71）下的p型埋层（31）。

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