CN102194818B

CN102194818B - 一种基于p型外延层的bcd集成器件及其制造方法

Info

Publication number: CN102194818B
Application number: CN 201110105545
Authority: CN
Inventors: 乔明; 银杉; 赵远远; 何逸涛; 胡曦; 王猛; 庄翔
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2011-04-26
Filing date: 2011-04-26
Publication date: 2013-01-09
Anticipated expiration: 2031-04-26
Also published as: CN102194818A

Abstract

一种基于P型外延层的BCD集成器件及其制造方法，属于半导体功率器件技术领域。本发明在同一衬底上集成了高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件，各器件制作于P型衬底表面的P型外延层中，并通过P型外延层实现自隔离；在高压器件下方的P型衬底和P型外延层之间具有N型埋层，在低压器件下方的两侧P型外延层可有(或没有)N型埋层。本发明通过引入N型埋层实现相同击穿电压下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加，从而降低了芯片的制造成本。

Description

一种基于P型外延层的BCD集成器件及其制造方法

技术领域

本发明属于半导体功率器件技术领域。

背景技术

BCD（Bipolar CMOS DMOS）工艺技术利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS（Double-diffused MOSFET）的高功率特性，实现了Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件的单片集成。横向高压功率器件LDMOS（Lateral Double-diffused MOSFET）与LIGBT（Lateral Insulated Gate Bipolar Trasistor）易于与传统CMOS器件兼容，因此在智能功率集成电路领域得到了广泛的应用。横向高压功率器件设计的首要目的是在给定的漂移区长度下实现额定的击穿电压，其击穿电压由横向表面耐压和纵向体内耐压的最低值决定。目前，为了提升器件表面横向耐压常采用的技术有场限环、场板、横向变掺杂、降低表面场RESURF（Reduced SURface Field）技术等。为了提高器件纵向体内耐压，通常采用高电阻率硅片作为衬底，但高阻片（>100Ω·cm）通常采用区熔法制造，增加了硅片成本，会增加芯片制造成本。本专利提出一种新型BCD集成器件结构及其制造方法，在横向高压功率器件的P型衬底内引入N型的埋层，从而在反向阻断状态下，N型埋层位置引入一新的电场尖峰，在维持击穿电压不变的情况下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ（Float-Zone Technique）法制造的单晶硅片带来的芯片制造成本的增加，可降低BCD高压芯片的制造成本。本发明所构成的BCD器件可以用于AC-DC开关电源IC和高压栅驱动IC等高压功率集成电路中。

发明内容

本发明提供一种基于P型外延层的BCD集成器件及其制造方法，能够在同一芯片上集成高压n沟道LDMOS（nLDMOS）、高压n沟道LIGBT（nLIGBT）、低压PMOS、低压NMOS、低压PNP和低压NPN等半导体器件。其中，所集成的高压半导体器件与常规高压半导体器件相比由于可采用更低电阻率硅片作为衬底，即可采用CZ（Czochralski）法制造的硅片，因此具有更低的制造成本。

本发明技术方案如下：

本发明提供的一种基于P型外延层的BCD集成器件，如图8所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件；其特征在于：所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件制作于P型衬底表面的P型外延层4中，并通过P型外延层4形成器件之间的自隔离；

所述P型外延层4包括第一P型外延层401和第二P型外延层402，其中第二P型外延层402是在第一P型外延层401表面二次外延生成的；

所述高压nLDMOS器件下方的P型衬底1和第一P型外延层401之间具有第一N型埋层2；所述高压nLIGBT器件下方的P型衬底1和第一P型外延层401之间具有第二N型埋层3；所述低压PMOS器件和低压NMOS器件下方的第一P型外延层401和第二P型外延层402之间具有第三N型埋层5；所述低压PNP器件下方的第一P型外延层401和第二P型外延层402之间具有第四N型埋层6；所述低压NPN器件下方的第一P型外延层401和第二P型外延层402之间具有第五N型埋层7。

上述基于P型外延层的BCD集成器件的制造方法包括以下步骤：

第一步：在P型衬底1中，离子注入N型杂质扩散形成高压nLDMOS器件所需的第一N型埋层2和高压nLIGBT器件所需的第二N型埋层3；P型衬底电阻率为10～200Ω·cm，N型杂质注入剂量为1E12cm^-2～1E16cm^-2；

第二步：在P型衬底1上，外延形成第一P型外延层401，第一P型外延层401浓度为1E14cm^-3～1E16cm^-3，厚度为5μm～100μm；

第三步：在第一P型外延层401中，离子注入N型杂质形成低压PMOS器件和低压NMOS器件所需的第三N型埋层5、低压PNP器件所需的第四N型埋层6，以及低压NPN器件所需的第五N型埋层7；N型杂质注入剂量为1E12cm^-2～1E16cm^-2；

第四步：在第一P型外延层401上，二次外延形成第二P型外延层402，外延层浓度为1E15cm^-3～1E16cm^-3，外延层厚度为5μm～15μm；

第五步：在第一N型埋层2上方的第二P型外延层402中，离子注入N型杂质扩散形成高压nLDMOS器件的N阱9，在第二N型埋层3上方的第二P型外延层402中，离子注入N型杂质扩散形成高压nLIGBT器件的N阱10，在第三N型埋层5上方的第二P型外延层402中，离子注入N型杂质扩散形成低压PMOS器件和低压NMOS器件共用的N阱11，在第四N型埋层6上方的第二P型外延层402中，离子注入N型杂质扩散形成低压PNP器件的N阱12，在第五N型埋层7上方的第二P型外延层402中，离子注入N型杂质扩散形成低压NPN器件的N阱13；N型杂质注入剂量为1E12cm^-2～1E15cm^-2，结深15μm～25μm；

第六步：在第二P型外延层402中，离子注入P型杂质扩散形成高压nLDMOS器件、高压nLIGBT器件、低压NMOS器件和低压NPN器件的P阱15～18，P型杂质注入剂量为1E12cm^-2～1E14cm^-2；

第七步：在高压nLIGBT器件的N阱10中，离子注入N型杂质扩散形成高压nLIGBT器件的N型缓冲层14，N型杂质注入剂量为1E12cm^-2～1E15cm^-2；

第八步：硅局部氧化LOCOS工艺形成场氧化层19，厚度0.3μm～2μm；

第九步：形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层20～23，栅氧化层厚度为7nm～100nm；

第十步：形成高压nLDMOS器件的多晶硅栅24和多晶硅场板28，高压nLIGBT器件的多晶硅栅25和多晶硅场板29，低压PMOS器件的多晶硅栅26和低压NMOS器件的多晶硅栅27；

第十一步：离子注入P型杂质成高压nLDMOS器件的P⁺阱接触区30，高压nLIGBT器件的P⁺阱接触区31，高压nLIGBT器件的P⁺阳极区32，低压PMOS的源极区33和漏极区34，低压PNP的集电极区35和发射极区36，低压NPN的基极区37；P型杂质注入剂量为1E15cm^-2～2E16cm^-2；

第十二步：离子注入N型杂质形成高压nLDMOS器件的源极区38和漏极区39，高压nLIGBT器件的阴极区40，低压NMOS的源极区41和漏极区42，低压PNP的基极区43，低压NPN的集电极区44和发射极区45；N型杂质注入剂量为1E15cm^-2～2E16cm^-2；

第十三步：淀积介质层形成金属前介质46厚度0.5μm～3μm；

第十四步：金属化形成高压nLDMOS器件的源极金属47和漏极金属48；高压nLIGBT器件的阴极金属49和阳极金属50；低压PMOS器件的源极金属51和漏极金属52；低压NMOS器件的源极金属53和漏极金属54；低压PNP器件的集电极金属55、发射极金属56和基极金属57；低压NPN器件的集电极金属58、发射极金属59和基极金属60。

本发明的有益效果是：第一，所集成的高压半导体器件与常规高压半导体器件相比，实现相同击穿电压可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加。一方面，在反向阻断状态下，N型埋层2（或3）引入的电子可与更多的由P型衬底1和P型外延层4提供的空穴复合产生耐压的耗尽层，即在维持器件击穿电压的前提下增大P型衬底1和P型外延层4的掺杂浓度（即降低P型衬底1和P型外延层4的电阻率），降低芯片的制造成本；另一方面，N型埋层2（或3）在器件体内引入一电场尖峰，调节体内电场分布，维持器件的击穿电压不变。第二，本发明在P型衬底上实现高压nLDMOS器件、高压nLIGBT器件的制造并且同时单片集成低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。第三，在芯片处于工作状态时，P型衬底1接地从而P型衬底1与P型外延层4都保持零电位，P型外延层4与N阱9～13形成的P/N结处于反向偏置状态，实现了各器件之间的自隔离，有效的降低了工艺复杂度，从而降低了芯片制造成本。

附图说明

图1是本发明提供的BCD器件的纵向剖面图，其中1是P型衬底，2～3是N型埋层，4是P型外延层，9～13是N阱，14是N型缓冲层，15～18是P阱，19是场氧化层，20～23是栅氧化层，24～27是多晶硅栅，28～29是多晶硅场板，30～37是P+各区，38～45是N+各区，46是金属前介质，47～60是各金属电极。

图2为本发明提供的BCD器件中高压nLDMOS器件的纵向剖面图。

图3为本发明提供的BCD器件中高压nLIGBT器件的纵向剖面图。

图4为本发明提供的BCD器件低压PMOS器件的纵向剖面图。

图5为本发明提供的BCD器件中低压NMOS器件的纵向剖面图。

图6为本发明提供的BCD器件中低压PNP器件的纵向剖面图。

图7为本发明提供的BCD器件中低压NPN器件的纵向剖面图。

图8是本发明提供另一种实施方案的BCD器件的纵向剖面图，其中1是P型衬底，2～3是N型埋层，4是第一次P型外延层，5～7是N型埋层，8是第二次P型外延层，9～13是N阱，14是N型缓冲层，15～18是P阱，19是场氧化层，20～23是栅氧化层，24～27是多晶硅栅，28～29是多晶硅场板，30～37是P⁺各区，38～45是N⁺各区，46是金属前介质，47～60是各金属电极。

图9为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件纵向剖面图。

图10为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿时体内等势线分布对比。

图11为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿电压对比。

图12为传统高压nLDMOS器件与本发明所述的高压nLDMOS器件击穿时漏极下方纵向电场分布对比。

具体实施方式

本发明提供的一种基于P型外延层的BCD集成器件，如图1所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底表面的P型外延层4中，并通过P型外延4形成器件之间的自隔离；在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二N型埋层3。

本发明提供的另一种基于P型外延层的BCD集成器件，如图8所示，包括集成于同一P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件；其特征在于：所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件制作于P型衬底表面的P型外延层4中，并通过P型外延层4形成器件之间的自隔离；

所述高压nLDMOS器件（如图2所示）包括P型外延层4中的N阱9和P阱15，P阱15中具有并排、且与源极金属47相连的P⁺阱接触区30和N⁺源极区38，N阱9中具有与漏极金属48相连的N⁺漏极区39；N阱9和P阱15之间间隔的P型外延层4表面具有栅氧化层20，栅氧化层20的表面具有多晶硅栅24；N阱9表面具有场氧化层19，场氧化层19与漏极金属48之间具有多晶硅场板28；多晶硅栅24、源极金属47和漏极金属48之间具有金属前介质46。所述高压nLDMOS器件下方的P型衬底1和P型外延层4之间还具有第一N型埋层2。第一N型埋层2的引入可以使器件在维持击穿电压不变的情况下降低P型衬底1和P型外延层4的电阻率，从而降低芯片的制造成本。

所述高压nLIGBT器件（如图3所示）包括P型外延层4中的N阱10和P阱16，P阱16中具有并排、且与阴极金属49相连的P⁺阱接触区31和N⁺阴极区40，N阱10中具有N型缓冲层14，N型缓冲层14中具有与阳极金属50相连的P⁺阳极区32；N阱10和P阱16之间间隔的P型外延层4表面具有栅氧化层21，栅氧化层21的表面具有多晶硅栅25；N阱10表面具有场氧化层19，场氧化层19与阳极金属50之间具有多晶硅场板29；多晶硅栅25、阴极金属49和阳极金属50之间具有金属前介质46。所述高压nLIGBT器件下方的P型衬底1和P型外延层4之间还具有第二N型埋层3。第二N型埋层3的引入可以使器件在维持击穿电压不变的情况下降低P型衬底1和P型外延层4的电阻率，从而降低芯片的制造成本。

所述低压PMOS器件（如图4所示）包括P型外延层4中的N阱11，N阱11中具有分别与源极金属51相连的P⁺源极区33和与漏极金属52相连的P⁺漏极区34；P⁺源极区33和P⁺漏极区34之间的N阱11的表面具有栅氧化层22，栅氧化层22的表面具有多晶硅栅26。器件在工作状态下，P⁺源极33和P⁺漏极区34、N阱11、P型外延层4以及P型衬底之间构成纵向寄生PNP，由于寄生PNP管基区为结深较大的N阱区11，电流放大系数很小以至纵向的寄生效应可忽略。

所述低压NMOS器件（如图5所示）包括P型外延层4中的N阱11，N阱11中具有P阱17，P阱17中具有分别与源极金属53相连的N⁺源极区41和与漏极金属54相连的N⁺漏极区42；N⁺源极区41和N⁺漏极区42之间的N阱11的表面具有栅氧化层23，栅氧化层22的表面具有多晶硅栅27。器件在工作状态下，P阱17、N阱11、P型外延层4以及P型衬底之间构成纵向寄生PNP，由于寄生PNP管基区为结深较大的N阱区11，电流放大系数很小以至纵向的寄生效应可忽略。

所述低压PNP器件（如图6所示）包括P型外延层4中的N阱12，N阱12中具有分别与集电极金属55相连的P⁺集电极区35、与发射极金属56相连的P⁺发射极区36、与基极金属57相连的N⁺基区接触区43。器件在工作状态下，P⁺集电极区35和P⁺发射极区36、N阱12、P型外延层4和P型衬底之间构成纵向寄生PNP，由于寄生PNP管基区为结深较大的N阱区12，电流放大系数很小以至纵向的寄生效应可忽略。

所述低压NPN器件（如图7所示）包括P型外延层4中的N阱13，N阱13中具有P阱18和与集电极金属58相连的N⁺集电极接触区44；P阱18中具有分别与与发射极金属59相连的N⁺发射极区45、与基极金属60相连的P⁺基区接触区37。器件在工作状态下，P阱18、N阱13、P型外延层4和P型衬底之间构成纵向寄生PNP，由于寄生PNP管基区为结深较大的N阱区13，电流放大系数很小以至纵向的寄生效应可忽略。

上述基于P型外延层的BCD集成器件的制造方法包括以下步骤：

第十三步：淀积介质层形成金属前介质46厚度0.5μm～3μm；

所增加N型埋层5～7增大了纵向寄生PNP管基区的掺杂浓度可有效减小电流放大系数，因而消除寄生效应。

本发明制造过程中器件参数如下：P型衬底1电阻率为10～200Ω·cm；N型埋层2～3杂质注入剂量为1E12cm^-2～1E16cm^-2；P型外延层4浓度为1E14cm^-3～1E16cm^-3，厚度为5μm～100μm；N型埋层5～7杂质注入剂量为1E12cm^-2～1E16cm^-2；P型外延层8浓度为1E14cm^-3～1E16cm^-3，厚度为5μm～15μm；N阱9～13杂质注入剂量为1E12cm^-2～1E15cm^-2，结深5μm～25μm；N型缓冲层14杂质注入剂量为1E12cm^-2～1E15cm^-2；P阱15～18杂质注入剂量为1E12cm^-2～1E14cm^-2；场氧化层19厚度0.3μm～2μm；栅氧化层20～23厚度为7nm～100nm；P⁺各区30～37杂质注入剂量为1E15cm^-2～2E16cm^-2；N⁺各区38～45杂质注入剂量为1E15cm^-2～2E16cm^-2；金属前介质46厚度0.5μm～3μm。

通过二维仿真软件MEDICI验证，传统高压nLDMOS器件，如图9（a）所示，主要参数如下：漂移区长度70μm，结深7μm，注入剂量2E12cm^-2；衬底电阻率100Ω·cm。本发明集成的高压nLDMOS器件，如图9（b）所示，主要参数如下：漂移区长度70μm，结深7μm，注入剂量2E12cm^-2；衬底浓度电阻率50Ω·cm；N型埋层2长度20μm，结深2μm，位于器件体内20μm处，注入剂量1.7E12cm^-2。

通过仿真，传统高压nLDMOS器件与所述高压nLDMOS器件击穿时等势线分布如图10所示。衬底电阻率的降低虽然引起向衬底方向耗尽区宽度变窄，N型埋层的引入会使P型外延层与N型埋层界面的P/N结处电势分布较密，即引入新的电场尖峰，补偿了衬底电阻率降低引起的击穿电压的减小。

传统高压nLDMOS器件与所述高压nLDMOS器件击穿电压仿真结果对比如图11所示，传统nLDMOS可以在100Ω·cm的衬底电阻率下实现700V的耐压，本发明引入N型埋层，在50Ω·cm的衬底电阻率下即可实现相同的耐压，降低了硅片的制造成本。

传统高压nLDMOS器件与所述高压nLDMOS器件击穿时漏极下方纵向电场分布对比如图12所示，N型埋层的引入使得所述高压nLDMOS器件在P型外延层与N型埋层界面的P/N结处产生一个新的电场峰值。击穿电压为电场与坐标轴所围图形的面积。尽管衬底电阻率的降低造成电场斜率的增大，从而导致部分区域电场与纵坐标所围的面积减小，但新的电场峰值的引入，使得增加的面积抵消掉减小的面积，从而维持纵向击穿电压几乎不变。

本发明中所集成的高压器件与与常规高压器件相比，有更低的制造成本。将高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件单片集成，减小芯片面积，增大了芯片的应用领域。本发明所构成的BCD器件可以用于AC-DC开关电源IC和高压栅驱动IC等高压功率集成电路中。

Claims

1.一种基于P型外延层的BCD集成器件，包括集成于同一P型衬底（1）上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件；其特征在于：所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件、低压PNP器件，以及低压NPN器件制作于P型衬底表面的P型外延层（4）中，并通过P型外延层（4）形成器件之间的自隔离；

所述P型外延层（4）包括第一P型外延层（401）和第二P型外延层（402），其中第二P型外延层（402）是在第一P型外延层（401）表面二次外延生成的；

所述高压nLDMOS器件下方的P型衬底（1）和第一P型外延层（401）之间具有第一N型埋层（2）；所述高压nLIGBT器件下方的P型衬底（1）和第一P型外延层（401）之间具有第二N型埋层（3）；所述低压PMOS器件和低压NMOS器件下方的第一P型外延层（401）和第二P型外延层（402）之间具有第三N型埋层（5）；所述低压PNP器件下方的第一P型外延层（401）和第二P型外延层（402）之间具有第四N型埋层（6）；所述低压NPN器件下方的第一P型外延层（401）和第二P型外延层（402）之间具有第五N型埋层（7）。

2.根据权利要求1所述的基于P型外延层的BCD集成器件，其特征在于：

所述高压nLDMOS器件包括P型外延层（4）中的N阱（9）和P阱（15），P阱（15）中具有并排、且与源极金属（47）相连的P⁺阱接触区（30）和N⁺源极区（38），N阱（9）中具有与漏极金属（48）相连的N⁺漏极区（39）；N阱（9）和P阱（15）之间间隔的P型外延层（4）表面具有栅氧化层（20），栅氧化层（20）的表面具有多晶硅栅（24）；N阱（9）表面具有场氧化层（19），场氧化层（19）与漏极金属（48）之间具有多晶硅场板（28）；多晶硅栅（24）、源极金属（47）和漏极金属（48）之间具有金属前介质（46）；

所述高压nLIGBT器件包括P型外延层（4）中的N阱（10）和P阱（16），P阱（16）中具有并排、且与阴极金属（49）相连的P⁺阱接触区（31）和N⁺阴极区（40），N阱（10）中具有N型缓冲层（14），N型缓冲层（14）中具有与阳极金属（50）相连的P⁺阳极区（32）；N阱（10）和P阱（16）之间间隔的P型外延层（4）表面具有栅氧化层（21），栅氧化层（21）的表面具有多晶硅栅（25）；N阱（10）表面具有场氧化层（19），场氧化层（19）与阳极金属（50）之间具有多晶硅场板（29）；多晶硅栅（25）、阴极金属（49）和阳极金属（50）之间具有金属前介质（46）；

所述低压PMOS器件和包括P型外延层（4）中的N阱（11），N阱（11）中具有分别与源极金属（51）相连的P⁺源极区（33）和与漏极金属（52）相连的P⁺漏极区（34）；P⁺源极区（33）和P⁺漏极区（34）之间的N阱（11）的表面具有栅氧化层（22），栅氧化层（22）的表面具有多晶硅栅（26）；

所述低压NMOS器件包括P型外延层（4）中与所述低压PMOS器件共用的N阱（11），N阱（11）中具有P阱（17），P阱（17）中具有分别与源极金属（53）相连的N⁺源极区（41）和与漏极金属（54）相连的N⁺漏极区（42）；N⁺源极区（41）和N⁺漏极区（42）之间的N阱（11）的表面具有栅氧化层（23），栅氧化层（22）的表面具有多晶硅栅（27）；

所述低压PNP器件包括P型外延层（4）中的N阱（12），N阱（12）中具有分别与集电极金属（55）相连的P⁺集电极区（35）、与发射极金属（56）相连的P⁺发射极区（36）、与基极金属（57）相连的N⁺基区接触区（43）；

所述低压NPN器件包括P型外延层（4）中的N阱（13），N阱（13）中具有P阱（18）和与集电极金属（58）相连的N⁺集电极接触区（44）；P阱（18）中具有分别与与发射极金属（59）相连的N⁺发射极区（45）、与基极金属（60）相连的P⁺基区接触区（37）。

3.一种基于P型外延层的BCD集成器件的制造方法，包括以下步骤：

第一步：在P型衬底（1）中，离子注入N型杂质扩散形成高压nLDMOS器件所需的第一N型埋层（2）和高压nLIGBT器件所需的第二N型埋层（3）；P型衬底电阻率为10～200Ω·cm，N型杂质注入剂量为1E12cm^-2～1E16cm^-2；

第二步：在P型衬底（1）上，外延形成第一P型外延层（401），第一P型外延层（401）浓度为1E14cm^-3～1E16cm^-3，厚度为5μm～100μm；

第三步：在第一P型外延层（401）中，离子注入N型杂质形成低压PMOS器件和低压NMOS器件所需的第三N型埋层（5）、低压PNP器件所需的第四N型埋层（6），以及低压NPN器件所需的第五N型埋层（7）；N型杂质注入剂量为1E12cm^-2～1E16cm^-2；

第四步：在第一P型外延层（401）上，二次外延形成第二P型外延层（402），外延层浓度为1E15cm^-3～1E16cm^-3，外延层厚度为5μm～15μm；

第五步：在第一N型埋层（2）上方的第二P型外延层（402）中，离子注入N型杂质扩散形成高压nLDMOS器件的N阱（9），在第二N型埋层（3）上方的第二P型外延层（402）中，离子注入N型杂质扩散形成高压nLIGBT器件的N阱（10），在第三N型埋层（5）上方的第二P型外延层（402）中，离子注入N型杂质扩散形成低压PMOS器件和低压NMOS器件共用的N阱（11），在第四N型埋层（6）上方的第二P型外延层（402）中，离子注入N型杂质扩散形成低压PNP器件的N阱（12），在第五N型埋层（7）上方的第二P型外延层（402）中，离子注入N型杂质扩散形成低压NPN器件的N阱（13）；N型杂质注入剂量为1E12cm^-2～1E15cm^-2，结深15μm～25μm；

第六步：在第二P型外延层（402）中，离子注入P型杂质扩散形成高压nLDMOS器件、高压nLIGBT器件、低压NMOS器件和低压NPN器件的P阱（15～18），P型杂质注入剂量为1E12cm^-2～1E14cm^-2；

第七步：在高压nLIGBT器件的N阱（10）中，离子注入N型杂质扩散形成高压nLIGBT器件的N型缓冲层（14），N型杂质注入剂量为1E12cm^-2～1E15cm^-2；

第八步：硅局部氧化LOCOS工艺形成场氧化层（19），厚度0.3μm～2μm；

第九步：形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层（20～23），栅氧化层厚度为7nm～100nm；

第十步：形成高压nLDMOS器件的多晶硅栅（24）和多晶硅场板（28），高压nLIGBT器件的多晶硅栅（25）和多晶硅场板（29），低压PMOS器件的多晶硅栅（26）和低压NMOS器件的多晶硅栅（27）；

第十一步：离子注入P型杂质成高压nLDMOS器件的P⁺阱接触区（30），高压nLIGBT器件的P⁺阱接触区（31），高压nLIGBT器件的P⁺阳极区（32），低压PMOS的源极区（33）和漏极区（34），低压PNP的集电极区（35）和发射极区（36），低压NPN的基极区（37）；P型杂质注入剂量为1E15cm^-2～2E16cm^-2；

第十二步：离子注入N型杂质形成高压nLDMOS器件的源极区（38）和漏极区（39），高压nLIGBT器件的阴极区（40），低压NMOS的源极区（41）和漏极区（42），低压PNP的基极区（43），低压NPN的集电极区（44）和发射极区（45）；N型杂质注入剂量为1E15cm^-2～2E16cm^-2；

第十三步：淀积介质层形成金属前介质（46），厚度0.5μm～3μm；

第十四步：金属化形成高压nLDMOS器件的源极金属（47）和漏极金属（48）；高压nLIGBT器件的阴极金属（49）和阳极金属（50）；低压PMOS器件的源极金属（51）和漏极金属（52）；低压NMOS器件的源极金属（53）和漏极金属（54）；低压PNP器件的集电极金属（55）、发射极金属（56）和基极金属（57）；低压NPN器件的集电极金属（58）、发射极金属（59）和基极金属（60）。