CN108281420B - Esd器件结构 - Google Patents

Esd器件结构 Download PDF

Info

Publication number
CN108281420B
CN108281420B CN201810071115.8A CN201810071115A CN108281420B CN 108281420 B CN108281420 B CN 108281420B CN 201810071115 A CN201810071115 A CN 201810071115A CN 108281420 B CN108281420 B CN 108281420B
Authority
CN
China
Prior art keywords
ldmos
region
voltage
well
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810071115.8A
Other languages
English (en)
Other versions
CN108281420A (zh
Inventor
邓樟鹏
苏庆
韦敏侠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201810071115.8A priority Critical patent/CN108281420B/zh
Publication of CN108281420A publication Critical patent/CN108281420A/zh
Application granted granted Critical
Publication of CN108281420B publication Critical patent/CN108281420B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种ESD器件结构，包括：第一P‑LDMOS、第二P‑LDMOS和寄生SCR；所述第一P‑LDMOS和第二P‑LDMOS共用高压P阱(HVPW)，在第一P‑LDMOS漏极和第二P‑LDMOS漏极之间的高压P阱(HVPW)中设置N+区域形成的寄生SCR，所述第一P‑LDMOS和第二P‑LDMOS结构相同，以寄生SCR的N+区域为中心形成左右非对称结构。本发明能提高器件开启后的ESD能力，又能提高器件维持电压和电流，减小ESD器件的latch‑up风险的。

Description

ESD器件结构
技术领域
本发明涉及半导体领域，特别是涉及一种ESD器件结构。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
常规的高压ESD器件一般选用LDMOS，而LDMOS本身的ESD能力都较弱。为了提高ESD能力和设计的灵活性，通常基于LDMOS做一些变形，比如P-LDMOS的漏端（drain）插入N+区域，形成寄生SCR结构，可大幅度的提高ESD保护能力。但是纯粹的SCR结构发生snapback后维持电压Vh一般不超过10V，在高压端口应用有较大的latchup风险。
发明内容
本发明要解决的技术问题是提供一种开启后能提高器件ESD能力，又能提高器件维持电压和电流，减小latch-up风险的ESD器件结构。
为解决上述技术问题本发明提供的ESD器件结构，包括：第一LDMOS、第二LDMOS和寄生SCR；
所述第一PLDMOS和第二LDMOS共用高压P阱（HVPW），在第一LDMOS漏极和第二LDMOS漏极之间的高压P阱（HVPW）中设置N+区域形成的寄生SCR。
进一步改进所述ESD器件结构，所述第一LDMOS和第二LDMOS结构相同，以寄生SCR的N+区域为中心形成左右非对称结构。
进一步改进所述ESD器件结构，所述第一LDMOS栅极和漏极之间场氧区域的宽度大于第二LDMOS栅极和漏极之间场氧区域的宽度。
进一步改进所述ESD器件结构，所述第一LDMOS和第二LDMOS是P-LDMOS。
进一步改进所述ESD器件结构，所述第一P-LDMOS包括：P型衬底、高压N阱、高压P阱、第一P+区域、第二P+区域、第一N+区域和多晶硅栅；
高压N阱和高压P阱并列设置在P型衬底上部，第一P+区域和第一N+区域并列设置在高压N阱上部,第一P+区域和第一N+区域之间设有第一场氧区域，第二场氧区域设置在高压P阱上部，第一P+区域右侧的高压N阱、高压P阱和第二场氧区域上方设有多晶硅栅，第二P+区域设置在第二场氧右侧的高压P阱中。
进一步改进所述ESD器件结构，第一P-LDMOS的多晶硅栅通过第一电阻连接其源极和P型衬底后连接静电端，第二P-LDMOS的多晶硅栅通过第二电阻连接其源极和P型衬底后连接静电端，第二P-LDMOS的漏极和寄生SCR的N+区域相连后接地。
在静电端发生ESD的时候，由于第一P-LDMOS栅极和漏极之间场氧区域的宽度大于第二P-LDMOS栅极和漏极之间场氧区域的宽度，在SCR开启之前，第一P-LDMOS会先于SCR进行ESD电流的泄放。P-LDMOS泄放ESD电流的过程中电阻是较大的，因此静电端电压还会继续抬升，直到SCR开启。因为有第二P-LDMOS组成的分流路径，整个结构的维持电压和电流都比单个SCR结构更高。第二P-LDMOS漏极与SCR的N+区域（第二N+区域）的面积比例会影响维持电压和开启电压，增加第二P-LDMOS漏极(第三P+区域)所占的比例，第二P-LDMOS上流过的电流比例增大，触发电流，触发电压和维持电压都会被提高；为了方便调节第二P-LDMOS漏极与SCR的N+区域（第二N+区域）的面积比例，可以设计成非连续的独立有源区。增大SCR的N+区域（第二N+区域）和第二P-LDMOS漏极之间场氧区域宽度（第四场氧），可以增加SCR的Rb，减小该结构的开启电压。调节第一P-LDMOS多晶硅栅覆盖场氧区域（第二场氧区域）的宽度，第二P-LDMOS场氧区域（第二场氧区域）未覆盖多晶硅栅部分的宽度，以及第二P-LDMOS多晶硅栅覆盖场氧区域（第五场氧区域）的宽度，第二P-LDMOS场氧区域（第五场氧区域）未覆盖多晶硅栅部分的宽度可以调节SCR和P-LDMOS的击穿电压，该结构的击穿特性可以在SCR区域和P-LDMOS区域单独设计，可以灵活设计满足不同耐压的应用需求。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有寄生SCR的ESD器件。
图2是一种图1所示ESD器件的等效电路图。
图3是本发明的结构示意图。
附图标记说明
Psub是P型衬底
HVNW1、HVNW2是第一、第二高压N阱
HVPW是高压P阱
gate1、gate2是第一、第二多晶硅栅
GND是地
R1是第一电阻
R2是第二电阻
N1-N3是第一~第三N+区域
P1-P4是第一~第四P+区域
O1-O6是第一~第六场氧区域
A1是第一P-LDMOS多晶硅栅覆盖第二场氧区域的宽度
B1是第二场氧区域剩余部分的宽度，即没有多晶硅栅覆盖部分的宽度
C1是第一P-LDMOS漏极宽度，即第二P+区域宽度
D1是第三场氧区域宽度
E是SCR的N+区域宽度，即第二N+区域宽度
A2 是第二P-LDMOS多晶硅栅覆盖第五场氧区域的宽度
B2是第五场氧区域剩余部分的宽度，即没有多晶硅栅覆盖部分的宽度
C2是第二P-LDMOS漏极宽度，即第三P+区域宽度
D2是第四场氧区域宽度
Rnw是高压N阱等效电阻
Rpw是高压P阱等效电阻
Vbp是寄生PNP的base电压
Vbn是寄生NPN的base电压
HVSCR用于高压（HV）的SCR结构
具体实施方式
本发明的ESD器件结构，包括：第一LDMOS、第二LDMOS和寄生SCR；
所述第一PLDMOS和第二LDMOS是结构布局相同共用高压P阱（HVPW）的P-LDMOS，在第一P-LDMOS漏极和第二P-LDMOS漏极之间的高压P阱（HVPW）中设置N+区域形成的寄生SCR，第一P-LDMOS和第二P-LDMOS以寄生SCR的N+区域为中心形成左右非对称结构。所述第一LDMOS栅极和漏极之间场氧区域的宽度（A1+B1）大于第二LDMOS栅极和漏极之间场氧区域的宽度（A2+B2），这样设置能降低结构的开启电压。
如图3所示，本发明的ESD一具体实施例包括：P型衬底Psub、第一高压N阱HVNW1、第二高压N阱HVN2、高压P阱HVPW、第一~第三N+区域N1-N3，第一~第四P+区域P1-P4，第一~第六场氧区域O1-O6，第一、第二多晶硅栅gate1、gate2；
P型衬底Psub上部的高压P阱HVPW，高压P阱HVPW两侧的第一高压N阱HVNW1和第二高压N阱HVN2；
第一N+区域N1和第一P+区域P1设置在第一高压N阱HVNW1上部，第一N+区域N1和第一P+区域P1之间设有第一场氧区域O1，第一多晶硅栅gate1覆盖在第一高压N阱HVNW1、高压P阱HVPW和第二场氧区域O2上方；
第三N+区域N3和第四P+区域P4设置在第二高压N阱HVNW2上部，第三N+区域N3和第四P+区域P4之间设有第六场氧区域O6，第二多晶硅栅gate2覆盖在第二高压N阱HVNW2、高压P阱HVPW和第五场氧区域O5上方；
第二N+区域N2设置在高压P阱上部，第二N+区域N2两侧设有第二P+区域P2和第三P+区域P3，第二P+区域P2和第二N+区域N2之间设有第三场氧区域O3，第三P+区域P3和第二N+区域N2之间设有第四场氧区域O4，第二P+区域P2左侧设有第二场氧区域O2，第三P+区域右侧设有第五场氧区域O5。
进一步改进所述ESD器件结构，第一P-LDMOS的多晶硅栅gate通过第一电阻R1连接其源极和P型衬底后连接静电端E，第二P-LDMOS的多晶硅栅通过第二电阻R2如连接其源极和P型衬底后连接静电端E，第二P-LDMOS的漏极和寄生SCR的N+区域相连后接地，第一P-LDMOS的漏极浮空。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种ESD器件结构，其特征在于，包括：第一P-LDMOS、第二P-LDMOS和寄生SCR；
所述第一P-LDMOS和第二P-LDMOS共用高压P阱（HVPW），在第一P-LDMOS漏极和第二P-LDMOS漏极之间的高压P阱（HVPW）中设置N+区域形成的寄生SCR；
其中，第一P-LDMOS的多晶硅栅通过第一电阻连接其源极和P型衬底后连接静电端，第二P-LDMOS的多晶硅栅通过第二电阻连接其源极和P型衬底后连接静电端，第二P-LDMOS的漏极和寄生SCR的N+区域相连后接地，第一P-LDMOS的漏极浮空。
2.如权利要求1所述的ESD器件结构，其特征在于：所述第一P-LDMOS和第二P-LDMOS结构相同，以寄生SCR的N+区域为中心形成左右非对称结构。
3.如权利要求2所述的ESD器件结构，其特征在于：所述第一P-LDMOS栅极和漏极之间场氧区域的宽度大于第二P-LDMOS栅极和漏极之间场氧区域的宽度。
4.如权利要求3所述的ESD器件结构，其特征在于：所述第一P-LDMOS包括：P型衬底、高压N阱、高压P阱、第一P+区域、第二P+区域、第一N+区域和多晶硅栅；
高压N阱和高压P阱并列设置在P型衬底上部，第一P+区域和第一N+区域并列设置在高压N阱上部,第一P+区域和第一N+区域之间设有第一场氧区域，第二场氧区域设置在高压P阱上部，第一P+区域右侧的高压N阱、高压P阱和第二场氧区域上方设有多晶硅栅，第二P+区域设置在第二场氧右侧的高压P阱中。
CN201810071115.8A 2018-01-25 2018-01-25 Esd器件结构 Active CN108281420B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810071115.8A CN108281420B (zh) 2018-01-25 2018-01-25 Esd器件结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810071115.8A CN108281420B (zh) 2018-01-25 2018-01-25 Esd器件结构

Publications (2)

Publication Number Publication Date
CN108281420A CN108281420A (zh) 2018-07-13
CN108281420B true CN108281420B (zh) 2021-06-08

Family

ID=62804937

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810071115.8A Active CN108281420B (zh) 2018-01-25 2018-01-25 Esd器件结构

Country Status (1)

Country Link
CN (1) CN108281420B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148438B (zh) * 2018-07-26 2020-09-25 上海华虹宏力半导体制造有限公司 高压静电保护器件及等效电路
CN110223979B (zh) * 2019-07-17 2021-07-09 昆山国显光电有限公司 静电保护电路、显示面板和显示装置
CN112018105B (zh) * 2020-09-28 2024-01-23 上海华虹宏力半导体制造有限公司 高压静电保护结构
CN113270400B (zh) * 2021-05-21 2022-09-06 南京邮电大学 一种内嵌双mos触发的scr-ldmos型esd保护器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110686A (zh) * 2010-12-17 2011-06-29 无锡华润上华半导体有限公司 一种基于scr的集成电路静电保护器件
CN102623489B (zh) * 2011-01-31 2014-11-26 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法
CN102931234B (zh) * 2011-08-10 2016-01-20 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
US9583603B2 (en) * 2013-02-11 2017-02-28 Nxp Usa, Inc. ESD protection with integrated LDMOS triggering junction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110686A (zh) * 2010-12-17 2011-06-29 无锡华润上华半导体有限公司 一种基于scr的集成电路静电保护器件
CN102623489B (zh) * 2011-01-31 2014-11-26 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法
CN102931234B (zh) * 2011-08-10 2016-01-20 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
US9583603B2 (en) * 2013-02-11 2017-02-28 Nxp Usa, Inc. ESD protection with integrated LDMOS triggering junction

Also Published As

Publication number Publication date
CN108281420A (zh) 2018-07-13

Similar Documents

Publication Publication Date Title
CN108281420B (zh) Esd器件结构
KR101042140B1 (ko) 바이폴라 트랜지스터 베이스 스내치를 사용한 대칭 블로킹 과도전압 억제기
KR20140145263A (ko) 고전압용 esd 트랜지스터 및 그 정전기 보호 회로
US9117673B2 (en) Electrostatic discharge protection circuit including a plurality of doped regions and a gate connected to a capacitor and a resistor
US9252144B2 (en) Field effect transistor and a device element formed on the same substrate
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
CN109994466B (zh) 一种低触发高维持可控硅静电防护器件
US8008687B2 (en) Electrostatic discharge protection device
CN109300895B (zh) Ldmos-scr结构的esd保护器件
US6664599B1 (en) ESD protection device
CN108039365B (zh) 一种晶体管、钳位电路及集成电路
CN210926016U (zh) 一种高压静电防护器件和电路
CN109979929B (zh) 一种高压静电放电钳位保护元件及集成电路芯片
KR101476005B1 (ko) Esd 보호회로
US10249610B1 (en) IGBT coupled to a reverse bias device in series
KR101488566B1 (ko) Ｅｓｄ 보호회로
KR101464334B1 (ko) 반도체 장치의 서지 및 정전기 보호 회로
KR101624677B1 (ko) 고전압 정전기 방지 장치
US8278715B2 (en) Electrostatic discharge protection device
CN113270400B (zh) 一种内嵌双mos触发的scr-ldmos型esd保护器件
KR101463657B1 (ko) Esd 보호회로
CN112992890B (zh) 一种高压静电防护器件和电路
CN108039364B (zh) 一种晶体管、钳位电路及集成电路
TWI705550B (zh) 具有 esd保護元件的半導體裝置
CN114121937A (zh) 防静电保护结构及高压集成电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant