KR101464334B1 - 반도체 장치의 서지 및 정전기 보호 회로 - Google Patents
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Abstract
본 발명은 벌크 기판을 사용한 고전압 PMOS 트랜지스터를 구비한 서지 및 정전기 보호 회로를 제공하고, 본 발명에 따른 서지 및 정전기 보호 회로는, 제 1 전압이 인가되는 제 1 전원 단자와, 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전원 단자와, 제 1 전원 단자와 제 2 전원 단자 사이에 제공된 PMOS 트랜지스터로서, 벌크 기판상에 형성되고, 게이트의 단자는 PMOS 트랜지스터를 제어하기 위한 내부 회로에 연결되고, 소오스의 단자는 제 1 전원 단자에 연결되며, 드레인의 단자는 제 2 전원 단자에 연결된, PMOS 트랜지스터와, PMOS 트랜지스터의 게이트의 단자와 소오스의 단자 사이에 연결된 제 1 보호 수단과, PMOS 트랜지스터의 게이트의 단자와 드레인의 단자 사이에 연결된 제 2 보호 수단을 포함할 수 있으며, 제 1 및 제 2 보호 수단은 제너 다이오드가 될 수 있다.
Description
본 발명은 반도체 장치의 서지 및 정전기 보호 회로에 관한 것으로서, 특히 반도체 장치의 전기적 특성 및 신뢰도를 향상시킬 수 있는 반도체 장치의 서지 및 정전기 보호 회로에 관한 것이다.
일반적으로, 전력 MOS 트랜지스터(Metal Oxide Silicon Field Effect Transistor)는 전압 구동 방식으로 동작하는 소자이며, 큰 전력을 처리하기 위해 설계된 스위칭 디바이스로서 전원 공급 장치, 변환기, 모터 제어기 등에 널리 사용된다. 산업용 모터 구동에 사용되는 전력 MOS 트랜지스터는 동작 상태에서 낮은 온 저항이 전력 공급의 손실을 줄여줌으로 효율을 높이고 결과적으로 저전력 구현을 가능하게 한다. 또한, 스위칭 특성이 우수하며 입력 임피던스가 크기 때문에 구동 회로를 단순화할 수 있는 장점이 있다. 하지만, 고전압 MOS 트랜지스터의 경우 고전압 특성 향상을 위해 항복 전압을 증가시키려면 드리프트 영역의 비저항과 두께를 증가시켜야 하며 따라서 온-저항 특성이 항복 전압의 증가에 따라 급격히 증가하는 문제가 있었다.
참고로, 특허문헌 1에는 고전압 MOS 디바이스를 제조하기 위한 방법을 개시하고, 개시된 고전압 MOS 디바이스는 소오스 영역으로부터 게이트를 분리하기 위한 게이트 산화막을 포함하고, 이 게이트 산화막 아래에 확산 영역을 포함하며, 서로 다른 도판트 농도를 갖는 제 1 웰 및 제 2 웰을 가로질러 연장되도록 소오스-드레인 영역 주위의 채널 영역을 형성함으로써, 고농도를 갖는 채널 영역과 저농도를 갖는 채널 영역을 형성하여, 전기 브레이크다운 현상을 피하기 위하여 저농도를 갖는 채널 영역을 이용할 수 있는, 고전압 MOS 디바이스를 제조하기 위한 방법이 기재되어 있다.
또한, 특허문헌 2에는 LDMOS(Lateral Double-diffused MOS) 디바이스 및 그 제조 방법을 개시하고, LDMOS의 임계 전압을 낮추거나 높이기 위해 채널 영역 내에 얇은 게이트 절연층을 제공하기 위한 LDMOS 디바이스 및 그 제조 방법이 기재되어 있다.
또한, 특허문헌 3에는 LDMOS 트랜지스터의 동작 저항(On-Resistance)을 감소시킬 수 있는 전력 MOS 트랜지스터 제조 방법을 개시하고, 개시된 LDMOS 트랜지스터는 채널과 드레인 사이에 측면 확산된 정션(Junction)인 드리프트 영역을 형성하고, 드리프트 영역 위에 로코스(LOCOS : Local Oxidation of Silicon) 방식으로 게이트 산화막을 형성한 후, 게이트 전극과 동일한 다결정 실리콘의 전극, 즉 필드 플레이트(Field Plate)를 게이트 전극과 연결함으로써 소자 동작 시 전류가 수평으로 흐르게 할 수 있으며, 동시에 높은 문턱 전압을 구현할 수 있는 구조가 기재되어 있다.
그리고, 특허문헌 4에는 반도체 장치의 정전기 보호 회로가 개시되어 있는데, 신호 입/출력 패드와 내부 회로 사이에 연결된 신호 전송라인, 전원 전압단과 신호 전송 라인 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 PNP 바이폴라 트랜지스터, 및 신호 전송 라인과 접지 전압단 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 NPN 바이폴라 트랜지스터를 구비하고, 신호 입/출력 패드와 다수의 PNP 바이폴라 트랜지스터 및 다수의 NPN 바이폴라 트랜지스터의 접속 노드 사이에 입/출력되는 신호를 버퍼링하기 위한 신호 버퍼링부를 더 구비하여, 정전기로부터 내부 회로를 보호하기 위한 반도체 장치의 정전기 보호 회로가 기재되어 있다.
본 발명의 목적은 종래의 문제점을 해소하면서 고전압 MOS 트랜지스터의 드레인 전류 구동 능력을 일정한 수준으로 유지하면서 산화물의 신뢰도를 유지할 수 있는 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로를 제공하기 위한 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명은 벌크 기판을 사용한 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로로서, 제 1 전압이 인가되는 제 1 전원 단자와, 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전원 단자와, 제 1 전원 단자와 제 2 전원 단자 사이에 제공된 PMOS 트랜지스터로서, 게이트의 단자는 PMOS 트랜지스터를 제어하기 위한 내부 회로에 연결되고, 소오스의 단자는 제 1 전원 단자에 연결되며, 드레인의 단자는 제 2 전원 단자에 연결된, PMOS 트랜지스터와, PMOS 트랜지스터의 게이트의 단자와 소오스의 단자 사이에 연결된 제 1 보호 수단과, PMOS 트랜지스터의 게이트의 단자와 드레인의 단자 사이에 연결된 제 2 보호 수단을 포함할 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 제 1 및 제 2 보호 수단은 제너 다이오드가 될 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 제 1 및 제 2 보호 수단은 PMOS 트랜지스터의 출력단과 내부 회로 사이의 전류 경로를 방지하기 위한 다이오드를 더 포함할 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 고전압 PMOS 트랜지스터는 플레이너(Planar) PMOS 트랜지스터가 될 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 소오스 및 드레인의 영역으로부터 게이트를 분리하기 위한 게이트 산화막의 두께(d)는 360[Å]가 될 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 드레인의 영역을 P+ 로 형성함으로써, 드레인-소오스의 동작 저항을 현저하게 감소시킬 수 있다.
또한, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서, 고전압 PMOS 트랜지스터는 자동차의 전원 장치에 사용될 수 있다.
본 발명은 PMOS 트랜지스터의 게이트와 드레인 양단에 제너 다이오드가 연결되고, 또한, PMOS 트랜지스터의 게이트와 소오스 양단에 제너 다이오드가 연결되도록 구성되어, 요구되는 고전압에 유연하게 적응하면서 서지 및 정전기에 따른 산화물의 신뢰도를 유지할 수 있는 효과가 있다.
도 1a는 종래의 정전기 보호 장치를 구조를 개략적으로 도시한 수직 단면도이다.
도 1b는 도 1a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면.
도 2a는 본 발명에 따른 정전기 보호 장치를 구조를 개략적으로 도시한 수직 단면도이다.
도 2b는 도 2a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면.
도 1b는 도 1a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면.
도 2a는 본 발명에 따른 정전기 보호 장치를 구조를 개략적으로 도시한 수직 단면도이다.
도 2b는 도 2a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 종래의 정전기 보호 장치를 구조를 개략적으로 도시한 수직 단면도이고, 도 1b는 도 1a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면이다. 도 1a 및 도 1b를 참조하면, 정전기 보호 회로에 일반적으로 사용되는 PMOS 트랜지스터의 구조는 벌크 기판(4)(n형 기판 또는 n형 웰) 상에 형성된 p+형의 확산 영역(2 및 3)을 포함한다. 이 경우, PMOS 트랜지스터의 게이트(1)는 소오스(2)와 연결되어 있으며, p+형의 소오스(또는 드레인)(2)가 입력 전압인 제 1 입력 단자(VH)에 연결되고, p+형의 드레인(또는 소오스)(3)이 기판 전압인 제 2 입력 단자(VL)에 연결된다. 여기서, p+는 p형의 이온들이 고농도로 주입되고 확산되어 있는 영역을 의미한다.
본 명세서에는 PMOS 트랜지스터의 구조를 설명하고 있지만, 이에 제한을 두지 않으며, NMOS 트랜지스터의 구조에도 적용할 수 있으며, 더욱이, 현재의 자동차 전원 장치에 사용되는 고전압 LDPMOS의 수직 구조에도 적용될 수 있다.
종래 기술에 따른 구조를 갖는 PMOS 트랜지스터의 정상 동작을 위해서는, 전기 항복 현상을 피하도록 PMOS 트랜지스터의 드레인(3)과 기판(4)간 또는 PMOS 트랜지스터의 소오스(2)와 기판(4)간의 역방향 항복 전압이 입력 전위 이상의 값을 갖도록 제작해야 하고, 또한, PMOS 트랜지스터의 드레인(3)과 게이트(1)간 또는 PMOS 트랜지스터의 소오스(2)와 게이트(1)간의 산화물이 파괴되지 않도록 산화물의 신뢰도를 높여야 한다. 이때, PMOS 트랜지스터의의 드레인(3)과 기판(4)간 또는 PMOS 트랜지스터의 소오스(2)와 기판(4)간의 역방향 항복 전압은 기판 농도의 함수이고, 기판 농도를 낮게 제작하면 역방향 항복 전압이 증가하므로, 핀치-스루(Punch-Through)가 발생되지 않도록 채널 농도와 길이를 조절하면, 쉽게 항복 현상을 피할 수 있다.
그러나, 입력 전위 조건에서 산화물의 신뢰도를 확보하기 위해서는 산화물에 인가되는 전계값이 임계치 이상이 되지 않도록 산화물을 제작해야 한다. 일반적으로 막질이 양호한 게이트 산화물을 얻기 위해서는 각 공정마다 건식(Dry) 공정과 습식(Wet) 공정이 적절하게 조합된 공정 조건이 사용되지만, 공정 조건 만으로는 충분한 신뢰도를 확보할 수 없기 때문에, 산화물의 두께를 조절하여 산화물 내에 인가되는 전계의 세기가 임계치를 넘지 않도록 제작함으로써 신뢰도를 확보해야 한다.
또한, 종래의 고전압 LDPMOS 트랜지스터의 구조에 있어서, LDPMOS 트랜지스터의 드레인(3)의 전극에 높은 전위가 인가되면, LDPMOS 트랜지스터의 게이트(1)와 드레인(3)간의 전위차가 증가하고, 이로 인해 산화물에 인가된 전계의 세기는 임계치를 넘는 문제가 발생한다. 이를 피하기 위해, LDPMOS 트랜지스터의 드레인(3)의 영역의 불순물 농도를 낮추거나, 게이트 산화물의 두께를 증가시키는 방법을 사용하고 있다.
LDPMOS 트랜지스터의 드레인 영역의 불순물 농도를 낮추는 방법은 LDPMOS 트랜지스터의 드레인과 기판간의 공핍 영역을 확대시킴으로써 공핍 영역내에서 대부분의 드레인 인가 전위가 소모되도록 소자를 설계한다. 고전압 LDPMOS의 수직 구조에 있어서, 소오스(1)와 드레인(2) 간의 저항 성분은 소오스 영역, 드레인 영역의 시트 저항, 채널 저항, 확장된 드레인 저항의 합으로 구성되며, 이러한 저항이 고전압 LDPMOS의 성능을 결정하는 드레인-소오스 동작 저항이며, 이 동작 저항은 작은 값을 가져야 칩의 단면적을 작게 만들 수 있다. 그러나, 확장된 드레인 저항은 드레인 전극에 인가된 높은 전압의 대부분을 흡수해야 하므로, 1[kOhm/sq] 이상의 높은 시트 저항을 가져야 한다. 따라서, 제품의 스펙(spec) 상에 제시된 드레인-소오스 동작 저항을 갖기 위해서는 채널 폭을 길게 제작해야 한다.
그러나, 5V 이상의 전원 전압에서 동작하는 소자에 적용되는 산화물이 제품의 신뢰성을 보증하기 위해서는, 최대 인가 전계가 대략 4[MV/cm]가 필요하며, 이에 따라, 12V 전원 장치에 필요한 산화물 두께는 최소 330[Å]이 필요하며, 10% 정도의 공정 마진을 감안하여 360[Å]가 필요하다. 이 경우, 채널의 게이트 산화물 두께를 작게 제작할 수 있기 때문에, 증가된 전류 구동 능력을 얻을 수 있지만, LDPMOS 트랜지스터의 드레인 영역의 저항이 증가하기 때문에, LDPMOS 트랜지스터의 동작 저항이 증가하는 단점이 있다.
또한, 게이트 산화물의 두께를 증가시키는 방법은 산화물을 두껍게 제작하여 산화물에 인가되는 전계를 작게 만드는 방법이다. 산화물에 인가된 전계는 산화물 양단에 인가된 전위에 비례하고, 산화물 두께에 반비례하므로, 산화물 양단에 인가된 최대 전위에 대하여 산화물의 두께를 증가시키면 산화물에 인가되는 전계를 감소시킬 수 있다. 그러나, 50[V]가 드레인 영역에 전계가 인가되는 경우에는 산화물이 파괴되지 않도록 도 1a에 도시된 두께(d)가 1250[Å] 이상 필요하다. 이러한 산화물 두께가 큰 경우 전류 구동 능력이 현저하게 저하되므로 플레이너(Planar) PMOS 트랜지스터의 동작 저항이 증가되어 원하는 규격을 만족시키기 위해서는 칩 면적을 증가시켜야하는 문제가 있다.
이에 따라, 현재 사용되는 고전압 LDPMOS 트랜지스터의 구조는, 확장된 드레인 영역의 불순물 농도가 낮기 때문에 드레인-소오스 동작 저항이 증가하고, 산화물 두께가 크기 때문에 동작 저항이 현저하게 증가하며, 이에 따라, 채널 폭이 증가하고 칩 면적이 증가하는 단점이 있다.
다음, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로를 설명한다.
도 2a는 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 장치를 구조를 개략적으로 도시한 수직 단면도이고, 도 2b는 도 2a에 도시된 정전기 보호 장치의 등가 회로를 개략적으로 도시한 도면이다.
본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로는, 도 2a 및 도 2b에 도시된 것처럼, n+ 벌크 기판을 사용한 고전압 PMOS 트랜지스터를 포함하는 서지 및 정전기 보호 회로로서, 제 1 전압이 인가되는 제 1 전원 단자(VH)와, 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전원 단자(VL)와, 제 1 전원 단자(VH)와 상기 제 2 전원 단자(VL) 사이에 제공된 PMOS 트랜지스터로서, 게이트(1)의 단자는 PMOS 트랜지스터를 제어하기 위한 내부 회로(7)에 연결되고, 소오스(2)의 단자는 제 1 전원 단자(VH)에 연결되며, 드레인(3)의 단자는 제 2 전원 단자(VL)에 연결된, PMOS 트랜지스터와, PMOS 트랜지스터의 게이트(1)의 단자와 소오스(2)의 단자 사이에 연결된 제 1 보호 수단(5)과, PMOS 트랜지스터의 게이트(1)의 단자와 드레인(D)의 단자 사이에 연결된 제 2 보호 수단(6)을 포함한다.
본 발명에 따라, 도 2a에 도시된 것처럼, 고전압 PMOS 트랜지스터의 소오스(2)의 영역 및 드레인(3)의 영역과 게이트(1)의 영역 사이에 게이트 산화막을 보호하기 위한 제너 다이오드(Dz1 및 Dz2) 및 다이오드(D1 및 D2)를 포함하는 제 1 및 제 2 보호 수단(5 및 6)을 포함한다. 이러한 구성에 따라, 산화물의 신뢰도를 유지할 뿐만아니라 도 2a에 도시된 것처럼, 게이트 산화막의 두께(d)를 약 360Å으로 작게 제작할 수 있고, 또한, 드레인 영역을 P+ 로 형성함으로써, 드레인-소오스의 동작 저항을 현저하게 감소시킬 수 있다.
본 발명에 따라, 산화막 보호를 위한 제 1 및 제 2 보호 수단(5 및 6)을 이용하여 고전압 PMOS 트랜지스터의 드레인(3)과 게이트(1) 사이의 인가 전위를 고정함으로써, 산화물의 신뢰도를 유지할 수 있다.
이하, 본 발명에 따른 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로의 동작 설명을 설명한다. 도 2b도에 도시된 PMOS 트랜지스터의 게이트(1)와 드레인(3) 및 소오스(2)간의 소신호 캐패시턴스는 채널 영역의 게이트 산화물 캐패시터에 비해 작은 값을 갖는다. 이 경우, 서지 또는 정전기 방전(ESD) 또는 다른 원인들에 의해 발생되는 과도 전압이 소오스(2)의 전극에 인가된 경우, Vx 지점의 순간 전위가 소오스 인가 전위까지 도달하므로, 게이트 산화물(두께:360[Å]-10%=320[Å])에 인가되는 전계가 7.5MV/cm 이상이 되어 약한 산화물은 파괴될 수 있다. 따라서, 게이트(1)와 드레인(3)간의 산화물의 파괴를 방지하기 위한 추가적인 보호 수단(6)을 연결함으로써, 산화물에 인가되는 전계가 임계치 이하가 되도록 구성할 수 있다.
여기서, PMOS 트랜지스터의 게이트(1)와 드레인(3)간에 추가적인 보호 수단(6)은 제너 다이오드(Dz2)를 사용하여 연결함으로써 제너 항복을 유도하여, 게이트(1)와 드레인(3)간의 전위가 임계치 이하가 되도록 구성한다. PMOS 트랜지스터의 게이트(1)와 드레인(3)간에 제너 다이오드(Dz2)를 연결하면 게이트(1)에 제너 다이오드(Dz2)의 전압 이상이 유기되지 못하므로, 제너 다이오드(Dz2)를 게이트 산화물 내압 이내로 설계하면 산화물의 신뢰도를 확보할 수 있다.
또한, PMOS 트랜지스터의 드레인(3)과 게이트(1) 사이에 제너 다이오드(Dz2)가 연결되는 경우, 출력단과 내부 회로 간에 전류가 흐를 수 있는 경로가 형성된다. 예를 들어, 출력단이 5[V] 이고, PMOS 트랜지스터를 제어하는 내부 회로(7)인 NPN BJT가 포화 영역에서 동작하는 경우(콜렉터와 에미터 양단에 0.25[V]가 감소)에, 출력단과 내부 회로간 전류 경로가 생기는 것을 막기 위해, 제너 다이오드(Dz2)에 다이오드(D2)가 직렬로 연결될 수 있다.
본 발명에 따른 추가적인 보호 수단인 제너 다이오드(Dz2)를 사용할 때, PMOS 트랜지스터의 소오스(2)와 게이트(1) 간의 인가 전위를 고정함으로써, 산화물 신뢰도를 유지할 수 있는데, 예를 들어, 자동차용 전원 단에 서지 전압이 유입되는 경우, 0.1초라는 긴 시간 동안 50[V]에 이르는 고전압이 칩의 내부에 유입되는 상황에도, 산화물의 품질이 보장되어야 한다(ISO 7637-2 Load Dump Spec.). 따라서, 50[V]가 입력 전원이 인가되는 경우, 산화물 파괴를 막기 위해 연결된 제너 다이오드(Dz2)의 동작 전압을 25[V]로 설계한 후, PMOS 트랜지스터의 게이트(1)와 드레인(3) 양단에 제너 다이오드(Dz2)의 전압 25[V]가 인가되도록 설계된 제너 다이오드를 연결하고, 또한, 나머지 제너 다이오드(Dz1)의 전압 25[V]가 PMOS 트랜지스터의 게이트(1)와 소오스(2) 양단에 인가되도록, 게이트(1)와 드레인(3) 양단에 연결된 제너 다이오드(Dz2)와 동일하게 게이트(1)와 소오스(2) 양단에 제너 다이오드(Dz1)를 연결한다.
따라서, 본 발명에 따라, PMOS 트랜지스터의 게이트(1)와 드레인(3) 양단에 제너 다이오드(Dz2)의 전압 25[V]가 인가되도록 하고, 또한, PMOS 트랜지스터의 게이트(1)와 소오스(2) 양단에 나머지 제너 다이오드(Dz1)의 전압 25[V]가 인가되도록 구성함으로써, 산화물의 신뢰도를 유지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
1: 게이트
2: 소오스
3: 드레인
4: 기판
5,6: 보호 수단
7: 내부 회로
2: 소오스
3: 드레인
4: 기판
5,6: 보호 수단
7: 내부 회로
Claims (7)
- 벌크 기판을 사용한 고전압 PMOS 트랜지스터를 구비한 반도체 장치의 서지 및 정전기 보호 회로에 있어서,
제 1 전압이 인가되는 제 1 전원 단자(VH)와,
상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전원 단자(VL)와,
상기 제 1 전원 단자(VH)와 상기 제 2 전원 단자(VL) 사이에 제공된 고전압 PMOS 트랜지스터로서, 게이트(1)의 단자는 고전압 PMOS 트랜지스터를 제어하기 위한 내부 회로(7)에 연결되고, 소오스(2)의 단자는 상기 제 1 전원 단자(VH)에 연결되며, 드레인(3)의 단자는 상기 제 2 전원 단자(VL)에 연결된, 상기 고전압 PMOS 트랜지스터와,
상기 고전압 PMOS 트랜지스터의 게이트(1)의 단자와 소오스(2)의 단자 사이에 연결된 제 1 보호 수단(5)과, 고전압 PMOS 트랜지스터의 게이트(1)의 단자와 드레인(D)의 단자 사이에 연결된 제 2 보호 수단(6)을 포함하고,
상기 제 1 보호 수단(5) 및 상기 제 2 보호 수단(6)은 상기 고전압 PMOS 트랜지스터의 출력단과 내부 회로 사이의 전류 경로를 방지하기 위한 다이오드(D1 및 D2)를 더 포함하는 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로. - 제 1 항에 있어서,
상기 제 1 및 제 2 보호 수단(5 및 6)은 제너 다이오드(Dz1 및 Dz2)인 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로. - 삭제
- 제 1 항 또는 제 2 항에 있어서,
상기 고전압 PMOS 트랜지스터는 플레이너(Planar) PMOS 트랜지스터인 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 게이트의 산화물의 두께(d)는 360[Å]인 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 드레인의 영역은 P+ 로 형성되는 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 고전압 PMOS 트랜지스터는 자동차의 전원 장치에 사용되는 것을 특징으로 하는, 반도체 장치의 서지 및 정전기 보호 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20140008855A KR101464334B1 (ko) | 2014-01-24 | 2014-01-24 | 반도체 장치의 서지 및 정전기 보호 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20140008855A KR101464334B1 (ko) | 2014-01-24 | 2014-01-24 | 반도체 장치의 서지 및 정전기 보호 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101464334B1 true KR101464334B1 (ko) | 2014-11-25 |
Family
ID=52291376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20140008855A KR101464334B1 (ko) | 2014-01-24 | 2014-01-24 | 반도체 장치의 서지 및 정전기 보호 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101464334B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11114850B2 (en) | 2018-12-21 | 2021-09-07 | Silicon Works Co., Ltd. | Electrostatic discharge protection circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198131B1 (en) * | 1998-12-07 | 2001-03-06 | United Microelectronics Corp. | High-voltage metal-oxide semiconductor |
| JP2003068759A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 半導体装置およびその製造方法 |
| JP2013197128A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 半導体装置 |
-
2014
- 2014-01-24 KR KR20140008855A patent/KR101464334B1/ko active IP Right Grant
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