JP2003068759A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 炭化珪素パワーデバイスを、静電気、サージ
エネルギ、過昇温などから保護できる半導体装置および
その製造方法を提供することを目的とする。 【解決手段】 本実施例の半導体装置においては、Ｓｉ
Ｃ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を保護する
ための保護用ダイオード４，６，８とを同一チップ上に
有している。第１及び第２のツェナーダイオード群４，
６によって、ＳｉＣ−ＪＦＥＴ２にかかるサージ電圧を
クランプしたり、サージエネルギを放出したりすること
ができる。また、感温ダイオード８を用いて、ＳｉＣ−
ＪＦＥＴ２の温度を求め、所定温度以上になった場合に
ＳｉＣ−ＪＦＥＴ２をオフさせることによって、ＳｉＣ
−ＪＦＥＴ２を過昇温による破壊から保護することがで
きる。
エネルギ、過昇温などから保護できる半導体装置および
その製造方法を提供することを目的とする。 【解決手段】 本実施例の半導体装置においては、Ｓｉ
Ｃ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を保護する
ための保護用ダイオード４，６，８とを同一チップ上に
有している。第１及び第２のツェナーダイオード群４，
６によって、ＳｉＣ−ＪＦＥＴ２にかかるサージ電圧を
クランプしたり、サージエネルギを放出したりすること
ができる。また、感温ダイオード８を用いて、ＳｉＣ−
ＪＦＥＴ２の温度を求め、所定温度以上になった場合に
ＳｉＣ−ＪＦＥＴ２をオフさせることによって、ＳｉＣ
−ＪＦＥＴ２を過昇温による破壊から保護することがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素パワー
デバイスを有する半導体装置およびその製造方法に関す
る。
デバイスを有する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】従来、炭化珪素半導体デバイス（トラン
ジスタ）として、例えば特開２０００−３１２００８号
公報に開示されているような炭化珪素静電誘導型トラン
ジスタ（ＪＦＥＴ）が知られている。
ジスタ）として、例えば特開２０００−３１２００８号
公報に開示されているような炭化珪素静電誘導型トラン
ジスタ（ＪＦＥＴ）が知られている。
【０００３】
【発明が解決しようとする課題】こうした炭化珪素半導
体デバイスを実際にインバータ等のスイッチング素子と
して利用する場合、製造工程等で発生する人体や機械の
静電気、モータロック時の過剰電流による過昇温、そし
て特に、インバータ駆動時に発生するモータの逆起電力
サージエネルギによる破壊から炭化珪素半導体デバイス
を保護して、その信頼性を確保する必要がある。炭化珪
素半導体デバイスでアバランシェブレークダウンが発生
すると、生成電流がゲート端子に流れ込みゲート制御回
路部を破壊してしまうという問題も発生する。
体デバイスを実際にインバータ等のスイッチング素子と
して利用する場合、製造工程等で発生する人体や機械の
静電気、モータロック時の過剰電流による過昇温、そし
て特に、インバータ駆動時に発生するモータの逆起電力
サージエネルギによる破壊から炭化珪素半導体デバイス
を保護して、その信頼性を確保する必要がある。炭化珪
素半導体デバイスでアバランシェブレークダウンが発生
すると、生成電流がゲート端子に流れ込みゲート制御回
路部を破壊してしまうという問題も発生する。
【０００４】本発明は、こうしたことを背景としてなさ
れたものであり、スイッチング素子として用いられる炭
化珪素半導体デバイス（以下、「炭化珪素パワーデバイ
ス」という）を、静電気、サージエネルギ、過昇温など
から保護できる半導体装置およびその製造方法を提供す
ることを目的とする。
れたものであり、スイッチング素子として用いられる炭
化珪素半導体デバイス（以下、「炭化珪素パワーデバイ
ス」という）を、静電気、サージエネルギ、過昇温など
から保護できる半導体装置およびその製造方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】上記課題
を解決するためになされた本発明（請求項１記載）の半
導体装置は、炭化珪素パワーデバイス（炭化珪素パワー
トランジスタ）と、該炭化珪素パワーデバイスを保護す
るための保護用ダイオードと、を同一チップ上に有す
る。
を解決するためになされた本発明（請求項１記載）の半
導体装置は、炭化珪素パワーデバイス（炭化珪素パワー
トランジスタ）と、該炭化珪素パワーデバイスを保護す
るための保護用ダイオードと、を同一チップ上に有す
る。
【０００６】例えばドレイン−ソース間に印加される誘
導負荷のフライバックエネルギや、ゲート端子に加わる
人体や機械からの静電気からの炭化珪素パワーデバイス
の保護は、炭化珪素パワーデバイスの端子に加わる電圧
をツェナーダイオードでクランプしてそれ以上の電圧が
印加されないようにしたり、炭化珪素パワーデバイスを
オンさせたりすることによって実現することが可能であ
る。
導負荷のフライバックエネルギや、ゲート端子に加わる
人体や機械からの静電気からの炭化珪素パワーデバイス
の保護は、炭化珪素パワーデバイスの端子に加わる電圧
をツェナーダイオードでクランプしてそれ以上の電圧が
印加されないようにしたり、炭化珪素パワーデバイスを
オンさせたりすることによって実現することが可能であ
る。
【０００７】請求項１の半導体装置によれば、炭化珪素
パワーデバイスと同一チップ上に保護用ダイオードを有
しているため、そうしたツェナーダイオードとして保護
用ダイオードを用いることによって、炭化珪素パワーデ
バイスをサージエネルギによる破壊から保護することが
できる。ツェナーダイオードを半導体装置に外付けして
保護を図る場合よりも、低コストで、しかもコンパクト
に回路を構成できる。
パワーデバイスと同一チップ上に保護用ダイオードを有
しているため、そうしたツェナーダイオードとして保護
用ダイオードを用いることによって、炭化珪素パワーデ
バイスをサージエネルギによる破壊から保護することが
できる。ツェナーダイオードを半導体装置に外付けして
保護を図る場合よりも、低コストで、しかもコンパクト
に回路を構成できる。
【０００８】また、炭化珪素パワーデバイスの過昇温に
よる破壊からの保護は、その炭化珪素パワーデバイスの
近傍にダイオードを形成し、このダイオードのＩ−Ｖ特
性からチップの温度（即ち炭化珪素パワーデバイスの温
度）を算出して、それが所定温度以上になった場合に、
炭化珪素パワーデバイスをオフするようゲート端子に制
御電圧をかけることによって、実現することができる。
請求項１の半導体装置によれば、保護用ダイオードをそ
の様な温度検出素子として用いることによって、炭化珪
素パワーデバイスの保護を図ることができる。
よる破壊からの保護は、その炭化珪素パワーデバイスの
近傍にダイオードを形成し、このダイオードのＩ−Ｖ特
性からチップの温度（即ち炭化珪素パワーデバイスの温
度）を算出して、それが所定温度以上になった場合に、
炭化珪素パワーデバイスをオフするようゲート端子に制
御電圧をかけることによって、実現することができる。
請求項１の半導体装置によれば、保護用ダイオードをそ
の様な温度検出素子として用いることによって、炭化珪
素パワーデバイスの保護を図ることができる。
【０００９】炭化珪素パワーデバイスとして、例えば請
求項２記載の様に、炭化珪素接合型電界効果トランジス
タ（ＳｉＣ−ＪＦＥＴ）を有する半導体装置について、
本発明（請求項１）を適用すると好ましい。ＪＦＥＴで
は、ＭＯＳＦＥＴと異なり、ゲート電極が絶縁膜により
保護されておらず、サージエネルギなどからの保護を図
る必要性が高いためである。
求項２記載の様に、炭化珪素接合型電界効果トランジス
タ（ＳｉＣ−ＪＦＥＴ）を有する半導体装置について、
本発明（請求項１）を適用すると好ましい。ＪＦＥＴで
は、ＭＯＳＦＥＴと異なり、ゲート電極が絶縁膜により
保護されておらず、サージエネルギなどからの保護を図
る必要性が高いためである。
【００１０】保護用ダイオードとしては、請求項３記載
の様に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ダイオード
を用いることができるほか、請求項４記載の様に、炭化
珪素（ＳｉＣ）ダイオードを用いることができる。Ｓｉ
Ｃダイオードを用いれば、より高温に強いため、炭化珪
素パワーデバイスの保護の確実性が上がる。
の様に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ダイオード
を用いることができるほか、請求項４記載の様に、炭化
珪素（ＳｉＣ）ダイオードを用いることができる。Ｓｉ
Ｃダイオードを用いれば、より高温に強いため、炭化珪
素パワーデバイスの保護の確実性が上がる。
【００１１】保護用ダイオードを設ける場所としては、
請求項５のように、当該半導体装置の外周部にＪＴＥ構
造（Junction Termination Edge：接合終端構造）を有
している場合には、そのＪＴＥ構造の上部が好ましい。
ここで、ＪＴＥ構造は、半導体装置の外周部において、
ドレイン層とは逆の導電型であってソース電位となる不
純物層がドレイン層上部に設けられ、更にその不純物層
がドレイン層の方向に凸状に形成された構造である。
請求項５のように、当該半導体装置の外周部にＪＴＥ構
造（Junction Termination Edge：接合終端構造）を有
している場合には、そのＪＴＥ構造の上部が好ましい。
ここで、ＪＴＥ構造は、半導体装置の外周部において、
ドレイン層とは逆の導電型であってソース電位となる不
純物層がドレイン層上部に設けられ、更にその不純物層
がドレイン層の方向に凸状に形成された構造である。
【００１２】ＪＴＥ構造は、本来、半導体装置の外周部
において電界の緩和を図るための構造であるが、その上
部にダイオードを設けることによってＪＴＥ構造内の電
界をバランス良く均一に引き延ばすことができ、電界の
緩和をさらに図ることができる。なおドレイン端子に逆
起電力サージエネルギが印加された場合、ＪＴＥ構造を
設けてあるため、初期に上記不純物層の凸状部分でブレ
ークダウンを発生させることができ、炭化珪素パワーデ
バイスのゲート電極およびゲート駆動回路の破壊防止に
寄与することができる。
において電界の緩和を図るための構造であるが、その上
部にダイオードを設けることによってＪＴＥ構造内の電
界をバランス良く均一に引き延ばすことができ、電界の
緩和をさらに図ることができる。なおドレイン端子に逆
起電力サージエネルギが印加された場合、ＪＴＥ構造を
設けてあるため、初期に上記不純物層の凸状部分でブレ
ークダウンを発生させることができ、炭化珪素パワーデ
バイスのゲート電極およびゲート駆動回路の破壊防止に
寄与することができる。
【００１３】保護用ダイオードをＪＴＥ構造の上部に設
ける態様としては、請求項６に記載の様に、ＪＴＥ構造
上に形成された低不純物濃度層の上に、保護用ダイオー
ドを設けるという形態が考えられる。この低不純物濃度
層とは、基板やソース層よりも不純物濃度が低い炭化珪
素半導体であり、これが保護用ダイオードとＪＴＥ構造
との間にあるため、保護用ダイオードによって、半導体
装置（炭化珪素パワーデバイス）内部の外周部における
電界緩和に更に寄与することができる。
ける態様としては、請求項６に記載の様に、ＪＴＥ構造
上に形成された低不純物濃度層の上に、保護用ダイオー
ドを設けるという形態が考えられる。この低不純物濃度
層とは、基板やソース層よりも不純物濃度が低い炭化珪
素半導体であり、これが保護用ダイオードとＪＴＥ構造
との間にあるため、保護用ダイオードによって、半導体
装置（炭化珪素パワーデバイス）内部の外周部における
電界緩和に更に寄与することができる。
【００１４】また、請求項７記載の様に、絶縁膜上に、
保護用ダイオードを設けてもよい。この様にすれば、炭
化珪素パワーデバイスのスイッチング動作時に、保護用
ダイオードから炭化珪素パワーデバイスへの電荷移動を
防ぐことができるため、炭化珪素パワーデバイスの動作
安定性を高くすることができる。
保護用ダイオードを設けてもよい。この様にすれば、炭
化珪素パワーデバイスのスイッチング動作時に、保護用
ダイオードから炭化珪素パワーデバイスへの電荷移動を
防ぐことができるため、炭化珪素パワーデバイスの動作
安定性を高くすることができる。
【００１５】さて、誘導負荷に発生するフライバックエ
ネルギから炭化珪素パワーデバイスを保護するには、ド
レイン・ゲート間に、ツェナーダイオードとして保護用
ダイオードを設けることが考えられる。そして、請求項
８記載の様に、当該半導体装置の周縁部に、前記炭化珪
素パワーデバイスのドレイン電位とされた等ポテンシャ
ルリングを有している場合、保護用ダイオードをゲート
・ドレイン間に設けるには、一端を等ポテンシャルリン
グ（ＥＱＲ：Equivalent Potential Ring）と電気的に
接続し、他端を炭化珪素パワーデバイスのゲート端子と
電気的に接続するとよい。
ネルギから炭化珪素パワーデバイスを保護するには、ド
レイン・ゲート間に、ツェナーダイオードとして保護用
ダイオードを設けることが考えられる。そして、請求項
８記載の様に、当該半導体装置の周縁部に、前記炭化珪
素パワーデバイスのドレイン電位とされた等ポテンシャ
ルリングを有している場合、保護用ダイオードをゲート
・ドレイン間に設けるには、一端を等ポテンシャルリン
グ（ＥＱＲ：Equivalent Potential Ring）と電気的に
接続し、他端を炭化珪素パワーデバイスのゲート端子と
電気的に接続するとよい。
【００１６】そうすれば、いわゆるフィールドプレート
効果も発揮することができ、半導体装置の外周部におけ
る電界緩和を更に図ることができる。ＥＱＲとは、半導
体装置の周縁部の電位を等しくするための構造である。
次に請求項９の様に、炭化珪素パワーデバイスとして
は、具体的には、第１導電型のドレイン層と、このドレ
イン層上に形成された第２導電型（第１導電型と反対の
導電型をいう）の第１不純物領域と、この第１不純物領
域の上に形成された第１導電型のソース層と、このソー
ス層側から当該ソース層及び上記第１の不純物領域を貫
通してドレイン層に到達するように形成された溝と、少
なくとも溝の内面に形成された第１導電型のチャネルエ
ピ層と、このチャネルエピ層の上に形成された第２導電
型の第２不純物領域とから構成したものが考えられる。
効果も発揮することができ、半導体装置の外周部におけ
る電界緩和を更に図ることができる。ＥＱＲとは、半導
体装置の周縁部の電位を等しくするための構造である。
次に請求項９の様に、炭化珪素パワーデバイスとして
は、具体的には、第１導電型のドレイン層と、このドレ
イン層上に形成された第２導電型（第１導電型と反対の
導電型をいう）の第１不純物領域と、この第１不純物領
域の上に形成された第１導電型のソース層と、このソー
ス層側から当該ソース層及び上記第１の不純物領域を貫
通してドレイン層に到達するように形成された溝と、少
なくとも溝の内面に形成された第１導電型のチャネルエ
ピ層と、このチャネルエピ層の上に形成された第２導電
型の第２不純物領域とから構成したものが考えられる。
【００１７】この場合、第１不純物領域を、炭化珪素パ
ワーデバイスのゲート領域とし、第２不純物領域を、ソ
ース層と電気的に接続する（即ちソース電位とする）と
共に、この第１不純物領域よりも下方に（即ち、ドレイ
ン層方向に）延びるように構成するとよい。
ワーデバイスのゲート領域とし、第２不純物領域を、ソ
ース層と電気的に接続する（即ちソース電位とする）と
共に、この第１不純物領域よりも下方に（即ち、ドレイ
ン層方向に）延びるように構成するとよい。
【００１８】つまり、ゲート領域である第１不純物領域
より下部に、ソース電位となる第２不純物領域を形成し
ているため、ドレインに電圧を印加すると、第１不純物
領域の下に空乏層を伸ばすことができ電界を緩和でき
る。また、アバランシェブレークダウンは、溝（トレン
チ）内部の第２不純物領域で発生することになり、その
降伏電流は、第２不純物領域がソース層よりも下部にあ
るため寄生トランジスタを介さずに、ソース電極に引き
抜かれる。従って、炭化珪素パワーデバイスのサージ耐
量を、ｐｎダイオードと同程度まで向上させることがで
きる。
より下部に、ソース電位となる第２不純物領域を形成し
ているため、ドレインに電圧を印加すると、第１不純物
領域の下に空乏層を伸ばすことができ電界を緩和でき
る。また、アバランシェブレークダウンは、溝（トレン
チ）内部の第２不純物領域で発生することになり、その
降伏電流は、第２不純物領域がソース層よりも下部にあ
るため寄生トランジスタを介さずに、ソース電極に引き
抜かれる。従って、炭化珪素パワーデバイスのサージ耐
量を、ｐｎダイオードと同程度まで向上させることがで
きる。
【００１９】なお、請求項１０の様に、保護用ダイオー
ドを炭化珪素パワーデバイスの温度検出に用いる場合
（つまり感温ダイオードとして用いる場合）は、第１不
純物領域を介在させて、前記炭化珪素パワーデバイスの
ドレイン層と電気的に分離されるよう設けるとよい。そ
の様にすれば、その保護用ダイオードによる温度検出
が、炭化珪素パワーデバイスの動作の影響を受けること
を防止できる。
ドを炭化珪素パワーデバイスの温度検出に用いる場合
（つまり感温ダイオードとして用いる場合）は、第１不
純物領域を介在させて、前記炭化珪素パワーデバイスの
ドレイン層と電気的に分離されるよう設けるとよい。そ
の様にすれば、その保護用ダイオードによる温度検出
が、炭化珪素パワーデバイスの動作の影響を受けること
を防止できる。
【００２０】次に請求項１１の発明は、炭化珪素パワー
デバイスと、この炭化珪素パワーデバイスを保護するた
めの保護用ダイオードと、を同一チップ上に有する半導
体装置の製造方法であって、上記保護用ダイオードが、
多結晶シリコンダイオードである場合には、多結晶シリ
コンダイオードの形成は、炭化珪素パワーデバイスを作
成するための熱処理に高温下（１２００℃以上）で行わ
れる工程より後に行うものである。
デバイスと、この炭化珪素パワーデバイスを保護するた
めの保護用ダイオードと、を同一チップ上に有する半導
体装置の製造方法であって、上記保護用ダイオードが、
多結晶シリコンダイオードである場合には、多結晶シリ
コンダイオードの形成は、炭化珪素パワーデバイスを作
成するための熱処理に高温下（１２００℃以上）で行わ
れる工程より後に行うものである。
【００２１】炭化珪素パワーデバイスの作成は、イオン
注入・活性化アニール工程や、エピタキシャル成長工程
など、極めて高温（例えば１６００℃）での工程によっ
て行われる。多結晶シリコンダイオードがこうした高温
条件下におかれると、Ｓｉの昇華や、ドーパントが外方
拡散する等の問題が生ずる。そこで請求項１１の様に、
炭化珪素パワーデバイスを作成するための高温工程の
後、多結晶シリコンダイオードの形成を行うことにすれ
ば、そうした問題を回避することができる。
注入・活性化アニール工程や、エピタキシャル成長工程
など、極めて高温（例えば１６００℃）での工程によっ
て行われる。多結晶シリコンダイオードがこうした高温
条件下におかれると、Ｓｉの昇華や、ドーパントが外方
拡散する等の問題が生ずる。そこで請求項１１の様に、
炭化珪素パワーデバイスを作成するための高温工程の
後、多結晶シリコンダイオードの形成を行うことにすれ
ば、そうした問題を回避することができる。
【００２２】また、請求項１２の様に、多結晶シリコン
ダイオードへのオーミック電極の形成は、前記炭化珪素
パワーデバイスへのオーミック電極の形成よりも後に行
うと好ましい。炭化珪素へのオーミック電極の形成は、
多結晶シリコンダイオードへのオーミック電極の形成の
場合と比べて高い温度で行われるため、多結晶シリコン
ダイオードへのオーミック電極の形成を先に又は同時に
行うと、多結晶シリコンダイオードへオーミック材料が
拡散するという問題が生じる。そこで、請求項１２の様
に、炭化珪素パワーデバイスへのオーミック電極の形成
の後、多結晶シリコンダイオードへのオーミック電極の
形成を行うことによって、そうした問題を防ぐことがで
きる。
ダイオードへのオーミック電極の形成は、前記炭化珪素
パワーデバイスへのオーミック電極の形成よりも後に行
うと好ましい。炭化珪素へのオーミック電極の形成は、
多結晶シリコンダイオードへのオーミック電極の形成の
場合と比べて高い温度で行われるため、多結晶シリコン
ダイオードへのオーミック電極の形成を先に又は同時に
行うと、多結晶シリコンダイオードへオーミック材料が
拡散するという問題が生じる。そこで、請求項１２の様
に、炭化珪素パワーデバイスへのオーミック電極の形成
の後、多結晶シリコンダイオードへのオーミック電極の
形成を行うことによって、そうした問題を防ぐことがで
きる。
【００２３】なお、請求項１３記載の様に、多結晶シリ
コンダイオードのオーミック電極と炭化珪素パワーデバ
イスのオーミック電極との電気的接続を行う必要がある
場合には、多結晶シリコンダイオードへのオーミック電
極の形成と同時に、多結晶シリコンダイオードのオーミ
ック電極と炭化珪素パワーデバイスのオーミック電極と
の電気的接続を図るようにすれば、製造工程を簡素化で
きる。
コンダイオードのオーミック電極と炭化珪素パワーデバ
イスのオーミック電極との電気的接続を行う必要がある
場合には、多結晶シリコンダイオードへのオーミック電
極の形成と同時に、多結晶シリコンダイオードのオーミ
ック電極と炭化珪素パワーデバイスのオーミック電極と
の電気的接続を図るようにすれば、製造工程を簡素化で
きる。
【００２４】請求項１４の発明は、請求項９の半導体装
置を製造する方法の一つである。請求項９の半導体装置
は、第２不純物領域がソース層と電気的に接続された構
造をとるものである。この構造を実現するためには、第
２の不純物領域を溝内部に形成した後、開口周囲のソー
ス層および開口内の第２不純物領域が面一となるようＣ
ＭＰ（化学機械研磨）法により平坦化し、このソース層
および第２の不純物領域の平坦化された表面にオーミッ
ク電極を形成するとよい。
置を製造する方法の一つである。請求項９の半導体装置
は、第２不純物領域がソース層と電気的に接続された構
造をとるものである。この構造を実現するためには、第
２の不純物領域を溝内部に形成した後、開口周囲のソー
ス層および開口内の第２不純物領域が面一となるようＣ
ＭＰ（化学機械研磨）法により平坦化し、このソース層
および第２の不純物領域の平坦化された表面にオーミッ
ク電極を形成するとよい。
【００２５】ソース層１６および第２不純物領域２２０
を面一に平坦化しない場合には、製造工程上、第２不純
物領域の縁部分（マージン）がソース層の上に出てしま
うが、請求項１４の方法によって、第２不純物領域とソ
ース層とが電気的に接続するようにすれば、マージンが
ソース層の上に出ないため、炭化珪素パワーデバイスを
コンパクトに構成することができる。
を面一に平坦化しない場合には、製造工程上、第２不純
物領域の縁部分（マージン）がソース層の上に出てしま
うが、請求項１４の方法によって、第２不純物領域とソ
ース層とが電気的に接続するようにすれば、マージンが
ソース層の上に出ないため、炭化珪素パワーデバイスを
コンパクトに構成することができる。
【００２６】
【発明の実施の形態】以下に、本発明の一実施例を図面
と共に説明する。図１は、第１実施例としての半導体装
置（チップ）の要部を模式的に示す断面図である。この
図に示すように、半導体装置は、セル単位で構成される
炭化珪素接合型電解効果トランジスタ（ＳｉＣ−ＪＦＥ
Ｔ）２と、ＳｉＣ−ＪＦＥＴ２のドレイン・ゲート間に
設けられた第１のツェナーダイオード群４と、ＳｉＣ−
ＪＦＥＴ２のゲート・ソース間に設けられた第２のツェ
ナーダイオード群６と、温度検出用の感温ダイオード８
とを有している。ＳｉＣ−ＪＦＥＴ２は、請求項の「炭
化珪素パワーデバイス」であり、第１のツェナーダイオ
ード群４、第２のツェナーダイオード群６、感温ダイオ
ード８は、請求項の「保護用ダイオード」である。
と共に説明する。図１は、第１実施例としての半導体装
置（チップ）の要部を模式的に示す断面図である。この
図に示すように、半導体装置は、セル単位で構成される
炭化珪素接合型電解効果トランジスタ（ＳｉＣ−ＪＦＥ
Ｔ）２と、ＳｉＣ−ＪＦＥＴ２のドレイン・ゲート間に
設けられた第１のツェナーダイオード群４と、ＳｉＣ−
ＪＦＥＴ２のゲート・ソース間に設けられた第２のツェ
ナーダイオード群６と、温度検出用の感温ダイオード８
とを有している。ＳｉＣ−ＪＦＥＴ２は、請求項の「炭
化珪素パワーデバイス」であり、第１のツェナーダイオ
ード群４、第２のツェナーダイオード群６、感温ダイオ
ード８は、請求項の「保護用ダイオード」である。
【００２７】ＳｉＣ−ＪＦＥＴ２は、ｎ型（第１導電
型）の高不純物濃度の基板１０の上に形成された低不純
物濃度のドレイン層１２（以下、ドリフトエピ層とい
う）１２と、ドリフトエピ層１２の上に形成されたｐ型
（第２導電型）の高不純物濃度の第１不純物領域１４
と、この第１不純物領域１４の上に形成されたｎ型の高
不純物濃度のソース層１６とを備えている。
型）の高不純物濃度の基板１０の上に形成された低不純
物濃度のドレイン層１２（以下、ドリフトエピ層とい
う）１２と、ドリフトエピ層１２の上に形成されたｐ型
（第２導電型）の高不純物濃度の第１不純物領域１４
と、この第１不純物領域１４の上に形成されたｎ型の高
不純物濃度のソース層１６とを備えている。
【００２８】ソース層１６側から、このソース層１６お
よび第１不純物領域１４を貫通してドリフトエピ層１２
に到達するようにトレンチが形成されており、このトレ
ンチの内面およびトレンチの内面から開口外周部にかけ
て、ｎ型の低不純物濃度のチャネルエピ層１８が形成さ
れている。そして、その上に、チャネルエピ層１８に沿
って、層状にｐ型の高不純物濃度の第２不純物領域２０
が形成されている。第２不純物領域２０は、第１不純物
領域１４よりも下方に（即ち、ドリフトエピ層１２の方
向に）延びている。
よび第１不純物領域１４を貫通してドリフトエピ層１２
に到達するようにトレンチが形成されており、このトレ
ンチの内面およびトレンチの内面から開口外周部にかけ
て、ｎ型の低不純物濃度のチャネルエピ層１８が形成さ
れている。そして、その上に、チャネルエピ層１８に沿
って、層状にｐ型の高不純物濃度の第２不純物領域２０
が形成されている。第２不純物領域２０は、第１不純物
領域１４よりも下方に（即ち、ドリフトエピ層１２の方
向に）延びている。
【００２９】ソース層１６の上には、低温熱ＣＶＤ酸化
膜で、絶縁性の層間膜２２が形成されている。また、半
導体装置の外周部においては、第１不純物領域１４およ
びソース層１６が除去されており、ドリフトエピ層１２
の上には、ＪＴＥ構造を構成する低不純物濃度のｐ型領
域２３が形成されている。そして、半導体装置の外周部
においては、ドリフトエピ層１２およびｐ型領域２３の
上に層間膜２２が形成されている。
膜で、絶縁性の層間膜２２が形成されている。また、半
導体装置の外周部においては、第１不純物領域１４およ
びソース層１６が除去されており、ドリフトエピ層１２
の上には、ＪＴＥ構造を構成する低不純物濃度のｐ型領
域２３が形成されている。そして、半導体装置の外周部
においては、ドリフトエピ層１２およびｐ型領域２３の
上に層間膜２２が形成されている。
【００３０】ＳｉＣ−ＪＦＥＴ２との電気的接触をとる
べき個所においては、層間膜２２にコンタクトホールが
穿設されており、そこにメタル電極２４が形成されてい
る。メタル電極２４上には、アルミニウム（Ａｌ）配線
２６が設けられている。このＡｌ配線２６により、半導
体装置上における必要な電気的接続が図られている。ｐ
型領域２３に接触するメタル電極２４は、Ａｌ配線２６
によりソース電極に電気的に接続されている。なお、Ａ
ｌ配線のうち、断面図として表せない部分については、
太線で示している。
べき個所においては、層間膜２２にコンタクトホールが
穿設されており、そこにメタル電極２４が形成されてい
る。メタル電極２４上には、アルミニウム（Ａｌ）配線
２６が設けられている。このＡｌ配線２６により、半導
体装置上における必要な電気的接続が図られている。ｐ
型領域２３に接触するメタル電極２４は、Ａｌ配線２６
によりソース電極に電気的に接続されている。なお、Ａ
ｌ配線のうち、断面図として表せない部分については、
太線で示している。
【００３１】第１のツェナーダイオード群４は、第１半
導体装置の外周部において、ドリフトエピ層１２の上に
形成された層間膜２２の上に設けられている。第１のツ
ェナーダイオード群４は、多結晶シリコンからなり、直
列に交互に配列した複数のｎ型領域４ａおよびｐ型領域
４ｂにより、所定の降伏電圧ＶＺ１で降伏するように構
成されている。第１のツェナーダイオード群４の一端
は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他
端は、半導体装置の周縁部のＡｌ配線２６およびメタル
電極２４を介して、ドリフトエピ層１２に電気的に接続
されている。半導体装置の周縁部のＡｌ配線２６および
メタル電極２４は、ＥＱＲを構成するものである。ドリ
フトエピ層１２の周縁部には、高不純物濃度のｎ型領域
１２ａが形成され、これによりＥＱＲとの電気的接触が
とられている。
導体装置の外周部において、ドリフトエピ層１２の上に
形成された層間膜２２の上に設けられている。第１のツ
ェナーダイオード群４は、多結晶シリコンからなり、直
列に交互に配列した複数のｎ型領域４ａおよびｐ型領域
４ｂにより、所定の降伏電圧ＶＺ１で降伏するように構
成されている。第１のツェナーダイオード群４の一端
は、Ａｌ配線２６を介してゲート端子Ｇに接続され、他
端は、半導体装置の周縁部のＡｌ配線２６およびメタル
電極２４を介して、ドリフトエピ層１２に電気的に接続
されている。半導体装置の周縁部のＡｌ配線２６および
メタル電極２４は、ＥＱＲを構成するものである。ドリ
フトエピ層１２の周縁部には、高不純物濃度のｎ型領域
１２ａが形成され、これによりＥＱＲとの電気的接触が
とられている。
【００３２】第２のツェナーダイオード群６は、ソース
層１６の上に形成された層間膜２２の上に、ＳｉＣ−Ｊ
ＦＥＴ２に隣接して設けられている。第２のツェナーダ
イオード群６は、多結晶シリコンからなり、直列に交互
に配列したｎ型領域６ａおよびｐ型領域６ｂにより、所
定の降伏電圧ＶＺ２で降伏するように構成されている。
第２のツェナーダイオード群６の一端は、Ａｌ配線２６
を介してゲート端子Ｇに接続され、他端は、Ａｌ配線２
６を介してソース端子Ｓに接続されている。
層１６の上に形成された層間膜２２の上に、ＳｉＣ−Ｊ
ＦＥＴ２に隣接して設けられている。第２のツェナーダ
イオード群６は、多結晶シリコンからなり、直列に交互
に配列したｎ型領域６ａおよびｐ型領域６ｂにより、所
定の降伏電圧ＶＺ２で降伏するように構成されている。
第２のツェナーダイオード群６の一端は、Ａｌ配線２６
を介してゲート端子Ｇに接続され、他端は、Ａｌ配線２
６を介してソース端子Ｓに接続されている。
【００３３】感温ダイオード８は、高不純物濃度のｎ型
層２８の上に形成された層間膜２２の上において、多結
晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを
接合して形成されたものであり、複数（本実施例では２
つ）設けられている。このｎ型層２８は、ソース層１６
と同様に第１不純物領域１４の上に形成されたものであ
るが、ソース層１６とは電気的、空間的に分離されてい
る。複数の感温ダイオード８は、Ａｌ配線２６を介し
て、温度測定用端子Ｇ２からソース端子Ｓに向けて順方
向に、直列に接続されている。
層２８の上に形成された層間膜２２の上において、多結
晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを
接合して形成されたものであり、複数（本実施例では２
つ）設けられている。このｎ型層２８は、ソース層１６
と同様に第１不純物領域１４の上に形成されたものであ
るが、ソース層１６とは電気的、空間的に分離されてい
る。複数の感温ダイオード８は、Ａｌ配線２６を介し
て、温度測定用端子Ｇ２からソース端子Ｓに向けて順方
向に、直列に接続されている。
【００３４】なお基板１０の、ドリフトエピ層１２と反
対側にはドレイン電極１０ａが設けられている。図２、
図３は、第１のツェナーダイオード群４および第２のツ
ェナーダイオード群６を用いて、誘導性負荷（モータ３
０）のフライバックエネルギーからＳｉＣーＪＦＥＴ２
を保護する仕組みを示す図である。
対側にはドレイン電極１０ａが設けられている。図２、
図３は、第１のツェナーダイオード群４および第２のツ
ェナーダイオード群６を用いて、誘導性負荷（モータ３
０）のフライバックエネルギーからＳｉＣーＪＦＥＴ２
を保護する仕組みを示す図である。
【００３５】図２に示す様に、第２のツェナーダイオー
ド群６の降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２がオン
となるしきい値電圧Ｖｔより高い値に設定される。ただ
し、ＳｉＣ−ＪＦＥＴ２では、小数キャリアの蓄積が発
生すると、スイッチング遅れやドライブ回路の負荷が増
大する問題がある。そこで、通常動作に影響を与えない
ように、降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２のゲー
ト−ソース間のビルトイン電圧Ｖｂｉより小さい値であ
ることが望ましい（つまり、Ｖｔ＜ＶＺ２＜Ｖｂｉ）。
ド群６の降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２がオン
となるしきい値電圧Ｖｔより高い値に設定される。ただ
し、ＳｉＣ−ＪＦＥＴ２では、小数キャリアの蓄積が発
生すると、スイッチング遅れやドライブ回路の負荷が増
大する問題がある。そこで、通常動作に影響を与えない
ように、降伏電圧ＶＺ２は、ＳｉＣ−ＪＦＥＴ２のゲー
ト−ソース間のビルトイン電圧Ｖｂｉより小さい値であ
ることが望ましい（つまり、Ｖｔ＜ＶＺ２＜Ｖｂｉ）。
【００３６】また、ＳｉＣ−ＪＦＥＴ２がモータ３０の
フライバックエネルギにより破壊される前にツェナーダ
イオード群４，６が動作するように、第１のツェナーダ
イオード群４の降伏電圧ＶＺ１と第２のツェナーダイオ
ード群６の降伏電圧ＶＺ２との和が、ＳｉＣ−ＪＦＥＴ
２のドレインーソース間の耐圧ＢＶより小さい値となる
よう（つまり、ＢＶ＞ＶＺ１＋ＶＺ２）、ツェナーダイ
オード群６、８の降伏電圧ＶＺ１、ＶＺ２の値が選ばれ
る。
フライバックエネルギにより破壊される前にツェナーダ
イオード群４，６が動作するように、第１のツェナーダ
イオード群４の降伏電圧ＶＺ１と第２のツェナーダイオ
ード群６の降伏電圧ＶＺ２との和が、ＳｉＣ−ＪＦＥＴ
２のドレインーソース間の耐圧ＢＶより小さい値となる
よう（つまり、ＢＶ＞ＶＺ１＋ＶＺ２）、ツェナーダイ
オード群６、８の降伏電圧ＶＺ１、ＶＺ２の値が選ばれ
る。
【００３７】本実施例では、ＢＶ＝７００V、Ｖｂｉ＝
３．１V、Ｖｔ＝１Vであるので、以上のことから、ＶＺ
１＝６００V、ＶＺ２＝３Vとしている。図３は、モータ
３０の逆起電力サージエネルギがドレイン端子Ｄに印加
されたときの動作を示す。
３．１V、Ｖｔ＝１Vであるので、以上のことから、ＶＺ
１＝６００V、ＶＺ２＝３Vとしている。図３は、モータ
３０の逆起電力サージエネルギがドレイン端子Ｄに印加
されたときの動作を示す。
【００３８】ドレイン端子Ｄに加わる電圧ＶＤが６０１
Vより小さい場合（図３（ａ）参照）、第１および第２
のツェナーダイオード群４，６に電圧が分配され、第２
のツェナーダイオード群６に加わる電圧は１Vを超えな
い。従って、ＳｉＣ−ＪＦＥＴ２のゲート端子Ｇとソー
ス端子Ｓとの間に印加される電圧は、しきい値電圧Ｖｔ
を超えないため、ＳｉＣ−ＪＦＥＴ２はオンしない。
Vより小さい場合（図３（ａ）参照）、第１および第２
のツェナーダイオード群４，６に電圧が分配され、第２
のツェナーダイオード群６に加わる電圧は１Vを超えな
い。従って、ＳｉＣ−ＪＦＥＴ２のゲート端子Ｇとソー
ス端子Ｓとの間に印加される電圧は、しきい値電圧Ｖｔ
を超えないため、ＳｉＣ−ＪＦＥＴ２はオンしない。
【００３９】ドレイン端子Ｄに加わる電圧ＶＤが６０１
〜６０３Vの場合（図３（ｂ）参照）、第２のツェナー
ダイオード群６に加わる電圧はしきい値電圧Ｖｔを超え
るため、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージ
エネルギがドレイン端子Ｄからソース端子Ｓ側に引き抜
かれる。
〜６０３Vの場合（図３（ｂ）参照）、第２のツェナー
ダイオード群６に加わる電圧はしきい値電圧Ｖｔを超え
るため、ＳｉＣ−ＪＦＥＴ２がオン状態となり、サージ
エネルギがドレイン端子Ｄからソース端子Ｓ側に引き抜
かれる。
【００４０】ドレイン端子に６０３V以上の電圧が印加
された場合（図３（ｃ）参照）、第１および第２のツェ
ナーダイオード群４，６が動作して、ドレイン電圧の上
昇を抑制する。この時、第２のツェナーダイオード６群
の両端にかかる電圧は３Vにクランプされ、ＳｉＣ−Ｊ
ＦＥＴ２のしきい値電圧Ｖｔを超える。従って、ＳｉＣ
−ＪＦＥＴ２がオン状態となり、サージエネルギがドレ
イン端子Ｄから引き抜かれる。このとき、降伏電圧ＶＺ
２はビルトイン電圧Ｖｂｉより低く抑えられているた
め、第２のツェナーダイオード６群の両端にかかる電圧
は、ビルトイン電圧Ｖｂｉを超えることが無く、ゲート
からドリフト層への少数キャリアの注入が抑制される。
された場合（図３（ｃ）参照）、第１および第２のツェ
ナーダイオード群４，６が動作して、ドレイン電圧の上
昇を抑制する。この時、第２のツェナーダイオード６群
の両端にかかる電圧は３Vにクランプされ、ＳｉＣ−Ｊ
ＦＥＴ２のしきい値電圧Ｖｔを超える。従って、ＳｉＣ
−ＪＦＥＴ２がオン状態となり、サージエネルギがドレ
イン端子Ｄから引き抜かれる。このとき、降伏電圧ＶＺ
２はビルトイン電圧Ｖｂｉより低く抑えられているた
め、第２のツェナーダイオード６群の両端にかかる電圧
は、ビルトイン電圧Ｖｂｉを超えることが無く、ゲート
からドリフト層への少数キャリアの注入が抑制される。
【００４１】図４（ａ）は、ゲート端子Ｇに静電気サー
ジなどの高電圧が印加された場合に、第２のツェナーダ
イオード群６によってＳｉＣ−ＪＦＥＴ２が保護される
様子を示す。この場合、第２のツェナーダイオード群６
がオンして、サージエネルギが逃がされる。
ジなどの高電圧が印加された場合に、第２のツェナーダ
イオード群６によってＳｉＣ−ＪＦＥＴ２が保護される
様子を示す。この場合、第２のツェナーダイオード群６
がオンして、サージエネルギが逃がされる。
【００４２】図４（ｂ）は、感温ダイオード８を用いて
半導体装置の温度を検出し、ＳｉＣ−ＪＦＥＴ２を過昇
温による破壊から保護する仕組みを示すものである。マ
イクロコンピュータを備える過昇温保護回路３２では、
感温ダイオード８に一定電流を流すように構成されると
共に、その際に感温ダイオード８に印加されている電圧
Ｖｆを検出するよう構成されている。感温ダイオード８
の電流−電圧特性（Ｉ−Ｖ特性）は、温度によって変化
し、一定電流を流すための電圧Ｖｆは温度が高くなるほ
ど小さくなる。過昇温保護回路３２には、予め測定され
た電圧Ｖｆと温度との関係が記憶されており、感温ダイ
オード８の両端に加わる電圧Ｖｆから、感温ダイオード
８の温度、つまりＳｉＣ−ＪＦＥＴ２の温度を求める。
半導体装置の温度を検出し、ＳｉＣ−ＪＦＥＴ２を過昇
温による破壊から保護する仕組みを示すものである。マ
イクロコンピュータを備える過昇温保護回路３２では、
感温ダイオード８に一定電流を流すように構成されると
共に、その際に感温ダイオード８に印加されている電圧
Ｖｆを検出するよう構成されている。感温ダイオード８
の電流−電圧特性（Ｉ−Ｖ特性）は、温度によって変化
し、一定電流を流すための電圧Ｖｆは温度が高くなるほ
ど小さくなる。過昇温保護回路３２には、予め測定され
た電圧Ｖｆと温度との関係が記憶されており、感温ダイ
オード８の両端に加わる電圧Ｖｆから、感温ダイオード
８の温度、つまりＳｉＣ−ＪＦＥＴ２の温度を求める。
【００４３】そして、求められた温度が、予め定められ
た一定温度以上である場合、過昇温保護回路３２は、Ｓ
ｉＣーＪＦＥＴ２のゲート端子Ｇへの出力電圧を制御し
て、ＳｉＣーＪＦＥＴ２をオフさせる。これにより、Ｓ
ｉＣ−ＪＦＥＴ２の過昇温が防止される。なお、図２、
図３、図４（ａ）では、感温ダイオード８の図示を省略
しており、また図４（ｂ）では、第１、第２ツェナーダ
イオード群４，６の図示を省略している。
た一定温度以上である場合、過昇温保護回路３２は、Ｓ
ｉＣーＪＦＥＴ２のゲート端子Ｇへの出力電圧を制御し
て、ＳｉＣーＪＦＥＴ２をオフさせる。これにより、Ｓ
ｉＣ−ＪＦＥＴ２の過昇温が防止される。なお、図２、
図３、図４（ａ）では、感温ダイオード８の図示を省略
しており、また図４（ｂ）では、第１、第２ツェナーダ
イオード群４，６の図示を省略している。
【００４４】この様に、本実施例の半導体装置において
は、ＳｉＣ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を
保護するための保護用ダイオード４，６，８とを同一チ
ップ上に有しており、ＳｉＣ−ＪＦＥＴ２を静電気、サ
ージエネルギ、過昇温などから保護できる。
は、ＳｉＣ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を
保護するための保護用ダイオード４，６，８とを同一チ
ップ上に有しており、ＳｉＣ−ＪＦＥＴ２を静電気、サ
ージエネルギ、過昇温などから保護できる。
【００４５】即ち、ツェナーダイオード群４，６を用い
ることによって、ＳｉＣ−ＪＦＥＴ２をサージエネルギ
から保護することができる。そして、第１及び第２のツ
ェナーダイオード群４，６は、ＳｉＣ−ＪＦＥＴ２と同
一チップ上に形成されているので、ツェナーダイオード
を半導体装置に外付けして保護を図る場合よりも、低コ
ストで、しかもコンパクトに回路を構成できる。
ることによって、ＳｉＣ−ＪＦＥＴ２をサージエネルギ
から保護することができる。そして、第１及び第２のツ
ェナーダイオード群４，６は、ＳｉＣ−ＪＦＥＴ２と同
一チップ上に形成されているので、ツェナーダイオード
を半導体装置に外付けして保護を図る場合よりも、低コ
ストで、しかもコンパクトに回路を構成できる。
【００４６】また、感温ダイオード８を用いることによ
って、ＳｉＣ−ＪＦＥＴ２の温度を求め、所定温度以上
になった場合にＳｉＣ−ＪＦＥＴ２をオフさせることに
よって、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保
護することができる。また、本実施例の半導体装置にお
いては、ＪＴＥ構造を有しているため、ドレイン端子に
逆起電力サージエネルギが印加された場合、初期にｐ型
領域２３下部の凸状部分でブレークダウンを発生させる
ことができ、ＳｉＣ−ＪＦＥＴ２のゲート電極およびゲ
ート駆動回路の保護に寄与することができる。
って、ＳｉＣ−ＪＦＥＴ２の温度を求め、所定温度以上
になった場合にＳｉＣ−ＪＦＥＴ２をオフさせることに
よって、ＳｉＣ−ＪＦＥＴ２を過昇温による破壊から保
護することができる。また、本実施例の半導体装置にお
いては、ＪＴＥ構造を有しているため、ドレイン端子に
逆起電力サージエネルギが印加された場合、初期にｐ型
領域２３下部の凸状部分でブレークダウンを発生させる
ことができ、ＳｉＣ−ＪＦＥＴ２のゲート電極およびゲ
ート駆動回路の保護に寄与することができる。
【００４７】また、第１のツェナーダイオード群４は、
ＪＴＥ構造の上部に設けられているため、ＪＴＥ構造内
の電界をバランス良く均一に引き延ばすことができ、電
界の緩和に寄与することができる。また第１のツェナー
ダイオード群４，第２のツェナーダイオード群６，およ
び感温ダイオード８は、層間膜２２の上に設けられてい
る。そのため、これらのダイオード４，６，８からＳｉ
Ｃ−ＪＦＥＴ２への電荷移動を防ぐことができ、ＳｉＣ
−ＪＦＥＴ２の動作安定性を高くすることができる。
ＪＴＥ構造の上部に設けられているため、ＪＴＥ構造内
の電界をバランス良く均一に引き延ばすことができ、電
界の緩和に寄与することができる。また第１のツェナー
ダイオード群４，第２のツェナーダイオード群６，およ
び感温ダイオード８は、層間膜２２の上に設けられてい
る。そのため、これらのダイオード４，６，８からＳｉ
Ｃ−ＪＦＥＴ２への電荷移動を防ぐことができ、ＳｉＣ
−ＪＦＥＴ２の動作安定性を高くすることができる。
【００４８】また、半導体装置の周縁部には、ドレイン
電位とされるＥＱＲを有し、第１のツェナーダイオード
群４は、一端がＥＱＲと電気的に接続され、他端がゲー
ト端子Ｇに接続されている。このため、いわゆるフィー
ルドプレート効果が発揮され、半導体装置の外周部にお
ける電界緩和が更に図られる。
電位とされるＥＱＲを有し、第１のツェナーダイオード
群４は、一端がＥＱＲと電気的に接続され、他端がゲー
ト端子Ｇに接続されている。このため、いわゆるフィー
ルドプレート効果が発揮され、半導体装置の外周部にお
ける電界緩和が更に図られる。
【００４９】また外周部に、ツェナーダイオードを形成
したため、素子の有効面積（トランジスタ部の面積）を
犠牲にすることが無く、チップを小さくすることができ
る。また、感温ダイオード８とドリフトエピ層１２との
間には第１不純物領域１４が介在しているので、ｐｎ接
合分離によって、両者は電気的に分離される。従って、
感温ダイオード８による温度検出に、ＳｉＣ−ＪＦＥＴ
２の動作が影響するのを防ぐことができる。
したため、素子の有効面積（トランジスタ部の面積）を
犠牲にすることが無く、チップを小さくすることができ
る。また、感温ダイオード８とドリフトエピ層１２との
間には第１不純物領域１４が介在しているので、ｐｎ接
合分離によって、両者は電気的に分離される。従って、
感温ダイオード８による温度検出に、ＳｉＣ−ＪＦＥＴ
２の動作が影響するのを防ぐことができる。
【００５０】次に上記半導体装置の製造工程の主要部分
について説明する（図５〜９）。図５の工程フロー等に
示す様に、基板１０を成長させた後、この基板１０の上
にエピタキシャル成長によって、基板１０よりも高抵抗
のｎ−層（ドリフトエピ層１２）、ｐ＋層１４（第１不
純物領域）、ｎ−層１５を順に形成する。そして、ｎ−
層１５にｎ型不純物をイオン注入し（図６（ａ））、活
性化アニール（約１６００℃）を行うことにより、ｎ＋
層（ソース層）１６を形成する（図６（ｂ））。
について説明する（図５〜９）。図５の工程フロー等に
示す様に、基板１０を成長させた後、この基板１０の上
にエピタキシャル成長によって、基板１０よりも高抵抗
のｎ−層（ドリフトエピ層１２）、ｐ＋層１４（第１不
純物領域）、ｎ−層１５を順に形成する。そして、ｎ−
層１５にｎ型不純物をイオン注入し（図６（ａ））、活
性化アニール（約１６００℃）を行うことにより、ｎ＋
層（ソース層）１６を形成する（図６（ｂ））。
【００５１】次に、ｎ＋層１６側から、ｎ＋層１６およ
びｐ＋層１４を貫通するトレンチをｎ−層１２に至るま
で形成すると共に、外周部においては、トレンチと同程
度の深さの低部を形成し、更に、エピタキシャル成長
（約１６００℃）により、少なくともトレンチの内面に
ｎ−層１８（チャネルエピ層）を形成する（図６
（ｃ））。
びｐ＋層１４を貫通するトレンチをｎ−層１２に至るま
で形成すると共に、外周部においては、トレンチと同程
度の深さの低部を形成し、更に、エピタキシャル成長
（約１６００℃）により、少なくともトレンチの内面に
ｎ−層１８（チャネルエピ層）を形成する（図６
（ｃ））。
【００５２】そして、ｎ−層１８にｐ型ドーパントのイ
オン注入を行い（図６（ｄ））、活性化アニール（約１
６００℃）を行うことにより、ｎ−層１８の上部の導電
型を反転させてｐ＋層２０（第２不純物領域）を形成す
る（図７（ａ））。なお、ｎ−層１８の上に、デポジシ
ョンすることによってｐ＋層２０を形成しても良い。
オン注入を行い（図６（ｄ））、活性化アニール（約１
６００℃）を行うことにより、ｎ−層１８の上部の導電
型を反転させてｐ＋層２０（第２不純物領域）を形成す
る（図７（ａ））。なお、ｎ−層１８の上に、デポジシ
ョンすることによってｐ＋層２０を形成しても良い。
【００５３】ｐ＋層２０を形成した後、ｎ−層１８およ
びｐ＋層２０をパターニングする（図７（ｂ））。更に
ｎ＋層１６の一部を分離して、ｎ型層２８を構成し（図
７（ｃ））、層間膜２２を、低温熱ＣＶＤ酸化膜で形成
する（図７（ｄ））。層間膜２２の上の所定位置には、
ノンドープの多結晶シリコン３４をデポジションする
（図８（ａ））。そして、この多結晶シリコン３４にｐ
型ドーパントおよびｎ型ドーパントをイオン注入し、更
に活性化アニールを行うことで、第１のツェナーダイオ
ード群４，第２のツェナーダイオード群６および感温ダ
イオード８を構成する。また、ＳｉＣ−ＪＦＥＴ２との
電気的接触をとるべき箇所では、層間膜２２にコンタク
トホール３６を形成する（図８（ｂ））。
びｐ＋層２０をパターニングする（図７（ｂ））。更に
ｎ＋層１６の一部を分離して、ｎ型層２８を構成し（図
７（ｃ））、層間膜２２を、低温熱ＣＶＤ酸化膜で形成
する（図７（ｄ））。層間膜２２の上の所定位置には、
ノンドープの多結晶シリコン３４をデポジションする
（図８（ａ））。そして、この多結晶シリコン３４にｐ
型ドーパントおよびｎ型ドーパントをイオン注入し、更
に活性化アニールを行うことで、第１のツェナーダイオ
ード群４，第２のツェナーダイオード群６および感温ダ
イオード８を構成する。また、ＳｉＣ−ＪＦＥＴ２との
電気的接触をとるべき箇所では、層間膜２２にコンタク
トホール３６を形成する（図８（ｂ））。
【００５４】このコンタクトホール３６を通して、約１
０００℃の温度下で、ＳｉＣ−ＪＦＥＴ２にメタル電極
２４（オーミック電極）を形成する（図８（ｃ））。そ
して、Ａｌ配線２６を形成することによりダイオード
４，６，８のオーミック電極の形成を行うと共に、ダイ
オードのオーミック電極（つまりＡｌ配線２６）とメタ
ル電極２４との接続を行う（図８（ｄ））。その後、パ
ッシベーション膜（図示せず）を形成し、ＳｉＣ−ＪＦ
ＥＴ２、ダイオード４，６，８を保護する。
０００℃の温度下で、ＳｉＣ−ＪＦＥＴ２にメタル電極
２４（オーミック電極）を形成する（図８（ｃ））。そ
して、Ａｌ配線２６を形成することによりダイオード
４，６，８のオーミック電極の形成を行うと共に、ダイ
オードのオーミック電極（つまりＡｌ配線２６）とメタ
ル電極２４との接続を行う（図８（ｄ））。その後、パ
ッシベーション膜（図示せず）を形成し、ＳｉＣ−ＪＦ
ＥＴ２、ダイオード４，６，８を保護する。
【００５５】以上の様に、上記製造方法においては、多
結晶シリコンダイオード４，６，８の形成は、ＳｉＣ−
ＪＦＥＴ２を作成するために高温で行われる工程、即ち
活性化アニール工程や、エピタキシャル成長工程などよ
りも後に行う。従って、多結晶シリコンダイオード４，
６，８からのＳｉの昇華や、ドーパントの外方拡散等の
問題の発生を回避できる。
結晶シリコンダイオード４，６，８の形成は、ＳｉＣ−
ＪＦＥＴ２を作成するために高温で行われる工程、即ち
活性化アニール工程や、エピタキシャル成長工程などよ
りも後に行う。従って、多結晶シリコンダイオード４，
６，８からのＳｉの昇華や、ドーパントの外方拡散等の
問題の発生を回避できる。
【００５６】また、上記製造方法においては、多結晶シ
リコンダイオード４，６，８へのオーミック電極の形成
は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成より
も後に行う。即ち、多結晶シリコンダイオード４，６，
８へのオーミック電極の形成工程は、ＳｉＣ−ＪＦＥＴ
２へのメタル電極２４の形成工程と同一工程ではなく分
離している。従って、多結晶シリコンダイオード４，
６，８へオーミック材料が拡散するという問題を回避で
きる。
リコンダイオード４，６，８へのオーミック電極の形成
は、ＳｉＣ−ＪＦＥＴ２へのメタル電極２４の形成より
も後に行う。即ち、多結晶シリコンダイオード４，６，
８へのオーミック電極の形成工程は、ＳｉＣ−ＪＦＥＴ
２へのメタル電極２４の形成工程と同一工程ではなく分
離している。従って、多結晶シリコンダイオード４，
６，８へオーミック材料が拡散するという問題を回避で
きる。
【００５７】また、上記製造方法においては、多結晶シ
リコンダイオード４，６，８へのオーミック電極（Ａｌ
配線２６）の形成と同時に、このオーミック電極とメタ
ル電極２４との電気的接続を図るようにしていることか
ら、製造工程を簡素化できる。
リコンダイオード４，６，８へのオーミック電極（Ａｌ
配線２６）の形成と同時に、このオーミック電極とメタ
ル電極２４との電気的接続を図るようにしていることか
ら、製造工程を簡素化できる。
【００５８】次に第２実施例について説明する。第２実
施例は、図９に示すようにＡｌ配線１２６の配線パター
ンについて第１実施例と異なり、ＳｉＣ−ＪＦＥＴ１０
２の第１不純物領域１４がゲート端子Ｇと接続されてい
ると共に、第２不純物領域２０がソース端子Ｓに接続さ
れている。その他については、第１実施例と同様である
ので説明を省略する。
施例は、図９に示すようにＡｌ配線１２６の配線パター
ンについて第１実施例と異なり、ＳｉＣ−ＪＦＥＴ１０
２の第１不純物領域１４がゲート端子Ｇと接続されてい
ると共に、第２不純物領域２０がソース端子Ｓに接続さ
れている。その他については、第１実施例と同様である
ので説明を省略する。
【００５９】このように接続すると、第１実施例の半導
体装置と同様の効果を奏するほか、ソース電位となる第
２不純物領域２０が、ゲート領域である第１不純物領域
１４より低位置にある（即ちドレイン電極１０ａに近
い）ため、次の様な効果を奏する。
体装置と同様の効果を奏するほか、ソース電位となる第
２不純物領域２０が、ゲート領域である第１不純物領域
１４より低位置にある（即ちドレイン電極１０ａに近
い）ため、次の様な効果を奏する。
【００６０】まず、ドレイン端子Ｄに電圧を印加した場
合に、第１不純物領域１４の下に空乏層を伸ばすことが
できるため、電界を緩和できる。また、第１不純物領域
１４よりも先に第２不純物領域２０でアバランシェブレ
ークダウンを起こすことができ、第１不純物領域１４で
のブレークダウンを防ぐことができる。つまり、アバラ
ンシェブレークダウンは、トレンチ内部の第２不純物領
域２０で発生することになり、その降伏電流は（第２不
純物領域２０がソース層よりも下部にあるため）寄生ト
ランジスタを介さずに、ソース電極に引き抜かれる。こ
のため、サージ耐量をｐｎダイオードと同程度まで向上
させることができ、第１不純物領域１４で生ずるブレー
クダウンによるゲート電極の破壊等を防止できる。
合に、第１不純物領域１４の下に空乏層を伸ばすことが
できるため、電界を緩和できる。また、第１不純物領域
１４よりも先に第２不純物領域２０でアバランシェブレ
ークダウンを起こすことができ、第１不純物領域１４で
のブレークダウンを防ぐことができる。つまり、アバラ
ンシェブレークダウンは、トレンチ内部の第２不純物領
域２０で発生することになり、その降伏電流は（第２不
純物領域２０がソース層よりも下部にあるため）寄生ト
ランジスタを介さずに、ソース電極に引き抜かれる。こ
のため、サージ耐量をｐｎダイオードと同程度まで向上
させることができ、第１不純物領域１４で生ずるブレー
クダウンによるゲート電極の破壊等を防止できる。
【００６１】次に第３実施例について説明する。第３実
施例は、図１０〜１２に示す様に、トレンチ付近の構造
およびその製造工程に関して、第２実施例と異なる。そ
の他については、第２実施例と同様であるので説明を省
略する。
施例は、図１０〜１２に示す様に、トレンチ付近の構造
およびその製造工程に関して、第２実施例と異なる。そ
の他については、第２実施例と同様であるので説明を省
略する。
【００６２】この第３実施例の半導体装置においては、
図１０に示す様に、内面にチャネルエピ層２１８が形成
されたトレンチの内部は第２不純物領域２２０で埋めら
れている。そしてトレンチの開口面に沿ってソース層１
６と第２不純物領域２２０とが同一面をなしており、そ
の同一面上にメタル電極２２４が形成されている。
図１０に示す様に、内面にチャネルエピ層２１８が形成
されたトレンチの内部は第２不純物領域２２０で埋めら
れている。そしてトレンチの開口面に沿ってソース層１
６と第２不純物領域２２０とが同一面をなしており、そ
の同一面上にメタル電極２２４が形成されている。
【００６３】この構造は以下の様にして得ることができ
る（図１１、１２）。まず図６（ｂ）の様にｎ＋層１６
（ソース層１６）を形成した後、ｎ＋層１６側から、ｎ
＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層
１２に達するまで形成し（図１２（ａ））、次に、エピ
タキシャル成長により、少なくともトレンチの内面にｎ
−層２１８を形成する（図１２（ｂ））。そして更に、
ｎ−層２１８の上に、ｐ＋層２２０をエピタキシャル成
長させる（図１２（ｃ））。
る（図１１、１２）。まず図６（ｂ）の様にｎ＋層１６
（ソース層１６）を形成した後、ｎ＋層１６側から、ｎ
＋層１６およびｐ＋層１４を貫通するトレンチをｎ−層
１２に達するまで形成し（図１２（ａ））、次に、エピ
タキシャル成長により、少なくともトレンチの内面にｎ
−層２１８を形成する（図１２（ｂ））。そして更に、
ｎ−層２１８の上に、ｐ＋層２２０をエピタキシャル成
長させる（図１２（ｃ））。
【００６４】こうして形成したｎ−層２１８及びｐ＋層
２２０のうち、ｎ＋層１６よりも上の部分については、
ＣＭＰ法による平坦化処理で除去して、ｎ＋層１６を露
出させる（図１２（ｄ））と共に、ｎ＋層１６とｐ＋層
２２０とを面一とする。その後、第１実施例と同様に絶
縁膜等の形成を行った後、ｎ＋層１６とｐ＋層２０とが
成す同一面上にメタル電極２２４を形成する（図１２
（ｅ））。
２２０のうち、ｎ＋層１６よりも上の部分については、
ＣＭＰ法による平坦化処理で除去して、ｎ＋層１６を露
出させる（図１２（ｄ））と共に、ｎ＋層１６とｐ＋層
２２０とを面一とする。その後、第１実施例と同様に絶
縁膜等の形成を行った後、ｎ＋層１６とｐ＋層２０とが
成す同一面上にメタル電極２２４を形成する（図１２
（ｅ））。
【００６５】一方、ソース層１６および第２不純物領域
２２０を面一に平坦化しない場合（例えば、第１、第２
実施例の場合など）には、図１３に示す様に第２不純物
領域２２０の縁部分（マージン）がソース層１６の上に
残ってしまうため、その分、ＳｉＣ−ＪＦＥＴ２０２を
構成するために必要な面積が増えてしまう。
２２０を面一に平坦化しない場合（例えば、第１、第２
実施例の場合など）には、図１３に示す様に第２不純物
領域２２０の縁部分（マージン）がソース層１６の上に
残ってしまうため、その分、ＳｉＣ−ＪＦＥＴ２０２を
構成するために必要な面積が増えてしまう。
【００６６】第３実施例によれば、第２実施例と同様の
効果を奏するほか、マージンがソース層１６の上に残ら
ないため、ＳｉＣ−ＪＦＥＴ２０２をコンパクトに構成
することができる。次に第４実施例について説明する。
効果を奏するほか、マージンがソース層１６の上に残ら
ないため、ＳｉＣ−ＪＦＥＴ２０２をコンパクトに構成
することができる。次に第４実施例について説明する。
【００６７】第４実施例は、図１４に示す様に、多結晶
シリコンダイオードの代わりに、第１のツェナーダイオ
ード群３０４，第２のツェナーダイオード群３０６、感
温ダイオード３０８として、炭化珪素ダイオードを用い
ている点で第１実施例と異なる。その他については、第
１実施例と同様であるので説明を省略する。
シリコンダイオードの代わりに、第１のツェナーダイオ
ード群３０４，第２のツェナーダイオード群３０６、感
温ダイオード３０８として、炭化珪素ダイオードを用い
ている点で第１実施例と異なる。その他については、第
１実施例と同様であるので説明を省略する。
【００６８】炭化珪素ダイオード３０４，３０６，３０
８は、チャネルエピ層１８と同じ組成のｎ−層３１８の
中に、ｎ型ドーパントイオンおよびｐ型ドーパントイオ
ンをイオン注入して構成される。また、ｎ−層３１８の
うち、炭化珪素ダイオード３０４，３０６，３０８の下
側に当たる部分は、バナジウムのイオン注入により絶縁
膜化されている。
８は、チャネルエピ層１８と同じ組成のｎ−層３１８の
中に、ｎ型ドーパントイオンおよびｐ型ドーパントイオ
ンをイオン注入して構成される。また、ｎ−層３１８の
うち、炭化珪素ダイオード３０４，３０６，３０８の下
側に当たる部分は、バナジウムのイオン注入により絶縁
膜化されている。
【００６９】この構造は、図１５の工程フローに示す様
に、トレンチの形成、チャネルエピ層１８およびｎ−層
３１８の形成、第２不純物領域２０の形成の後、ｎ−層
３１８の所定箇所の下部にバナジウムをイオン注入し、
その部分を絶縁膜化する。そして、ｎ−層３１８のう
ち、絶縁膜化された箇所の上部に、ｎ型ドーパントイオ
ンおよびｐ型ドーパントイオンをイオン注入することに
より、ｎ型領域３０４ａ，３０６ａ，３０８ａおよびｐ
型領域３０４ｂ，３０６ｂ，３０８ｂを形成して炭化珪
素ダイオードを構成する。
に、トレンチの形成、チャネルエピ層１８およびｎ−層
３１８の形成、第２不純物領域２０の形成の後、ｎ−層
３１８の所定箇所の下部にバナジウムをイオン注入し、
その部分を絶縁膜化する。そして、ｎ−層３１８のう
ち、絶縁膜化された箇所の上部に、ｎ型ドーパントイオ
ンおよびｐ型ドーパントイオンをイオン注入することに
より、ｎ型領域３０４ａ，３０６ａ，３０８ａおよびｐ
型領域３０４ｂ，３０６ｂ，３０８ｂを形成して炭化珪
素ダイオードを構成する。
【００７０】その後の工程は、第１実施例とほぼ同様で
あるが、メタル電極形成工程においては、ＳｉＣ−ＪＦ
ＥＴ３０２へのオーミック電極（メタル電極３２４）の
形成と、炭化珪素ダイオードへのオーミック電極（図示
せず）の形成とが同時に行わる。そして、配線形成工程
では、ＳｉＣ−ＪＦＥＴ３０２のオーミック電極と、炭
化珪素ダイオードのオーミック電極との、Ａｌ配線２６
による接続が行われる。
あるが、メタル電極形成工程においては、ＳｉＣ−ＪＦ
ＥＴ３０２へのオーミック電極（メタル電極３２４）の
形成と、炭化珪素ダイオードへのオーミック電極（図示
せず）の形成とが同時に行わる。そして、配線形成工程
では、ＳｉＣ−ＪＦＥＴ３０２のオーミック電極と、炭
化珪素ダイオードのオーミック電極との、Ａｌ配線２６
による接続が行われる。
【００７１】第４実施例においては、第１実施例と同様
の効果が得られるほか、保護用ダイオードを、より高温
に強い炭化珪素ダイオードを用いて構成しているので、
ＳｉＣ−ＪＦＥＴ３０２を高温動作においても確実に保
護できるという効果を奏する。
の効果が得られるほか、保護用ダイオードを、より高温
に強い炭化珪素ダイオードを用いて構成しているので、
ＳｉＣ−ＪＦＥＴ３０２を高温動作においても確実に保
護できるという効果を奏する。
【００７２】なお、バナジウムのイオン注入工程は省略
しても良い。その場合、例えば第１のツェナーダイオー
ド群３０４は、絶縁膜化されていないｎ−層３１８（低
不純物濃度層）を介して、ＪＴＥ構造の上に位置するこ
ととなるため、第１のツェナーダイオード群３０４によ
って、半導体装置の外周部の電界緩和がより図りやすく
なるという効果を奏する。
しても良い。その場合、例えば第１のツェナーダイオー
ド群３０４は、絶縁膜化されていないｎ−層３１８（低
不純物濃度層）を介して、ＪＴＥ構造の上に位置するこ
ととなるため、第１のツェナーダイオード群３０４によ
って、半導体装置の外周部の電界緩和がより図りやすく
なるという効果を奏する。
【００７３】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく、種
々の態様をとることができる。
が、本発明は上記実施例に限定されるものではなく、種
々の態様をとることができる。
【図１】 第１実施例の半導体装置のチップを模式的に
示す断面図である。
示す断面図である。
【図２】 サージエネルギーからＳｉＣーＪＦＥＴを保
護するための電気的構成を示す図である。
護するための電気的構成を示す図である。
【図３】 ドレイン端子に加わるサージエネルギーから
ＳｉＣーＪＦＥＴが保護される様子を示す図である。
ＳｉＣーＪＦＥＴが保護される様子を示す図である。
【図４】 （ａ）ゲート端子に加わるサージエネルギー
からＳｉＣーＪＦＥＴが保護される様子を示す図であ
る。（ｂ）過昇温からＳｉＣーＪＦＥＴを保護するため
の構成を示す図である。
からＳｉＣーＪＦＥＴが保護される様子を示す図であ
る。（ｂ）過昇温からＳｉＣーＪＦＥＴを保護するため
の構成を示す図である。
【図５】 第１実施例の半導体装置の製造工程フロー概
略図である。
略図である。
【図６】 第１実施例の半導体装置の製造工程を模式的
に示す図である。
に示す図である。
【図７】 第１実施例の半導体装置の製造工程を模式的
に示す図である。
に示す図である。
【図８】 第１実施例の半導体装置の製造工程を模式的
に示す図である。
に示す図である。
【図９】 第２実施例の半導体装置のチップを模式的に
示す断面図である。
示す断面図である。
【図１０】 第３実施例の半導体装置のチップを模式的
に示す断面図である。
に示す断面図である。
【図１１】 第３実施例の半導体装置の製造工程フロー
概略図である。
概略図である。
【図１２】 第３実施例の半導体装置の製造工程の要部
を模式的に示す図である。
を模式的に示す図である。
【図１３】 第３実施例の半導体装置との比較例を示す
図である。
図である。
【図１４】 第４実施例の半導体装置のチップを模式的
に示す断面図である。
に示す断面図である。
【図１５】 第４実施例の半導体装置の製造工程フロー
概略図である。
概略図である。
２，２０２，３０２…ＳｉＣ−ＪＦＥＴ
４，３０４…第１のツェナーダイオード群
６，３０６…第２のツェナーダイオード群
８，３０８…感温ダイオード
１０…基板
１０ａ…ドレイン電極、
１２…ドリフトエピ層（ドレイン層）
１４…第１不純物領域、
１６…ソース層（ｎ−層）
１８，２１８，３１８…チャネルエピ層（ｎ−層）
２０，２２０…第２不純物領域
２２…層間膜（絶縁膜）
２３…ｐ型領域（ＪＴＥ）
２４，２２４，３２４…メタル電極
２６，１２６…配線（Ａｌ配線）
３２…過昇温保護回路
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ｇ２…温度測定用端子
Ｓ…ソース端子
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/808 Ｈ０１Ｌ 29/163
29/861 29/90 Ｓ
29/866 29/91 Ｅ
35/00
Ｆターム(参考） 5F102 FA01 FA02 GA01 GA14 GB01
GC01 GD04 GJ02 GL02 GL11
GM02 GN02 GR04 GS03 HC15
Claims (14)
- 【請求項１】 炭化珪素パワーデバイスと、該炭化珪素
パワーデバイスを保護するための保護用ダイオードと、
を同一チップ上に有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記炭化珪素パワーデバイスは、炭化珪素接合型電界効
果トランジスタであることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記保護用ダイオードは、多結晶シリコンダイオードで
あることを特徴とする半導体装置。 - 【請求項４】 請求項１又は２記載の半導体装置におい
て、 前記保護用ダイオードは、炭化珪素ダイオードであるこ
とを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れか記載の半導体装置
において、 当該半導体装置の外周部にＪＴＥ構造を有し、該ＪＴＥ
構造上部に、前記保護用ダイオードを形成したことを特
徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記保護用ダイオードは、前記ＪＴＥ構造の上に形成さ
れた低不純物濃度層の上に設けられたことを特徴とする
半導体装置。 - 【請求項７】 請求項１〜５の何れか記載の半導体装置
において、 前記保護用ダイオードは、絶縁膜の上に設けられたこと
を特徴とする半導体装置。 - 【請求項８】 請求項１〜７の何れか記載の半導体装置
において、 当該半導体装置の周縁部に、前記炭化珪素パワーデバイ
スのドレイン電位とされる等ポテンシャルリングを有
し、 前記保護用ダイオードは、一端が前記等ポテンシャルリ
ングと電気的に接続され、他端が前記炭化珪素パワーデ
バイスのゲート端子と電気的に接続されたことを特徴と
する半導体装置。 - 【請求項９】 請求項１〜８の何れか記載の半導体装置
において、 前記炭化珪素パワーデバイスは、 第１導電型のドレイン層と、 前記ドレイン層上に形成された第２導電型の第１不純物
領域と、 前記第１不純物領域の上に形成された第１導電型のソー
ス層と、 該ソース層側から該ソース層および前記第１の不純物領
域を貫通して前記ドレイン層に到達するように形成され
た溝と、 少なくとも前記溝の内面に形成された第１導電型のチャ
ネルエピ層と、 前記溝の内部にて前記チャネルエピ層上に形成された第
２導電型の第２不純物領域と、 からなり、 前記第１不純物領域は、前記炭化珪素パワーデバイスの
ゲート領域であり、 前記第２不純物領域は、前記ソース層と電気的に接続さ
れると共に、前記第１の不純物領域よりも下方に延びて
いることを特徴とする半導体装置。 - 【請求項１０】 請求項１〜４の何れか記載の半導体装
置において、 前記炭化珪素パワーデバイスは、 第１導電型のドレイン層と、 該ドレイン層の上に形成された第２導電型の第１不純物
領域と、 を有し、 前記保護用ダイオードは、前記炭化珪素パワーデバイス
の温度を検出するためのものであって、前記第１不純物
領域の上方に設けられており、該第１不純物領域が介在
することにより前記ドレイン層と電気的に分離されたこ
とを特徴とする半導体装置。 - 【請求項１１】 炭化珪素パワーデバイスと、該炭化珪
素パワーデバイスを保護するための保護用ダイオード
と、を同一チップ上に有する半導体装置の製造方法であ
って、 前記保護用ダイオードは、多結晶シリコンダイオードで
あり、 該多結晶シリコンダイオードの形成は、前記炭化珪素パ
ワーデバイスを作成するために高温下で行われる工程よ
り後に行うことを特徴とする半導体装置の製造方法。 - 【請求項１２】 炭化珪素パワーデバイスと、該炭化珪
素パワーデバイスを保護するための保護用ダイオード
と、を同一チップ上に有する半導体装置の製造方法であ
って、 前記保護用ダイオードは、多結晶シリコンダイオードで
あり、 該多結晶シリコンダイオードへのオーミック電極の形成
は、前記炭化珪素パワーデバイスへのオーミック電極の
形成よりも後に行うことを特徴とする半導体装置の製造
方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 前記多結晶シリコンダイオードへのオーミック電極の形
成と同時に、該オーミック電極と炭化珪素パワーデバイ
スのオーミック電極との電気的接続を行うことを特徴と
する半導体装置の製造方法。 - 【請求項１４】 請求項９に記載の半導体装置を製造す
る方法であって、 前記第２の不純物領域を前記溝内部に形成した後、その
開口周囲のソース層および開口内の前記第２の不純物領
域をＣＭＰ法により平坦化して面一とし、該ソース層お
よび前記第２の不純物領域の平坦化された表面にオーミ
ック電極を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259661A JP4961646B2 (ja) | 2001-08-29 | 2001-08-29 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340249A (ja) * | 2004-05-24 | 2005-12-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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