WO2012086099A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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古川　彰彦
泰宏 香川
三浦　成久
昌之 今泉
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三菱電機株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Definitions

  • the present invention relates to a silicon carbide semiconductor device provided with a diode for measuring the temperature of a silicon carbide semiconductor element, and a method for manufacturing the same.
  • a silicon carbide (SiC) semiconductor element can operate at a higher temperature than a semiconductor element formed of silicon (Si). However, since there is an upper limit to the operable temperature, it is preferable to mount a temperature sensor for measuring the temperature of the silicon carbide semiconductor element.
  • Patent Document 1 There is one described in Patent Document 1 as a silicon carbide semiconductor device provided with a temperature sensor.
  • a pn junction diode, a heterojunction diode, or a Schottky barrier diode (hereinafter referred to as “SBD”) is formed on the same substrate as an electrostatic induction transistor formed of silicon carbide. It is described as being used as a temperature sensor for measuring temperature.
  • JP 2006-93382 A pages 2 to 8, FIGS. 1 to 4.
  • Patent Document 1 has a problem that a specific structure and manufacturing method of a silicon carbide semiconductor device having an SBD used as a temperature sensor for measuring the temperature of a silicon carbide semiconductor element is not disclosed. there were.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a silicon carbide semiconductor device having an SBD for measuring the temperature of a silicon carbide semiconductor element.
  • a silicon carbide semiconductor device includes a silicon carbide epitaxial substrate having an n-type silicon carbide substrate and an n-type silicon carbide drift layer formed on one surface of the silicon carbide substrate, and a silicon carbide epitaxial substrate.
  • a silicon carbide semiconductor device comprising: a formed silicon carbide semiconductor element; and a Schottky barrier diode formed on a silicon carbide epitaxial substrate for measuring the temperature of the silicon carbide semiconductor element, wherein the Schottky barrier diode is The n-type cathode region of the surface portion of the silicon carbide drift layer, the first titanium electrode formed on the cathode region and serving as the Schottky electrode, and the surface layer portion of the silicon carbide drift layer are formed in contact with the cathode region N-type cathode contact region having a higher concentration than the cathode region, and formed on the cathode contact region. And a first ohmic electrode, those having a cathode region and a cathode contact region p-type first well region formed to surround the silicon carbide drift layer, a.
  • a method for manufacturing a silicon carbide semiconductor device includes an n-type silicon carbide substrate and a silicon carbide epitaxial substrate having an n-type silicon carbide drift layer formed on one surface of the silicon carbide substrate,
  • a method of manufacturing a silicon carbide semiconductor device comprising: a silicon carbide semiconductor element formed on a silicon carbide epitaxial substrate; and a Schottky barrier diode formed on the silicon carbide epitaxial substrate for measuring the temperature of the silicon carbide semiconductor element.
  • a p-type first well region so as to surround the periphery of the n-type cathode region of the surface layer portion of the silicon carbide drift layer in the silicon carbide drift layer in order to form a Schottky barrier diode; And in contact with the cathode region in the surface layer portion of the silicon carbide drift layer and in the region surrounded by the first well region Forming a n-type cathode contact region having a higher concentration than the cathode region; forming a first ohmic electrode on the cathode contact region; and forming a first titanium electrode serving as a Schottky electrode on the cathode region. And a process.
  • the silicon carbide semiconductor device of the present invention it is possible to provide a silicon carbide semiconductor device including an SBD for measuring the temperature of the silicon carbide semiconductor element.
  • a silicon carbide semiconductor device including an SBD for measuring the temperature of the silicon carbide semiconductor element can be provided.
  • FIG. 1 It is sectional drawing which shows silicon carbide semiconductor device 1a in Embodiment 1 of this invention, (a) is sectional drawing which shows SBD part 2 vicinity, (b) is sectional drawing which shows MOSFET part 3a. It is a top view which expands and shows the SBD part vicinity of the silicon carbide epitaxial substrate in Embodiment 1 of this invention. It is sectional drawing which shows a part of manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is sectional drawing which shows a part of manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is sectional drawing which shows a part of manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention. It is sectional drawing which shows a part of manufacturing method of the silicon carbide semiconductor device in Embodiment 1 of this invention.
  • the anode current I A is a graph showing the relationship between the temperature T and the anode voltage V A of the SBD in the case of 1 .mu.A.
  • FIG. 1 is a cross-sectional view showing a silicon carbide semiconductor device 1a according to the first embodiment of the present invention, in which (a) is a cross-sectional view showing the vicinity of an SBD portion 2, and (b) is a cross-sectional view showing a MOSFET portion 3a.
  • FIG. 2 is an enlarged top view showing the vicinity of SBD portion 2 of silicon carbide epitaxial substrate 11 in the first embodiment of the present invention.
  • FIG. 1 shows silicon carbide semiconductor device 1a cut along the same cross section as the AA cross section in FIG.
  • silicon carbide semiconductor device 1 a is a silicon carbide semiconductor element on silicon carbide epitaxial substrate 11 in which n-type silicon carbide drift layer 8 is formed on one surface 7 of n-type silicon carbide substrate 6.
  • a MOSFET section 3a in which a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed, and an SBD section 2 in which an SBD for measuring the temperature of the MOSFET is formed.
  • the SBD portion 2 and the MOSFET portion 3a are shown separately. Actually, however, the SBD portion 2 and the MOSFET portion 3a are both formed on the same silicon carbide epitaxial substrate 11.
  • an n-type cathode region 12 is formed in the surface layer portion of the silicon carbide drift layer 8, and in a portion deeper than the cathode region 12 of the silicon carbide drift layer 8.
  • a p-type first well region 13 is formed.
  • an n-type cathode contact region 16 having a concentration higher than that of the cathode region 12 is formed so as to surround the outer periphery of the cathode region 12 by the surface layer portion of the silicon carbide drift layer 8. Is formed.
  • a p-type guard region 17 having a concentration higher than that of the first well region 13 is formed so as to surround the outer periphery of the cathode contact region 16 at the surface layer portion of the silicon carbide drift layer 8.
  • the cathode region 12 and the cathode contact region 16 are in contact with each other, and the cathode region 12 and the cathode contact region 16 are surrounded by a p-type first well having a lower concentration than the guard region 17 in the silicon carbide drift layer 8. It is surrounded by a p-type region formed by the region 13 and the guard region 17.
  • the region other than the region where the device of silicon carbide drift layer 8 is formed is covered with a field oxide film 18, and a polysilicon electrode 21 serving as a gate electrode is formed on this field oxide film 18. .
  • An interlayer insulating film 22 is formed on silicon carbide drift layer 8 and polysilicon electrode 21, and anode contact holes are formed on cathode region 12, cathode contact region 16, guard region 17, and polysilicon electrode 21.
  • 23a, a cathode contact hole 23b, a guard contact hole 23c, and a gate contact hole 23d are formed.
  • a cathode ohmic electrode 26b is formed on the cathode contact region 16 at the bottom of the cathode contact hole 23b, and a guard ohmic electrode 26c is formed on the guard region 17 at the bottom of the guard contact hole 23c. ing.
  • an anode titanium electrode 27a is formed so as to contact the cathode region 12 and cover the inner surface of the anode contact hole 23a, contact with the cathode ohmic electrode 26b, and the cathode titanium electrode 27b cover the inner surface of the cathode contact hole 23b.
  • a guard titanium electrode 27c is formed so as to contact the guard ohmic electrode 26c and cover the inner surface of the guard contact hole 23c.
  • the guard titanium electrode 27c contacts the polysilicon electrode 21 and covers the inner surface of the gate contact hole 23d. 27d is formed.
  • the anode titanium electrode 27a is a Schottky electrode that forms a Schottky barrier with the cathode region 12.
  • anode wiring 28a is formed so as to contact the anode titanium electrode 27a and fill the anode contact hole 23a
  • the cathode wiring 28b is formed so as to contact the cathode titanium electrode 27b and fill the cathode contact hole 23b.
  • a guard wiring 28c is formed to contact the electrode 27c and fill the guard contact hole 23c
  • a gate wiring 28d is formed to contact the gate titanium electrode 27d and fill the gate contact hole 23d.
  • a drain ohmic electrode 26f is formed on the other surface 31 of the silicon carbide substrate 6, and a drain wiring 28f is formed on the drain ohmic electrode 26f.
  • the anode wiring 28a has an anode terminal 32a
  • the cathode wiring 28b has a cathode terminal 32b
  • the guard wiring 28c has a guard terminal 32c
  • the gate wiring 28d has a gate terminal 32d
  • the drain wiring 28f has a drain terminal 32f. Is connected.
  • an n-type buried channel region 33 is formed in the surface portion of the silicon carbide drift layer 8 in the MOSFET portion 3a.
  • a p-type second well region 36 having substantially the same concentration as that of the first well region 13 is formed in contact with the buried channel region 33 at a portion deeper than the buried channel region 33 of the silicon carbide drift layer 8.
  • an n-type source region 37 having substantially the same concentration as the cathode contact region 16 is formed in the surface layer portion of the silicon carbide drift layer 8 so as to reach from the buried channel region 33 to the second well region 36.
  • a p-type well contact region 38 having substantially the same concentration as the guard region 17 is formed on the surface layer portion of the silicon carbide drift layer 8 so as to be in contact with the source region 37 and the second well region 36.
  • a gate insulating film 41 is formed on a part of the silicon carbide drift layer 8 of the MOSFET portion 3a, and a polysilicon electrode 21 serving as a gate electrode is formed on the gate insulating film 41.
  • Polysilicon electrode 21 is formed across source region 37, second well region 36 and buried channel region 33 of silicon carbide drift layer 8 with gate insulating film 41 interposed therebetween.
  • the polysilicon electrode 21 on the gate insulating film 41 described here and the polysilicon electrode 21 on the field oxide film 18 described above are one electrode formed continuously and are electrically connected. Has been.
  • An interlayer insulating film 22 is formed on the silicon carbide drift layer 8 and the polysilicon electrode 21, and a source contact hole 23 e is formed on the source region 37 and the well contact region 38.
  • a source ohmic electrode 26e is formed on the source region 37 and the well contact region 38 at a portion corresponding to the bottom of the source contact hole 23e.
  • a source titanium electrode 27e is formed to contact the source ohmic electrode 26e and cover the inner surface of the source contact hole 23e, and a source wiring 28e is formed to contact the source titanium electrode 27e and fill the source contact hole 23e. ing.
  • a source terminal 32e is connected to the source wiring 28e.
  • drain ohmic electrode 26 f and the drain wiring 28 f are formed on the other surface 31 of the silicon carbide substrate 6 in the same manner as the SBD portion 2.
  • the drain ohmic electrode 26f formed on the SBD part 2 and the MOSFET part 3a is one electrode formed continuously, and is electrically connected. The same applies to the drain wiring 28f.
  • 3 to 14 are cross sectional views showing a part of the method for manufacturing silicon carbide semiconductor device 1a in the first embodiment of the present invention.
  • (a) shows the vicinity of the SBD part 2
  • (b) shows the MOSFET part 3a.
  • an n-type low-resistance silicon carbide substrate 6 having a plane orientation of one surface 7 of (0001) plane and a 4H polytype is prepared.
  • an n-type silicon carbide drift layer 8 having a thickness of 4 to 200 ⁇ m is formed on one surface 7 of silicon carbide substrate 6 by a CVD (Chemical Vapor Deposition) method.
  • a silicon carbide epitaxial substrate 11 is formed.
  • the n-type impurity concentration of silicon carbide drift layer 8 is set to a value in the range of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 , for example.
  • the plane orientation of silicon carbide substrate 6 may be a (000-1) plane, a (11-20) plane, or the like, and may be inclined by 8 ° or less from these plane orientations.
  • the polytype may be 6H or 3C.
  • silicon carbide epitaxial substrate 11 may be heated at 200 to 800 ° C., or may not be positively heated.
  • the n-type impurity to be ion-implanted for example, nitrogen, phosphorus, arsenic or the like is used, and as the p-type impurity, for example, aluminum, boron or gallium is used.
  • n-type impurities are ion-implanted from the surface side of the silicon carbide drift layer 8 to form a cathode region 12 and a buried channel region 33 in the surface layer portion of the silicon carbide drift layer 8.
  • the cathode region 12 and the buried channel region 33 have substantially the same impurity concentration and are formed by a single ion implantation process.
  • the n-type impurity concentration for ion implantation exceeds, for example, 1 ⁇ 10 15 to 1 ⁇ 10 so as to exceed the impurity concentration value of the silicon carbide drift layer 8 and not to exceed the impurity concentration value of the cathode contact region 16 described later. Set to a value in the range of 18 cm ⁇ 3 .
  • the depth of ion implantation is, for example, a value within a range of 0.4 ⁇ m from the surface of silicon carbide drift layer 8.
  • p-type impurities are ion-implanted from the surface side of the silicon carbide drift layer 8, and the first well region 13 is carbonized in contact with the cathode region 12 at a portion deeper than the cathode region 12.
  • a second well region 36 is formed in contact with the buried channel region 33 at a site deeper than the buried channel region 33 of the silicon drift layer 8.
  • the first well region 13 and the second well region 36 have substantially the same impurity concentration and are formed by a single ion implantation process.
  • the p-type impurity concentration for ion implantation exceeds the impurity concentration value of the silicon carbide drift layer 8 and is set to a value in the range of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the depth of the ion implantation is set so that the bottom surfaces of the first well region 13 and the second well region 36 do not exceed the bottom surface of the silicon carbide drift layer 8, for example, a value within a range of 0.3 to 2 ⁇ m.
  • n-type impurities are ion-implanted from the surface side of silicon carbide drift layer 8 to form cathode contact region 16 and source region 37 in the surface layer portion of silicon carbide drift layer 8.
  • the cathode contact region 16 is formed so as to surround the outer periphery of the cathode region 12, and the cathode contact region 16 and the cathode region 12 are in contact with each other.
  • the cathode contact region 16 and the source region 37 are n-type having substantially the same impurity concentration and higher concentration than the cathode region 12 and the buried channel region 33, and are formed by a single ion implantation process.
  • the n-type impurity concentration into which ions are implanted exceeds the impurity concentration values of the first well region 13 and the second well region 36, for example, a value within the range of 1 ⁇ 10 17 to 1 ⁇ 10 21 cm ⁇ 3.
  • the depth of ion implantation is set such that the bottom surfaces of the cathode contact region 16 and the source region 37 do not exceed the bottom surfaces of the first well region 13 and the second well region 36, respectively.
  • cathode contact region 16 and the source region 37 By forming the cathode contact region 16 and the source region 37, good ohmic contact can be obtained with the electrodes formed on the cathode contact region 16 and the source region 37, respectively, in a later step.
  • guard region 17 and well contact region 38 are ion-implanted from the surface side of silicon carbide drift layer 8 to form guard region 17 and well contact region 38 in the surface layer portion of silicon carbide drift layer 8.
  • the guard region 17 is formed so as to surround the outer periphery of the cathode contact region 16.
  • cathode region 12 and cathode contact region 16 are surrounded by silicon carbide drift layer 8 by p-type regions of first well region 13 and guard region 17.
  • the well contact region 38 is formed in contact with the source region 37 and the second well region 36.
  • the guard region 17 and the well contact region 38 are p-type with substantially the same impurity concentration and higher concentration than the first well region 13 and the second well region 36, and are formed by a single ion implantation process.
  • the p-type impurity concentration for ion implantation exceeds the impurity concentration values of the first well region 13 and the second well region 36, and is in the range of, for example, 1 ⁇ 10 17 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the depth of ion implantation is set so that the bottom surfaces of the guard region 17 and the well contact region 38 do not exceed the bottom surfaces of the first well region 13 and the second well region 36, respectively.
  • guard region 17 and the well contact region 38 By forming the guard region 17 and the well contact region 38, it is possible to obtain good ohmic contact with electrodes formed on the guard region 17 and the well contact region 38, respectively, in a later step.
  • the region 13 and the second well region 36 can be electrically connected with low resistance.
  • silicon carbide epitaxial substrate 11 is preferably ion-implanted by heating to 150 ° C. or higher. Thereby, the guard region 17 and the well contact region 38 having a low sheet resistance can be obtained.
  • heat treatment is performed in an inert gas atmosphere such as argon or nitrogen or in a vacuum at a temperature in the range of 1500 to 2200 ° C. for a time in the range of 0.5 to 60 minutes.
  • This heat treatment may be performed with the surface of silicon carbide epitaxial substrate 11 covered with a carbon film. In this way, it is possible to prevent the surfaces of silicon carbide substrate 6 and silicon carbide drift layer 8 from being roughened by an etching action due to residual moisture or residual oxygen in the apparatus during heat treatment.
  • the surface of the silicon carbide drift layer 8 is thermally oxidized to form a sacrificial oxide film, and then the sacrificial oxide film is removed with hydrofluoric acid. Thereby, the surface altered layer of silicon carbide drift layer 8 can be removed, and a clean surface can be obtained.
  • a field oxide film 18 is formed on silicon carbide drift layer 8.
  • Field oxide film 18 is formed by depositing and patterning a silicon oxide film by a CVD method or the like. Here, an opening is formed on a region of silicon carbide drift layer 8 where a device is formed, and the device is formed. Patterning is performed so that the region other than the region to be covered is covered with the field oxide film 18.
  • the thickness of the field oxide film 18 may be 0.5 to 2 ⁇ m.
  • a gate insulating film 41 is formed on silicon carbide drift layer 8 of MOSFET portion 3a.
  • the gate insulating film 41 is formed by forming a silicon oxide film by a thermal oxidation method or a CVD method, and has a thickness of about 50 nm.
  • a polysilicon electrode 21 to be a gate electrode is formed on the gate insulating film 41 and the field oxide film 18.
  • Polysilicon electrode 21 is formed across source region 37, second well region 36 and buried channel region 33 of silicon carbide drift layer 8 with gate insulating film 41 interposed therebetween.
  • the polysilicon electrode 21 is preferably a high concentration n-type.
  • an interlayer insulating film 22 is formed on the silicon carbide drift layer 8 and the polysilicon electrode 21, and the cathode contact hole 23b and the guard region are formed on the cathode contact region 16 by dry etching or the like.
  • a guard contact hole 23 c is formed on 17 and a source contact hole 23 e is formed on the source region 37.
  • the interlayer insulating film 22 a silicon oxide film formed by a CVD method or the like is used.
  • the cathode ohmic electrode 26b is formed on the cathode contact region 16 at the portion corresponding to the bottom of the cathode contact hole 23b, and the guard ohmic electrode 26c is formed on the guard region 17 at the portion corresponding to the bottom of the guard contact hole 23c.
  • the source ohmic electrode 26e is formed on the source region 37 and the well contact region 38 at the portion corresponding to the bottom of the source contact hole 23e, and the drain ohmic electrode 26f is formed on the other surface 31 of the silicon carbide substrate 6.
  • nickel silicide As the cathode ohmic electrode 26b, the guard ohmic electrode 26c, the source ohmic electrode 26e, and the drain ohmic electrode 26f, for example, nickel silicide is used.
  • a method for forming nickel silicide a metal film containing nickel as a main component is formed on the entire surface of the substrate from the interlayer insulating film 22, and nickel is also used as the main component on the other surface 31 of the silicon carbide substrate 6. Then, a heat treatment is performed at 600 to 1100 ° C. Thereby, nickel silicide is formed between the SiC and the metal film. Thereafter, the metal film remaining on the interlayer insulating film 22 is removed by wet etching using sulfuric acid, nitric acid, hydrochloric acid, a mixed solution thereof with hydrogen peroxide, or the like.
  • heat treatment may be performed again after removing the metal film remaining on the interlayer insulating film 22.
  • heat treatment may be performed again after removing the metal film remaining on the interlayer insulating film 22.
  • an anode contact hole 23 a is formed on the cathode region 12, and a gate contact hole 23 d is formed on the polysilicon electrode 21.
  • a method of forming the anode contact hole 23a and the gate contact hole 23d first, the surface of the interlayer insulating film 22 excluding a portion where the anode contact hole 23a and the gate contact hole 23d are formed is covered, and the cathode contact hole 23b, guard contact A resist film is formed so as to fill hole 23c and source contact hole 23e. Then, the anode contact hole 23a and the gate contact hole 23d are formed by wet etching or dry etching, respectively.
  • the resist is removed, and the surface-modified layers on the bottom surfaces of the anode contact hole 23a, the cathode contact hole 23b, the guard contact hole 23c, the gate contact hole 23d, and the source contact hole 23e are removed by hydrofluoric acid or sputtering to clean the resist. Get a plane.
  • the gate contact hole 23d may be formed on the gate insulating film 41 so as not to penetrate the polysilicon electrode 21 when forming the gate contact hole 23d.
  • a titanium film is formed from the surface side of the interlayer insulating film 22 by sputtering or vapor deposition.
  • the titanium film is in contact with the cathode region 12, the cathode ohmic electrode 26b, the guard ohmic electrode 26c, the polysilicon electrode 21 and the source ohmic electrode 26e, and the anode contact hole 23a, the cathode contact hole 23b, the guard contact hole 23c, and the gate contact hole 23d. And formed so as to cover the inner surface of the source contact hole 23e.
  • an aluminum film is formed from the surface side of the titanium film by sputtering or vapor deposition.
  • the aluminum film is formed so as to contact the titanium film and fill the anode contact hole 23a, the cathode contact hole 23b, the guard contact hole 23c, the gate contact hole 23d, and the source contact hole 23e.
  • a metal film called a barrier metal such as titanium nitride may be formed on the titanium film before forming the aluminum film.
  • the anode titanium electrode 27a and the anode wiring 28a, the cathode titanium electrode 27b and the cathode wiring 28b, the guard titanium electrode 27c and the guard wiring 28c, the gate titanium electrode 27d and the gate wiring 28d, the source titanium electrode 27e and the source A wiring 28e is formed.
  • anode titanium electrode 27a By providing the anode titanium electrode 27a in contact with the cathode region 12, a Schottky barrier is formed between the cathode region 12 and the anode titanium electrode 27a. On the other hand, ohmic contact is obtained between the gate titanium electrode 27d and the polysilicon electrode 21 as the gate electrode.
  • the drain wiring 28f is formed on the drain ohmic electrode 26f with nickel, gold or the like, and the state shown in FIG. 14 is obtained.
  • anode terminal 32a the cathode terminal 32b, the guard terminal 32c, the gate terminal 32d, the source terminal 32e, and the drain terminal 32f are formed, and the silicon carbide semiconductor device 1a shown in FIG. 1 is completed.
  • the anode terminal 32a and the cathode terminal 32b are connected to a control IC (not shown).
  • the control IC includes a current source and a voltmeter.
  • This current source can flow a constant current in the forward direction of the SBD from the anode terminal 32a to the cathode terminal 32b with the cathode terminal 32b as a ground potential.
  • the voltmeter can measure the voltage between the anode terminal 32a and the cathode terminal 32b.
  • a constant current of 1 ⁇ A is passed from the anode terminal 32a to the cathode terminal 32b by the current source of the control IC.
  • the voltmeter of the control IC measures the voltage between the anode terminal 32a and the cathode terminal 32b when a constant current is flowing.
  • the control IC determines that the MOSFET is in an overtemperature state and sends a stop signal to the MOSFET. For example, assuming that the set voltage when the MOSFET reaches 250 ° C. is 0.4V, the control IC transmits a stop signal to the MOSFET when the measured voltage falls below 0.4V for a certain time.
  • FIG. 15 shows the result of calculating the current-voltage characteristics of the SBD according to the first embodiment of the present invention by device simulation.
  • the horizontal axis indicates the voltage (anode voltage V A ) of the anode terminal 32a
  • the vertical axis indicates the current flowing through the anode terminal 32a (anode current I A ), that is, the current flowing through the SBD.
  • a simulation is performed when the temperature T of the SBD, that is, the MOSFET temperature T is 300K, 400K, and 500K.
  • the cathode terminal 32b is set to the ground potential, and the impurity concentration of the cathode region 12 is set to 1 ⁇ 10 17 cm ⁇ 3 .
  • the current source control IC if the flow 1 .mu.A constant current (determination current) from the anode terminal 32a to the cathode terminal 32b, i.e., a case anode current I A is 1 .mu.A.
  • the anode current I A that is, the level at which the determination current is 1 ⁇ A is indicated by a broken line.
  • Figure 16 is an anode current I A is a graph showing the relationship between the temperature T and the anode voltage V A of the SBD in the case of 1 .mu.A.
  • the horizontal axis indicates the temperature T of the SBD
  • the vertical axis indicates the anode voltage VA .
  • the plot points in FIG. 16 are those respectively, plotted points anode current I A in FIG. 15 is 1 .mu.A.
  • FIG. 16 shows that the anode voltage VA is 0.4 V when the temperature T of the SBD, that is, the temperature T of the MOSFET is 523 K (250 ° C.). Therefore, as described above, in order to prevent the temperature T of the MOSFET from exceeding 250 ° C., when the determination current is 1 ⁇ A, the set temperature in the control IC is set to 0.4 V, and the anode voltage V A is set to The control IC may transmit a stop signal to the MOSFET when the measured voltage falls below 0.4 V for a certain time.
  • anode voltage V A (here, 0.4 V) corresponding to a set temperature (here, set to 523 K (250 ° C.)) at which the control IC should stop the MOSFET can be obtained.
  • a set temperature here, set to 523 K (250 ° C.)
  • the temperature T of the SBD is 300K
  • the anode voltage V A is 0.4V when the 523K (250 ° C.) from 16
  • the set voltage was determined to be 0.4V.
  • a simulation may be performed from the beginning when the temperature T is 523 K (250 ° C.), and the set voltage may be determined from the result.
  • the current-voltage characteristics of the SBD are obtained by simulation, and from this result, the set voltage at which the control IC judges that the MOSFET is in an overtemperature state is determined.
  • the set voltage may be determined from the result of measuring the characteristics.
  • Embodiment 1 of the present invention has an effect that it is possible to provide a silicon carbide semiconductor device 1a having an SBD for measuring the temperature of a MOSFET by adopting the above-described configuration.
  • the gate insulating film 41 and the polysilicon electrode 21 are provided, and the gate titanium electrode 27d is provided on the polysilicon electrode 21, the anode titanium electrode 27a and the gate titanium electrode 27d which are Schottky electrodes are formed in the same process. Can be formed. By forming these in the same process, a dedicated process for manufacturing the SBD part 2 of the silicon carbide semiconductor device 1a can be reduced, and productivity can be improved.
  • the source region 37, the source ohmic electrode 26e, and the second well region 36 are provided, the source region 37 and the cathode contact region 16 can be formed in the same process, and the source ohmic electrode 26e and the cathode ohmic electrode 26b are formed.
  • the second well region 36 and the first well region 13 can be formed in the same process.
  • the guard region 17 and the well contact region 38 can be formed in the same process, and the guard ohmic electrode 26c, the cathode ohmic electrode 26b, and the source ohmic electrode 26e Can be formed in the same process.
  • the dedicated process for manufacturing the SBD part 2 of the silicon carbide semiconductor device 1a can be further reduced, and the productivity can be improved.
  • the guard region 17 it is possible to suppress the switching noise from affecting the SBD.
  • the control IC By connecting a control IC to the anode terminal 32a and the cathode terminal 32b, and the control IC includes a current source and a voltmeter, the temperature of the MOSFET can be easily measured, and an overtemperature of the MOSFET can be detected. .
  • the cathode region 12 and the buried channel region 33 are formed in the surface layer portion of the silicon carbide drift layer 8.
  • the surface layer portion of silicon carbide drift layer 8 may be used as it is as cathode region 12 and buried channel region 33 without particularly forming cathode region 12 and buried channel region 33.
  • the silicon carbide semiconductor element for measuring temperature by SBD is a MOSFET.
  • the present invention is not limited to a MOSFET, and may be an IGBT (Insulated Gate Bipolar Transistor), JFET (Junction FET), SIT (Static Induction Transistor), or the like.
  • IGBT Insulated Gate Bipolar Transistor
  • JFET Joint FET
  • SIT Static Induction Transistor
  • FIG. 17 is a cross-sectional view showing silicon carbide semiconductor device 1b according to the second embodiment of the present invention, where (a) is a cross-sectional view showing the vicinity of pn junction diode portion 42, and (b) is a cross-sectional view showing MOSFET portion 3b. It is.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding components, and the description thereof is omitted.
  • the first embodiment of the present invention is different from the first embodiment in that the diode as the MOSFET temperature sensor is not a SBD but a pn junction diode. Further, the structure in which the buried channel region 33 in the surface layer portion of the silicon carbide drift layer 8 is omitted is different.
  • silicon carbide semiconductor device 1b includes, on silicon carbide epitaxial substrate 11, MOSFET portion 3b in which a MOSFET which is a silicon carbide semiconductor element is formed, and pn junction diode portion 42 in which a pn junction diode is formed. ing.
  • an n-type shallow well region 43 serving as a cathode region is formed in the surface layer portion 2 of the silicon carbide drift layer 8, and the shallow well region 43 and A p-type deep well region 46 is formed in contact with and deeper than the shallow well region 43.
  • p-type third well region 47 is formed in the surface layer portion of silicon carbide drift layer 8 so as to partially overlap the outer periphery of shallow well region 43 and deep well region 46 and surround the outer periphery.
  • a p-type anode region 48 having a higher concentration than the third well region 47 is formed, and an n-type having a higher concentration than the shallow well region 43.
  • the cathode contact region 16 is formed so as to surround the outer periphery of the anode region 48 at the surface layer portion.
  • p-type guard region 17 having a concentration higher than that of third well region 47 is formed so as to surround the outer periphery of cathode contact region 16 at the surface layer portion of third well region 47 of silicon carbide drift layer 8.
  • Interlayer insulating film 22 is formed on silicon carbide drift layer 8 and polysilicon electrode 21, and anode contact holes are formed on anode region 48, cathode contact region 16, guard region 17, and polysilicon electrode 21.
  • 23a, a cathode contact hole 23b, a guard contact hole 23c, and a gate contact hole 23d are formed.
  • An anode ohmic electrode 26 a is formed on the anode region 48 on the bottom of the anode contact hole 23 a, and a cathode ohmic electrode 26 b is formed on the cathode contact region 16 on the bottom of the cathode contact hole 23 b on the guard region 17.
  • Guard ohmic electrodes 26c are respectively formed at portions corresponding to the bottoms of the guard contact holes 23c.
  • an anode titanium electrode 27a is formed so as to contact the anode ohmic electrode 26a and cover the inner surface of the anode contact hole 23a.
  • the other titanium electrodes, the wirings formed on the titanium electrodes, the drain ohmic electrode 26f, the drain wiring 28f, and the terminals are the same as in the first embodiment of the present invention, and thus the description thereof is omitted.
  • a p-type second well region 36 having substantially the same concentration as that of the third well region 47 is formed in the surface portion of the silicon carbide drift layer 8 in the MOSFET portion 3b.
  • an n-type source region 37 having substantially the same concentration as the cathode contact region 16 is formed in the surface layer portion of the second well region 36 of the drift layer 8.
  • a p-type well contact region 38 having substantially the same concentration as the anode region 48 and the guard region 17 is formed in the surface layer portion of the silicon carbide drift layer 8 so as to be in contact with the source region 37 and the second well region 36.
  • the polysilicon electrode 21 is formed over the source region 37 and the second well region 36 of the silicon carbide drift layer 8 via the gate insulating film 41. Since the interlayer insulating film 22, the source contact hole 23e, and other electrodes are the same as in the first embodiment of the present invention, the description thereof is omitted.
  • 18 to 25 are cross sectional views showing a part of the method for manufacturing silicon carbide semiconductor device 1b in the second embodiment of the present invention.
  • (a) shows the vicinity of the pn junction diode part 42
  • (b) shows the MOSFET part 3b.
  • n-type silicon carbide drift layer 8 is formed on one surface 7 of n-type silicon carbide substrate 6, and thereafter, p-type deep well region 46 and cathode are formed by ion implantation.
  • An n-type shallow well region 43 to be a region is formed at a time.
  • the depth of the shallow well region 43 is set to a value within 0.6 ⁇ m, for example, the depth of the deep well region 46 is deeper than the bottom of the shallow well region 43, and the second well region 36 and the third third region formed in a later step. It is set deeper than the bottom of the well region 47.
  • the n-type impurity concentration of silicon carbide drift layer 8 is set to a value in the range of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 , for example. Further, the impurity concentration of shallow well region 43 and deep well region 46 exceeds the value of the impurity concentration of silicon carbide drift layer 8, and the impurities of second well region 36 and third well region 47 to be formed in a later step are used. Set to a value that does not exceed the density value.
  • p-type impurities are ion-implanted to form the third well region 47 and the second well region 36 in the surface layer portion of the silicon carbide drift layer 8.
  • the third well region 47 is formed so as to partially overlap the shallow well region 43 and the deep well region 46 and surround the outer periphery of the shallow well region 43 and the deep well region 46.
  • the depth of the third well region 47 is set so that the bottom thereof is deeper than the bottom of the shallow well region 43 and shallower than the bottom of the deep well region 46.
  • the third well region 47 and the second well region 36 have substantially the same impurity concentration and are formed by a single ion implantation process.
  • the p-type impurity concentration for ion implantation exceeds the impurity concentration value of the silicon carbide drift layer 8 and is set to a value in the range of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the cathode contact region 16 is formed in the surface layer portion of the shallow well region 43 of the silicon carbide drift layer 8, and the source region is formed in the surface layer portion of the second well region 36. 37 is formed.
  • the cathode contact region 16 and the source region 37 are n-type with substantially the same impurity concentration and higher concentration than the shallow well region 43, and are formed by a single ion implantation process.
  • the n-type impurity concentration into which ions are implanted exceeds the impurity concentration values of the first well region 13 and the second well region 36, for example, a value within the range of 1 ⁇ 10 17 to 1 ⁇ 10 21 cm ⁇ 3. To do.
  • the anode region 48 is formed in the surface layer portion of the shallow well region 43 of the silicon carbide drift layer 8, and the guard region 17 is formed in the surface layer portion of the third well region 47.
  • Well contact regions 38 are formed in the surface layer portion of the second well region 36, respectively.
  • the anode region 48 is disposed so as to be surrounded by the cathode contact region 16.
  • the anode region 48, the guard region 17, and the well contact region 38 have substantially the same impurity concentration and are higher in p-type than the third well region 47 and the second well region 36, and are formed by a single ion implantation process.
  • the depths of the anode region 48, the guard region 17 and the well contact region 38 are set so as not to exceed the bottom surface of the shallow well region 43, and the impurity concentration is, for example, in the range of 1 ⁇ 10 17 to 1 ⁇ 10 21 cm ⁇ 3 . The value within.
  • heat treatment is performed in an inert gas atmosphere such as argon or nitrogen or in a vacuum at a temperature in the range of 1500 to 2200 ° C. for a time in the range of 0.5 to 60 minutes.
  • an inert gas atmosphere such as argon or nitrogen or in a vacuum
  • the ion-implanted impurity is electrically activated.
  • a field oxide film 18 is formed, and a gate insulating film 41 is formed. Then, the polysilicon electrode 21 is formed on the gate insulating film 41 and the field oxide film 18. Polysilicon electrode 21 is formed across source region 37 and second well region 36 of silicon carbide drift layer 8 with gate insulating film 41 interposed therebetween.
  • the interlayer insulating film 22 is formed on the silicon carbide drift layer 8 and the polysilicon electrode 21, and the anode contact hole 23a and the cathode contact region are formed on the anode region 48 by dry etching or the like.
  • a cathode contact hole 23 b is formed on 16
  • a guard contact hole 23 c is formed on the guard region 17
  • a source contact hole 23 e is formed on the source region 37.
  • an anode ohmic electrode 26a, a cathode ohmic electrode 26b, a guard ohmic electrode 26c, and a source ohmic electrode 26e are formed at a portion corresponding to the bottom of each contact hole.
  • drain ohmic electrode 26 f is formed on the other surface 31 of silicon carbide substrate 6.
  • a gate contact hole 23 d is formed on the polysilicon electrode 21.
  • a titanium film is formed from the surface side of the interlayer insulating film 22.
  • the titanium film is formed so as to cover the inner surfaces of the anode contact hole 23a, the cathode contact hole 23b, the guard contact hole 23c, the gate contact hole 23d, and the source contact hole 23e.
  • an aluminum film is formed from the surface side of the titanium film.
  • the aluminum film is formed so as to fill the anode contact hole 23a, the cathode contact hole 23b, the guard contact hole 23c, the gate contact hole 23d, and the source contact hole 23e.
  • anode titanium electrode 27a and anode wiring 28a cathode titanium electrode 27b and cathode wiring 28b, guard titanium electrode 27c and guard wiring 28c, gate titanium electrode 27d and gate wiring 28d, source titanium electrode 27e and source A wiring 28e is formed.
  • the drain wiring 28f is formed on the drain ohmic electrode 26f with nickel, gold or the like, and the state shown in FIG.
  • anode terminal 32a, the cathode terminal 32b, the guard terminal 32c, the gate terminal 32d, the source terminal 32e, and the drain terminal 32f are formed, and the silicon carbide semiconductor device 1b shown in FIG. 17 is completed.
  • Embodiment 2 of the present invention has an effect that it is possible to provide a silicon carbide semiconductor device 1b including a pn junction diode for measuring the temperature of the MOSFET by adopting the above configuration.
  • the shallow well region 43 and the deep well region 46 that become the cathode region can be formed in the same process. By forming these in the same process, the manufacturing process of silicon carbide semiconductor device 1b can be reduced, and productivity can be improved.
  • the anode region 48, the guard region 17, and the well contact region 38 can be formed in the same process. By forming these in the same process, the dedicated process for manufacturing the pn junction diode part 42 of the silicon carbide semiconductor device 1b can be reduced, and productivity can be improved.
  • the anode ohmic electrode 26a, the cathode ohmic electrode 26b, the guard ohmic electrode 26c, and the source ohmic electrode 26e can be formed in the same process. By forming these in the same process, the dedicated process for manufacturing the pn junction diode part 42 of the silicon carbide semiconductor device 1b can be reduced, and productivity can be improved.
  • the control IC By connecting a control IC to the anode terminal 32a and the cathode terminal 32b, and the control IC includes a current source and a voltmeter, the temperature of the MOSFET can be easily measured, and an overtemperature of the MOSFET can be detected. .
  • a silicon carbide substrate 8 N-type silicon carbide drift layer 11
  • Silicon carbide epitaxial substrate 12 N-type cathode region 13 p-type first well region 16 high-concentration n-type cathode contact region 17 high-concentration p-type guard region 21

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Abstract

　炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供する。　炭化珪素エピタキシャル基板１１に形成されたＭＯＳＦＥＴ部３ａおよびＭＯＳＦＥＴ部３ａの温度を測定するためのＳＢＤ部２を備えた炭化珪素半導体装置１ａであって、ＳＢＤ部２は、炭化珪素ドリフト層８の表層部のｎ型のカソード領域１２と、カソード領域１２上に形成され、ショットキー電極となるアノードチタン電極２７ａと、炭化珪素ドリフト層８の表層部にカソード領域１２と接するように形成され、カソード領域１２よりも高濃度のｎ型のカソードコンタクト領域１６と、カソードコンタクト領域１６上に形成されたカソードオーミック電極２６ｂと、炭化珪素ドリフト層８内でカソード領域１２およびカソードコンタクト領域１６の周囲を取り囲むように形成されたｐ型の第１ウェル領域１３と、を有する。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、炭化珪素半導体素子の温度を測定するためのダイオードを備えた炭化珪素半導体装置およびその製造方法に関するものである。
　炭化珪素（ＳｉＣ）半導体素子は、珪素（Ｓｉ）で形成された半導体素子と比べてより高温度での動作が可能である。しかし、動作可能温度には上限があるため、炭化珪素半導体素子の温度を測定するための温度センサを搭載することが好ましい。
　温度センサを備えた炭化珪素半導体装置として、特許文献１に記載されたものがある。特許文献１には、ｐｎ接合ダイオード、ヘテロ接合ダイオードまたはショットキーバリアダイオード（以下「ＳＢＤ」という）を炭化珪素で形成された静電誘導トランジスタと同一の基板上に形成し、静電誘導トランジスタの温度を測定するための温度センサとして使用することが記載されている。
特開２００６－９３３８２号公報（第２～８頁、図１～４）
　しかしながら、上記の特許文献１には、炭化珪素半導体素子の温度を測定する温度センサとして使用されるＳＢＤを備えた炭化珪素半導体装置の具体的な構造および製造方法が開示されていないという問題点があった。
　この発明は、上述のような問題を解決するためになされたもので、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することを目的とする。
　この発明に係る炭化珪素半導体装置は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置であって、ショットキーバリアダイオードは、炭化珪素ドリフト層の表層部のｎ型のカソード領域と、カソード領域上に形成され、ショットキー電極となる第１チタン電極と、炭化珪素ドリフト層の表層部にカソード領域と接するように形成され、カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、カソードコンタクト領域上に形成された第１オーミック電極と、炭化珪素ドリフト層内でカソード領域およびカソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、を有するものである。
　また、この発明に係る炭化珪素半導体装置の製造方法は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置の製造方法であって、ショットキーバリアダイオードを形成するために、炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、炭化珪素ドリフト層の表層部で、かつ、第１ウェル領域によって囲まれた領域内に、カソード領域と接するように、カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、カソードコンタクト領域上に第１オーミック電極を形成する工程と、カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、を有するものである。
　この発明に係る炭化珪素半導体装置によれば、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することができる。
　また、この発明に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することができる。
この発明の実施の形態１における炭化珪素半導体装置１ａを示す断面図であり、（ａ）はＳＢＤ部２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ａを示す断面図である。 この発明の実施の形態１における炭化珪素エピタキシャル基板のＳＢＤ部付近を拡大して示す上面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態１におけるＳＢＤの電流－電圧特性をデバイスシミュレーションによって計算した結果である。 アノード電流ＩＡが１μＡの場合のＳＢＤの温度Ｔとアノード電圧ＶＡとの関係を示すグラフである。 この発明の実施の形態２における炭化珪素半導体装置を示す断面図であり、（ａ）はｐｎ接合ダイオード部付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。 この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
実施の形態１．
　まず、この発明の実施の形態１における炭化珪素半導体装置１ａの構成を説明する。図１は、この発明の実施の形態１における炭化珪素半導体装置１ａを示す断面図であり、（ａ）はＳＢＤ部２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ａを示す断面図である。図２は、この発明の実施の形態１における炭化珪素エピタキシャル基板１１のＳＢＤ部２付近を拡大して示す上面図である。尚、図１は、図２におけるＡ－Ａ断面と同じ断面で切った炭化珪素半導体装置１ａを示している。
　図１において、炭化珪素半導体装置１ａは、ｎ型の炭化珪素基板６の一方の面７上にｎ型の炭化珪素ドリフト層８が形成された炭化珪素エピタキシャル基板１１に、炭化珪素半導体素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が形成されたＭＯＳＦＥＴ部３ａと、ＭＯＳＦＥＴの温度を測定するためのＳＢＤが形成されたＳＢＤ部２と、を備えている。尚、図１では、ＳＢＤ部２とＭＯＳＦＥＴ部３ａとを別々に示しているが、実際にはＳＢＤ部２とＭＯＳＦＥＴ部３ａとは、ともに同一の炭化珪素エピタキシャル基板１１に形成されている。
　まず、ＳＢＤ部２付近の構成について説明する。図１（ａ）に示すように、ＳＢＤ部２には、炭化珪素ドリフト層８の表層部にｎ型のカソード領域１２が形成され、炭化珪素ドリフト層８のカソード領域１２よりも深い部位にはｐ型の第１ウェル領域１３が形成されている。さらに、図１（ａ）および図２に示すように、炭化珪素ドリフト層８の表層部でカソード領域１２の外周を囲むように、カソード領域１２よりも高濃度のｎ型のカソードコンタクト領域１６が形成されている。そして、炭化珪素ドリフト層８の表層部でカソードコンタクト領域１６の外周を囲むように、第１ウェル領域１３よりも高濃度のｐ型のガード領域１７が形成されている。カソード領域１２とカソードコンタクト領域１６とは接しており、これらカソード領域１２およびカソードコンタクト領域１６は、炭化珪素ドリフト層８内でその周囲を、ガード領域１７よりも低濃度のｐ型の第１ウェル領域１３とガード領域１７によって形成されるｐ型の領域によって取り囲まれている。
　炭化珪素ドリフト層８のデバイスが形成される領域以外の領域上は、フィールド酸化膜１８で覆われており、このフィールド酸化膜１８上には、ゲート電極となるポリシリコン電極２１が形成されている。炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、カソード領域１２上、カソードコンタクト領域１６上、ガード領域１７上、ポリシリコン電極２１上には、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄがそれぞれ形成されている。
　そして、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位には、カソードオーミック電極２６ｂが、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位には、ガードオーミック電極２６ｃが、それぞれ形成されている。
　さらに、カソード領域１２と接触し、アノードコンタクトホール２３ａの内面を覆うようにアノードチタン電極２７ａが形成され、カソードオーミック電極２６ｂと接触し、カソードコンタクトホール２３ｂの内面を覆うようにカソードチタン電極２７ｂが形成され、ガードオーミック電極２６ｃと接触し、ガードコンタクトホール２３ｃの内面を覆うようにガードチタン電極２７ｃが形成され、ポリシリコン電極２１と接触し、ゲートコンタクトホール２３ｄの内面を覆うようにゲートチタン電極２７ｄが形成されている。尚、アノードチタン電極２７ａは、カソード領域１２との間でショットキー障壁を形成するショットキー電極となる。
　さらに、アノードチタン電極２７ａと接触し、アノードコンタクトホール２３ａを埋めるようにアノード配線２８ａが形成され、カソードチタン電極２７ｂと接触し、カソードコンタクトホール２３ｂを埋めるようにカソード配線２８ｂが形成され、ガードチタン電極２７ｃと接触し、ガードコンタクトホール２３ｃを埋めるようにガード配線２８ｃが形成され、ゲートチタン電極２７ｄと接触し、ゲートコンタクトホール２３ｄを埋めるようにゲート配線２８ｄが形成されている。
　また、炭化珪素基板６の他方の面３１には、ドレインオーミック電極２６ｆが形成され、このドレインオーミック電極２６ｆ上に、ドレイン配線２８ｆが形成される。
　そして、アノード配線２８ａにはアノード端子３２ａが、カソード配線２８ｂにはカソード端子３２ｂが、ガード配線２８ｃにはガード端子３２ｃが、ゲート配線２８ｄにはゲート端子３２ｄが、ドレイン配線２８ｆにはドレイン端子３２ｆが接続される。
　次に、ＭＯＳＦＥＴ部３ａの構成について説明する。図１（ｂ）に示すように、ＭＯＳＦＥＴ部３ａには、炭化珪素ドリフト層８の表層部にｎ型の埋め込みチャネル領域３３が形成されている。また、炭化珪素ドリフト層８の埋め込みチャネル領域３３よりも深い部位に埋め込みチャネル領域３３と接して、第１ウェル領域１３とほぼ同じ濃度のｐ型の第２ウェル領域３６が形成されている。さらに、炭化珪素ドリフト層８の表層部に、埋め込みチャネル領域３３から第２ウェル領域３６にまで達するように、カソードコンタクト領域１６とほぼ同じ濃度のｎ型のソース領域３７が形成されている。また、炭化珪素ドリフト層８の表層部に、ソース領域３７および第２ウェル領域３６と接するように、ガード領域１７とほぼ同じ濃度のｐ型のウェルコンタクト領域３８が形成されている。
　ＭＯＳＦＥＴ部３ａの炭化珪素ドリフト層８上の一部には、ゲート絶縁膜４１が形成され、このゲート絶縁膜４１上には、ゲート電極となるポリシリコン電極２１が形成されている。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７、第２ウェル領域３６および埋め込みチャネル領域３３上に跨って形成される。尚、ここで説明したゲート絶縁膜４１上のポリシリコン電極２１と、前述したフィールド酸化膜１８上のポリシリコン電極２１とは、連続して形成された一つの電極であって、電気的に接続されている。
　そして、炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、ソース領域３７およびウェルコンタクト領域３８上には、ソースコンタクトホール２３ｅが形成されている。ソース領域３７およびウェルコンタクト領域３８上でソースコンタクトホール２３ｅの底部にあたる部位には、ソースオーミック電極２６ｅが形成されている。さらに、ソースオーミック電極２６ｅと接触し、ソースコンタクトホール２３ｅの内面を覆うようにソースチタン電極２７ｅが形成され、ソースチタン電極２７ｅと接触し、ソースコンタクトホール２３ｅを埋めるようにソース配線２８ｅが形成されている。ソース配線２８ｅにはソース端子３２ｅが接続される。
　また、炭化珪素基板６の他方の面３１には、ＳＢＤ部２と同様にドレインオーミック電極２６ｆおよびドレイン配線２８ｆが形成されている。尚、ＳＢＤ部２とＭＯＳＦＥＴ部３ａに形成されたドレインオーミック電極２６ｆは、連続して形成された一つの電極であり、電気的に接続されている。また、ドレイン配線２８ｆについても同様である。
　次に、この発明の実施の形態１における炭化珪素半導体装置１ａの製造方法について説明する。図３～図１４は、この発明の実施の形態１における炭化珪素半導体装置１ａの製造方法の一部を示す断面図である。尚、各図において、（ａ）はＳＢＤ部２付近を示し、（ｂ）はＭＯＳＦＥＴ部３ａを示している。
　まず、一方の面７の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板６を準備する。そして、図３に示すように、炭化珪素基板６の一方の面７上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、４～２００μｍの厚さのｎ型の炭化珪素ドリフト層８を形成することにより、炭化珪素エピタキシャル基板１１を形成する。ここで、炭化珪素ドリフト層８のｎ型の不純物濃度は例えば１×１０１４～１×１０１７ｃｍ－３の範囲内の値とする。尚、炭化珪素基板６の面方位は、（０００－１）面や（１１－２０）面などでもよく、これらの面方位から８°以下に傾斜されていてもよい。さらに、ポリタイプとしては６Ｈや３Ｃなどであってもよい。
　以下で、炭化珪素ドリフト層８にイオン注入を行う工程について説明するが、イオン注入は、炭化珪素ドリフト層８上に写真製版によって形成されたレジストのマスクを用いて行う。イオン注入時は、炭化珪素エピタキシャル基板１１を２００～８００℃で加熱してもよいし、積極的に加熱を行わなくてもよい。また、イオン注入するｎ型の不純物としては、例えば窒素、リン、ヒ素などを用い、ｐ型の不純物としては、例えばアルミニウム、ホウ素、ガリウムなどを用いる。
　次に、図４に示すように、炭化珪素ドリフト層８の表面側からｎ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にカソード領域１２および埋め込みチャネル領域３３を形成する。カソード領域１２と埋め込みチャネル領域３３とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。
　イオン注入するｎ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超え、かつ、後述するカソードコンタクト領域１６の不純物濃度の値を超えないように例えば１×１０１５～１×１０１８ｃｍ－３の範囲内の値に設定する。イオン注入の深さは、例えば炭化珪素ドリフト層８の表面から深さ０．４μｍの範囲内の値とする。ＭＯＳＦＥＴ部３ａに埋め込みチャネル領域３３を形成することによって、ＭＯＳＦＥＴのチャネル領域における導電性を高めることができる。尚、カソード領域１２と埋め込みチャネル領域３３とは、連続した一つのイオン注入層として形成してもよいし、それぞれ分離されたイオン注入層として形成してもよい。
　次に、図５に示すように、炭化珪素ドリフト層８の表面側からｐ型の不純物をイオン注入し、カソード領域１２よりも深い部位にカソード領域１２と接して第１ウェル領域１３を、炭化珪素ドリフト層８の埋め込みチャネル領域３３よりも深い部位に埋め込みチャネル領域３３と接して第２ウェル領域３６を形成する。第１ウェル領域１３と第２ウェル領域３６とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。
　イオン注入するｐ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超えており、例えば１×１０１５～１×１０１９ｃｍ－３の範囲内の値とする。イオン注入の深さは、第１ウェル領域１３および第２ウェル領域３６の底面が炭化珪素ドリフト層８の底面を超えないように設定し、例えば０．３～２μｍの範囲内の値とする。
　尚、前述したカソード領域１２および埋め込みチャネル領域３３を形成する工程と、第１ウェル領域１３および第２ウェル領域３６を形成する工程を行う順序は逆でもよい。
　次に、図６に示すように、炭化珪素ドリフト層８の表面側からｎ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にカソードコンタクト領域１６およびソース領域３７を形成する。図２に示すように、カソードコンタクト領域１６は、カソード領域１２の外周を囲むように形成され、カソードコンタクト領域１６とカソード領域１２とは接することとなる。カソードコンタクト領域１６とソース領域３７とは、ほぼ同じ不純物濃度で、カソード領域１２および埋め込みチャネル領域３３よりも高濃度のｎ型であり、一度のイオン注入工程で形成される。
　イオン注入するｎ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７～１×１０２１ｃｍ－３の範囲内の値とする。イオン注入の深さは、カソードコンタクト領域１６およびソース領域３７の底面が、それぞれ第１ウェル領域１３および第２ウェル領域３６の底面を超えないように設定される。
　カソードコンタクト領域１６およびソース領域３７を形成することによって、後の工程でカソードコンタクト領域１６上およびソース領域３７上にそれぞれ形成される電極と良好なオーミック接触を得ることができる。
　次に、図７に示すように、炭化珪素ドリフト層８の表面側からｐ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にガード領域１７およびウェルコンタクト領域３８を形成する。図２に示すように、ガード領域１７は、カソードコンタクト領域１６の外周を囲むように形成される。これにより、カソード領域１２およびカソードコンタクト領域１６は、第１ウェル領域１３およびガード領域１７のｐ型の領域によって、炭化珪素ドリフト層８内で周囲を取り囲まれることとなる。ウェルコンタクト領域３８は、ソース領域３７および第２ウェル領域３６と接するように形成される。ガード領域１７とウェルコンタクト領域３８とは、ほぼ同じ不純物濃度で、第１ウェル領域１３および第２ウェル領域３６よりも高濃度のｐ型であり、一度のイオン注入工程で形成される。
　イオン注入するｐ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７～１×１０２１ｃｍ－３の範囲内とする。イオン注入の深さは、ガード領域１７およびウェルコンタクト領域３８の底面が、それぞれ第１ウェル領域１３および第２ウェル領域３６の底面を超えないように設定される。
　ガード領域１７およびウェルコンタクト領域３８を形成することによって、後の工程でガード領域１７上およびウェルコンタクト領域３８上にそれぞれ形成される電極と良好なオーミック接触を得ることができ、電極と第１ウェル領域１３および第２ウェル領域３６とを低抵抗で電気的に接続することができる。また、ガード領域１７およびウェルコンタクト領域３８を形成する工程においては、炭化珪素エピタキシャル基板１１を１５０℃以上に加熱してイオン注入することが好ましい。これにより、シート抵抗の低いガード領域１７およびウェルコンタクト領域３８を得ることができる。
　尚、前述したカソードコンタクト領域１６およびソース領域３７を形成する工程と、ガード領域１７およびウェルコンタクト領域３８を形成する工程を行う順序は逆でもよい。
　次に、アルゴンや窒素などの不活性ガス雰囲気、または真空中において、１５００～２２００℃の範囲内の温度、０．５～６０分の範囲内の時間で熱処理を行う。これにより、イオン注入された不純物が電気的に活性化される。尚、この熱処理は、炭化珪素エピタキシャル基板１１の表面が炭素膜で覆われた状態で行ってもよい。このようにすると、熱処理時における装置内の残留水分や残留酸素などによるエッチング作用によって炭化珪素基板６や炭化珪素ドリフト層８の表面が荒れることを防ぐことができる。
　次に、炭化珪素ドリフト層８の表面を熱酸化して犠牲酸化膜を形成し、その後、フッ酸によって犠牲酸化膜を除去する。これにより、炭化珪素ドリフト層８の表面変質層を除去し、清浄な面を得ることができる。
　次に、図８に示すように、炭化珪素ドリフト層８上にフィールド酸化膜１８を形成する。フィールド酸化膜１８は、ＣＶＤ法などによって酸化シリコン膜を堆積し、パターニングすることによって形成されるが、ここで、炭化珪素ドリフト層８のデバイスが形成される領域上は開口し、デバイスが形成される領域以外の領域はフィールド酸化膜１８で覆われるようにパターニングを行う。フィールド酸化膜１８の膜厚は、０．５～２μｍあればよい。
　次に、図９に示すように、ＭＯＳＦＥＴ部３ａの炭化珪素ドリフト層８上にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、熱酸化法やＣＶＤ法によって酸化シリコン膜を形成することによって形成され、その膜厚は５０ｎｍ程度とする。
　次に、図１０に示すように、ゲート電極となるポリシリコン電極２１をゲート絶縁膜４１およびフィールド酸化膜１８上に形成する。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７、第２ウェル領域３６および埋め込みチャネル領域３３上に跨って形成される。ポリシリコン電極２１は、高濃度のｎ型とすることが好ましい。
　次に、図１１に示すように、炭化珪素ドリフト層８上およびポリシリコン電極２１上に、層間絶縁膜２２を形成し、ドライエッチングなどによって、カソードコンタクト領域１６上にカソードコンタクトホール２３ｂ、ガード領域１７上にガードコンタクトホール２３ｃ、ソース領域３７上にソースコンタクトホール２３ｅをそれぞれ形成する。層間絶縁膜２２としては、ＣＶＤ法などによって形成された酸化シリコン膜が用いられる。
　次に、図１２に示すように、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位にカソードオーミック電極２６ｂを、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位にガードオーミック電極２６ｃを、ソース領域３７およびウェルコンタクト領域３８上でソースコンタクトホール２３ｅの底部にあたる部位にソースオーミック電極２６ｅをそれぞれ形成し、炭化珪素基板６の他方の面３１にドレインオーミック電極２６ｆを形成する。
　これらカソードオーミック電極２６ｂ、ガードオーミック電極２６ｃ、ソースオーミック電極２６ｅおよびドレインオーミック電極２６ｆとしては、例えばニッケルシリサイドが用いられる。ニッケルシリサイドの形成方法としては、層間絶縁膜２２上から基板の全面にニッケルを主成分とする金属膜を成膜し、また、炭化珪素基板６の他方の面３１上にも同じくニッケルを主成分とする金属膜を成膜し、その後、６００～１１００℃で熱処理を行う。これによりＳｉＣと金属膜との間でニッケルシリサイドが形成される。この後、層間絶縁膜２２上に残留した金属膜を、硫酸や硝酸、塩酸、それらの過酸化水素水との混合液などを用いたウェットエッチングによって除去する。
　尚、層間絶縁膜２２上に残留した金属膜を除去した後に、再度、熱処理を行ってもよい。ここで、ニッケルシリサイドを形成するために行った熱処理よりも高温で熱処理を行うことで、さらに低抵抗なオーミック接触が得られる。
　次に、図１３に示すように、カソード領域１２上にアノードコンタクトホール２３ａを、ポリシリコン電極２１上にゲートコンタクトホール２３ｄをそれぞれ形成する。アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄの形成方法としては、まず、アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄを形成する部位を除く層間絶縁膜２２の表面を覆い、かつ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃおよびソースコンタクトホール２３ｅを埋めるようにレジストの膜を形成する。そして、ウェットエッチング法またはドライエッチング法によって、アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄをそれぞれ形成する。その後、レジストを除去し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの底面の表面変質層をフッ酸、またはスパッタリングなどによって除去して清浄な面を得る。
　尚、ゲートコンタクトホール２３ｄをゲート絶縁膜４１上ではなくゲート絶縁膜４１よりも厚いフィールド酸化膜１８上に形成することにより、万が一、ゲートコンタクトホール２３ｄの形成時にポリシリコン電極２１を突き抜けてしまったとしても、後の工程で形成する電極が炭化珪素ドリフト層８と接触してしまうことを防ぐことができる。ゲートコンタクトホール２３ｄの形成時にポリシリコン電極２１を突き抜けてしまわないようにすれば、ゲートコンタクトホール２３ｄをゲート絶縁膜４１上に形成してもよい。
　次に、スパッタ法や蒸着法によって、層間絶縁膜２２の表面側からチタン膜を形成する。チタン膜は、カソード領域１２、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃ、ポリシリコン電極２１およびソースオーミック電極２６ｅと接触し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの内面を覆うように形成される。
　次に、スパッタ法や蒸着法によって、チタン膜の表面側からアルミニウム膜を形成する。アルミニウム膜は、チタン膜と接触し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅを埋めるように形成される。
　尚、アルミニウム膜を形成する前に、チタン膜上に窒化チタンなどのバリアメタルと呼ばれる金属の膜を形成してもよい。
　そして、パターニングを行うことによって、アノードチタン電極２７ａおよびアノード配線２８ａ、カソードチタン電極２７ｂおよびカソード配線２８ｂ、ガードチタン電極２７ｃおよびガード配線２８ｃ、ゲートチタン電極２７ｄおよびゲート配線２８ｄ、ソースチタン電極２７ｅおよびソース配線２８ｅを形成する。
　カソード領域１２と接触してアノードチタン電極２７ａを設けることによって、カソード領域１２とアノードチタン電極２７ａとの間にショットキー障壁が形成される。一方で、ゲートチタン電極２７ｄとゲート電極であるポリシリコン電極２１とではオーミック接触が得られる。
　尚、チタン膜を形成した後で、５００℃程度で熱処理を行ってもよい。この熱処理は、アルゴンなどの雰囲気で１５分程度行うことが好ましい。これにより、アノードチタン電極２７ａとカソード領域１２との間には良好なショットキー障壁を形成でき、ゲートチタン電極２７ｄとポリシリコン電極２１との間でより低抵抗なオーミック接触が得られる。
　次に、ドレインオーミック電極２６ｆ上に、ニッケルや金などによってドレイン配線２８ｆを形成し、図１４に示す状態となる。
　最後に、アノード端子３２ａ、カソード端子３２ｂ、ガード端子３２ｃ、ゲート端子３２ｄ、ソース端子３２ｅおよびドレイン端子３２ｆをそれぞれ形成し、図１に示す炭化珪素半導体装置１ａが完成する。
　次に、図１を参照して、この発明の実施の形態１における炭化珪素半導体装置１ａのＳＢＤ部２に形成されたＳＢＤの温度センサとしての動作について説明する。
　アノード端子３２ａとカソード端子３２ｂとを制御ＩＣ（図示せず）に接続する。制御ＩＣは電流源および電圧計を内蔵している。この電流源は、カソード端子３２ｂを接地電位としてアノード端子３２ａからカソード端子３２ｂへＳＢＤの順方向に定電流を流すことができる。また、電圧計は、アノード端子３２ａとカソード端子３２ｂとの間の電圧を測定することができる。
　まず、制御ＩＣの電流源によって、例えば１μＡの定電流をアノード端子３２ａからカソード端子３２ｂへ流す。そして、制御ＩＣの電圧計は、定電流が流れているときのアノード端子３２ａとカソード端子３２ｂとの間の電圧を測定する。炭化珪素半導体装置１ａのＭＯＳＦＥＴ部３ａに形成されたＭＯＳＦＥＴの温度が上昇すると、アノード端子３２ａとカソード端子３２ｂとの間の電圧は低下するので、この測定電圧が予め決めた設定電圧よりも低くなったときに、制御ＩＣはＭＯＳＦＥＴが過温度状態であると判断し、ＭＯＳＦＥＴに停止信号を送信する。例えば、ＭＯＳＦＥＴが２５０℃になったときの設定電圧を０．４Ｖとすると、制御ＩＣは、測定電圧が０．４Ｖを一定時間下回ったときにＭＯＳＦＥＴに停止信号を送信する。
　また、ＭＯＳＦＥＴがスイッチングしているとき、ドレイン端子３２ｆには、数Ｖと数百Ｖの電圧が繰り返し印加される。このスイッチング時の充放電電流は、ガード端子３２ｃとソース端子３２ｅとを接続しておけば、ＳＢＤを囲む第１ウェル領域１３およびガード領域１７を通ってガード端子３２ｃに流れるため、ＭＯＳＦＥＴのスイッチングによるノイズがＳＢＤに影響を与えることを抑制できる。
　次に、この発明の実施の形態１におけるＭＯＳＦＥＴが過温度状態であると制御ＩＣが判断する設定電圧の設定方法について具体例を挙げて説明する。図１５は、この発明の実施の形態１におけるＳＢＤの電流－電圧特性をデバイスシミュレーションによって計算した結果である。図１５において、横軸は、アノード端子３２ａの電圧（アノード電圧ＶＡ）を示し、縦軸は、アノード端子３２ａを流れる電流（アノード電流ＩＡ）、即ち、ＳＢＤを流れる電流を示す。ここでは、ＳＢＤの温度Ｔ、即ち、ＭＯＳＦＥＴの温度Ｔが３００Ｋ、４００Ｋ、５００Ｋの場合についてシミュレーションを行い、図１５では、Ｔ＝３００Ｋの場合を太い実線で示し、Ｔ＝４００Ｋの場合を点線で示し、Ｔ＝５００Ｋの場合を細い実線で示している。尚、カソード端子３２ｂは接地電位とし、カソード領域１２の不純物濃度は１×１０１７ｃｍ－３に設定している。
　ここで、制御ＩＣの電流源によって、１μＡの定電流（判定電流）をアノード端子３２ａからカソード端子３２ｂへ流す場合、即ち、アノード電流ＩＡが１μＡである場合を想定する。図１５内には、アノード電流ＩＡ、つまり、判定電流が１μＡであるレベルを破線で示している。
　図１６は、アノード電流ＩＡが１μＡの場合のＳＢＤの温度Ｔとアノード電圧ＶＡとの関係を示すグラフである。図１６において、横軸は、ＳＢＤの温度Ｔを示し、縦軸は、アノード電圧ＶＡを示す。尚、図１６におけるプロット点は、それぞれ、図１５におけるアノード電流ＩＡが１μＡである点をプロットしたものである。
　図１６から、ＳＢＤの温度Ｔ、即ち、ＭＯＳＦＥＴの温度Ｔが５２３Ｋ（２５０℃）のとき、アノード電圧ＶＡが０．４Ｖになることが分かる。よって、前述したように、ＭＯＳＦＥＴの温度Ｔが２５０℃を超えないようにするためには、判定電流が１μＡである場合、制御ＩＣにおける設定温度を０．４Ｖに設定し、アノード電圧ＶＡを測定し、この測定電圧が０．４Ｖを一定時間下回ったときに制御ＩＣがＭＯＳＦＥＴへ停止信号を送信するようにすればよい。
　このように、アノード端子３２ａとカソード端子３２ｂとの間の電圧（アノード電圧ＶＡ）とＳＢＤを流れる電流（アノード電流ＩＡ）との関係、即ち、ＳＢＤの電流－電圧特性を調べることにより、制御ＩＣがＭＯＳＦＥＴを停止させるべき設定温度（ここでは５２３Ｋ（２５０℃）に設定）に対応するアノード電圧ＶＡ（ここでは０．４Ｖ）を求めることができる。そして、この求めたアノード電圧ＶＡを設定電圧として設定することにより、ＭＯＳＦＥＴを過温度から保護することが可能となる。
　尚、ここでは、ＳＢＤの温度Ｔが３００Ｋ、４００Ｋおよび５００Ｋの場合についてシミュレーションを行った結果から図１６を作成して、図１６から５２３Ｋ（２５０℃）のときのアノード電圧ＶＡが０．４Ｖになることを求め、設定電圧を０．４Ｖに決定した。しかし、はじめから温度Ｔが５２３Ｋ（２５０℃）の場合のシミュレーションを行って、その結果から設定電圧を決めてもよい。
　また、ここでは、シミュレーションによってＳＢＤの電流－電圧特性を求め、この結果から、ＭＯＳＦＥＴが過温度状態であると制御ＩＣが判断する設定電圧を決めたが、シミュレーションではなく実際にＳＢＤの電流－電圧特性を測定した結果から設定電圧を決定してもよい。
　この発明の実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴの温度を測定するためのＳＢＤを備えた炭化珪素半導体装置１ａを提供することができるという効果がある。
　また、ゲート絶縁膜４１とポリシリコン電極２１を備え、ポリシリコン電極２１上にゲートチタン電極２７ｄを備えたことにより、ショットキー電極であるアノードチタン電極２７ａとゲートチタン電極２７ｄとを同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
　さらに、ソース領域３７、ソースオーミック電極２６ｅ、第２ウェル領域３６を備えたことにより、ソース領域３７とカソードコンタクト領域１６とを同一の工程で形成でき、ソースオーミック電極２６ｅとカソードオーミック電極２６ｂとを同一の工程で形成でき、第２ウェル領域３６と第１ウェル領域１３とを同一の工程で形成できる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程をさらに減らすことができ、生産性を向上させることができる。
　ガード領域１７、ガードオーミック電極２６ｃ、ウェルコンタクト領域３８を備えたことにより、ガード領域１７とウェルコンタクト領域３８とを同一工程で形成でき、ガードオーミック電極２６ｃとカソードオーミック電極２６ｂとソースオーミック電極２６ｅとを同一の工程で形成できる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程をさらに減らすことができ、生産性を向上させることができる。また、ガード領域１７を設けたことによって、スイッチングノイズがＳＢＤに影響を与えることを抑制することができる。
　アノード端子３２ａとカソード端子３２ｂに制御ＩＣを接続し、制御ＩＣが電流源と電圧計を備えたことにより、ＭＯＳＦＥＴの温度を容易に測定することができ、ＭＯＳＦＥＴの過温度を検出することができる。
　尚、この発明の実施の形態１では、炭化珪素ドリフト層８の表層部にカソード領域１２および埋め込みチャネル領域３３を形成した。しかし、カソード領域１２および埋め込みチャネル領域３３を特に形成せずに、炭化珪素ドリフト層８の表層部をそのままカソード領域１２および埋め込みチャネル領域３３として用いてもよい。
　また、この発明の実施の形態１では、ＳＢＤによって温度を測定する炭化珪素半導体素子をＭＯＳＦＥＴとした。しかし、ＭＯＳＦＥＴに限ることはなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）、ＳＩＴ（Ｓｔａｔｉｃ　Ｉｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）などでもよい。ＭＯＳＦＥＴの場合は、特に、ＳＢＤの製造工程とＭＯＳＦＥＴの製造工程を共通化できるため、より生産性が高い。
実施の形態２．
　図１７は、この発明の実施の形態２における炭化珪素半導体装置１ｂを示す断面図であり、（ａ）はｐｎ接合ダイオード部４２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ｂを示す断面図である。図１７において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。この発明の実施の形態１とは、ＭＯＳＦＥＴの温度センサとしてのダイオードをＳＢＤではなく、ｐｎ接合ダイオードとした構成が相違している。また、炭化珪素ドリフト層８の表層部の埋め込みチャネル領域３３を省略している構成が相違している。
　図１７において、炭化珪素半導体装置１ｂは、炭化珪素エピタキシャル基板１１に、炭化珪素半導体素子であるＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ部３ｂと、ｐｎ接合ダイオードが形成されたｐｎ接合ダイオード部４２と、を備えている。
　まず、ｐｎ接合ダイオード部４２付近の構成について説明する。図１７（ａ）に示すように、ｐｎ接合ダイオード部４２には、炭化珪素ドリフト層８の表層部２に、カソード領域となるｎ型のシャローウェル領域４３が形成され、このシャローウェル領域４３と接してシャローウェル領域４３よりも深い部位にｐ型のディープウェル領域４６が形成されている。さらに、シャローウェル領域４３およびディープウェル領域４６の外周と一部オーバーラップして外周を囲むように、炭化珪素ドリフト層８の表層部に、ｐ型の第３ウェル領域４７が形成されている。そして、炭化珪素ドリフト層８のシャローウェル領域４３の表層部には、第３ウェル領域４７よりも高濃度のｐ型のアノード領域４８が形成され、シャローウェル領域４３よりも高濃度のｎ型のカソードコンタクト領域１６が表層部でアノード領域４８の外周を囲むように形成されている。また、第３ウェル領域４７よりも高濃度のｐ型のガード領域１７が、炭化珪素ドリフト層８の第３ウェル領域４７の表層部でカソードコンタクト領域１６の外周を囲むように形成されている。
　炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、アノード領域４８上、カソードコンタクト領域１６上、ガード領域１７上、ポリシリコン電極２１上には、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄがそれぞれ形成されている。
　そして、アノード領域４８上でアノードコンタクトホール２３ａの底部にあたる部位にはアノードオーミック電極２６ａが、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位にはカソードオーミック電極２６ｂが、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位には、ガードオーミック電極２６ｃが、それぞれ形成されている。
　さらに、アノードオーミック電極２６ａと接触し、アノードコンタクトホール２３ａの内面を覆うようにアノードチタン電極２７ａが形成される。他のチタン電極、各チタン電極上に形成される各配線、ドレインオーミック電極２６ｆ、ドレイン配線２８ｆおよび各端子については、この発明の実施の形態１と同様であるため説明を省略する。
　次に、ＭＯＳＦＥＴ部３ｂの構成について説明する。図１７（ｂ）に示すように、ＭＯＳＦＥＴ部３ｂには、炭化珪素ドリフト層８の表層部に、第３ウェル領域４７とほぼ同じ濃度のｐ型の第２ウェル領域３６が形成され、炭化珪素ドリフト層８の第２ウェル領域３６の表層部には、カソードコンタクト領域１６とほぼ同じ濃度のｎ型のソース領域３７が形成されている。炭化珪素ドリフト層８の表層部に、ソース領域３７および第２ウェル領域３６と接するように、アノード領域４８およびガード領域１７とほぼ同じ濃度のｐ型のウェルコンタクト領域３８が形成されている。
　ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７および第２ウェル領域３６上に跨って形成される。尚、層間絶縁膜２２やソースコンタクトホール２３ｅ、その他の電極などについては、この発明の実施の形態１と同様であるため説明を省略する。
　次に、この発明の実施の形態２における炭化珪素半導体装置１ｂの製造方法について説明する。図１８～図２５は、この発明の実施の形態２における炭化珪素半導体装置１ｂの製造方法の一部を示す断面図である。尚、各図において、（ａ）はｐｎ接合ダイオード部４２付近を示し、（ｂ）はＭＯＳＦＥＴ部３ｂを示している。
　まず、図１８に示すように、ｎ型の炭化珪素基板６の一方の面７上にｎ型の炭化珪素ドリフト層８を形成し、その後、イオン注入によって、ｐ型のディープウェル領域４６およびカソード領域となるｎ型のシャローウェル領域４３を一度に形成する。シャローウェル領域４３の深さは例えば０．６μｍ以内の値とし、ディープウェル領域４６の深さはシャローウェル領域４３の底部より深く、かつ、後の工程で形成する第２ウェル領域３６および第３ウェル領域４７の底部よりも深く設定する。
　ここで、炭化珪素ドリフト層８のｎ型の不純物濃度は例えば１×１０１４～１×１０１７ｃｍ－３の範囲内の値とする。また、シャローウェル領域４３およびディープウェル領域４６の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超え、かつ、後の工程で形成する第２ウェル領域３６および第３ウェル領域４７の不純物濃度の値を超えない値に設定する。
　次に、図１９に示すように、ｐ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部に第３ウェル領域４７および第２ウェル領域３６を形成する。第３ウェル領域４７は、シャローウェル領域４３およびディープウェル領域４６と一部オーバーラップし、シャローウェル領域４３およびディープウェル領域４６の外周を囲むように形成される。第３ウェル領域４７の深さは、その底部が、シャローウェル領域４３の底部より深く、ディープウェル領域４６の底部より浅く設定する。第３ウェル領域４７と第２ウェル領域３６とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。イオン注入するｐ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超えており、例えば１×１０１５～１×１０１９ｃｍ－３の範囲内の値とする。
　次に、図２０に示すように、ｎ型の不純物をイオン注入し、炭化珪素ドリフト層８のシャローウェル領域４３の表層部にカソードコンタクト領域１６を、第２ウェル領域３６の表層部にソース領域３７を形成する。カソードコンタクト領域１６とソース領域３７とは、ほぼ同じ不純物濃度で、シャローウェル領域４３よりも高濃度のｎ型であり、一度のイオン注入工程で形成される。イオン注入するｎ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７～１×１０２１ｃｍ－３の範囲内の値とする。
　次に、図２１に示すように、ｐ型の不純物をイオン注入し、炭化珪素ドリフト層８のシャローウェル領域４３の表層部にアノード領域４８を、第３ウェル領域４７の表層部にガード領域１７を、第２ウェル領域３６の表層部にウェルコンタクト領域３８をそれぞれ形成する。アノード領域４８は、カソードコンタクト領域１６によって外周を囲まれるように配置される。アノード領域４８とガード領域１７とウェルコンタクト領域３８とは、ほぼ同じ不純物濃度で、第３ウェル領域４７および第２ウェル領域３６よりも高濃度のｐ型であり、一度のイオン注入工程で形成される。アノード領域４８、ガード領域１７およびウェルコンタクト領域３８の深さは、シャローウェル領域４３の底面を超えないように設定され、不純物濃度は、例えば１×１０１７～１×１０２１ｃｍ－３の範囲内の値とする。
　次に、アルゴンや窒素などの不活性ガス雰囲気、または真空中において、１５００～２２００℃の範囲内の温度、０．５～６０分の範囲内の時間で熱処理を行う。これにより、イオン注入された不純物が電気的に活性化される。
　次に、図２２に示すように、フィールド酸化膜１８を形成し、ゲート絶縁膜４１を形成する。そして、ポリシリコン電極２１をゲート絶縁膜４１およびフィールド酸化膜１８上に形成する。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７および第２ウェル領域３６上に跨って形成される。
　次に、図２３に示すように、炭化珪素ドリフト層８上およびポリシリコン電極２１上に、層間絶縁膜２２を形成し、ドライエッチングなどによって、アノード領域４８上にアノードコンタクトホール２３ａ、カソードコンタクト領域１６上にカソードコンタクトホール２３ｂ、ガード領域１７上にガードコンタクトホール２３ｃ、ソース領域３７上にソースコンタクトホール２３ｅをそれぞれ形成する。そして、それぞれのコンタクトホールの底部にあたる部位に、アノードオーミック電極２６ａ、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃおよびソースオーミック電極２６ｅを形成する。そして、炭化珪素基板６の他方の面３１にドレインオーミック電極２６ｆを形成する。
　次に、図２４に示すように、ポリシリコン電極２１上にゲートコンタクトホール２３ｄを形成する。
　次に、層間絶縁膜２２の表面側からチタン膜を形成する。チタン膜は、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの内面を覆うように形成される。
　次に、チタン膜の表面側からアルミニウム膜を形成する。アルミニウム膜は、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅを埋めるように形成される。
　そして、パターニングを行うことによって、アノードチタン電極２７ａおよびアノード配線２８ａ、カソードチタン電極２７ｂおよびカソード配線２８ｂ、ガードチタン電極２７ｃおよびガード配線２８ｃ、ゲートチタン電極２７ｄおよびゲート配線２８ｄ、ソースチタン電極２７ｅおよびソース配線２８ｅを形成する。
　次に、ドレインオーミック電極２６ｆ上に、ニッケルや金などによってドレイン配線２８ｆを形成し、図２５に示す状態となる。
　最後に、アノード端子３２ａ、カソード端子３２ｂ、ガード端子３２ｃ、ゲート端子３２ｄ、ソース端子３２ｅおよびドレイン端子３２ｆをそれぞれ形成し、図１７に示す炭化珪素半導体装置１ｂが完成する。
　この発明の実施の形態２における炭化珪素半導体装置１ｂに形成されたｐｎ接合ダイオードの温度センサとしての動作は、この発明の実施の形態１と同様であるため説明を省略する。
　この発明の実施の形態２では、以上のような構成としたことにより、ＭＯＳＦＥＴの温度を測定するためのｐｎ接合ダイオードを備えた炭化珪素半導体装置１ｂを提供することができるという効果がある。
　また、カソード領域となるシャローウェル領域４３およびディープウェル領域４６を同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂの製造工程を減らすことができ、生産性を向上させることができる。
　アノード領域４８、ガード領域１７およびウェルコンタクト領域３８を同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂのｐｎ接合ダイオード部４２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
　さらに、アノードオーミック電極２６ａ、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃおよびソースオーミック電極２６ｅを同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂのｐｎ接合ダイオード部４２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
　アノード端子３２ａとカソード端子３２ｂに制御ＩＣを接続し、制御ＩＣが電流源と電圧計を備えたことにより、ＭＯＳＦＥＴの温度を容易に測定することができ、ＭＯＳＦＥＴの過温度を検出することができる。
　尚、この発明の実施の形態２では、この発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
　１ａ、１ｂ　炭化珪素半導体装置
　２　ＳＢＤ部
　３ａ、３ｂ　ＭＯＳＦＥＴ部
　６　ｎ型の炭化珪素基板
　７　炭化珪素基板の一方の面
　８　ｎ型の炭化珪素ドリフト層
　１１　炭化珪素エピタキシャル基板
　１２　ｎ型のカソード領域
　１３　ｐ型の第１ウェル領域
　１６　高濃度のｎ型のカソードコンタクト領域
　１７　高濃度のｐ型のガード領域
　２１　ポリシリコン電極
　２６ｂ　カソードオーミック電極
　２６ｃ　ガードオーミック電極
　２６ｅ　ソースオーミック電極
　２７ａ　アノードチタン電極
　２７ｄ　ゲートチタン電極
　３１　炭化珪素基板の他方の面
　３６　ｐ型の第２ウェル領域
　３７　高濃度のｎ型のソース領域
　３８　高濃度のｐ型のウェルコンタクト領域
　４１　ゲート絶縁膜

Claims (10)

  1. 　ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
    　前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
    　前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
    　を備えた炭化珪素半導体装置であって、
    　前記ショットキーバリアダイオードは、
    　前記炭化珪素ドリフト層の表層部のｎ型のカソード領域と、
    　前記カソード領域上に形成され、ショットキー電極となる第１チタン電極と、
    　前記炭化珪素ドリフト層の表層部に前記カソード領域と接するように形成され、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、
    　前記カソードコンタクト領域上に形成された第１オーミック電極と、
    　前記炭化珪素ドリフト層内で前記カソード領域および前記カソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、
    　を有する炭化珪素半導体装置。
  2. 　炭化珪素半導体素子は、
    　炭化珪素ドリフト層上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、ゲート電極となるポリシリコン電極と、
    　前記ポリシリコン電極上に形成された第２チタン電極と、
    　を備えたことを特徴とする請求項１記載の炭化珪素半導体装置。
  3. 　炭化珪素半導体素子は、
    　炭化珪素ドリフト層の表層部の、カソード領域とほぼ同じ濃度のｎ型のチャネル領域と、
    　前記炭化珪素ドリフト層の前記チャネル領域よりも深い部位に前記チャネル領域と接して形成され、第１ウェル領域とほぼ同じ濃度のｐ型の第２ウェル領域と、
    　前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように形成され、カソードコンタクト領域とほぼ同じ濃度のｎ型のソース領域と、
    　前記ソース領域上に形成された第２オーミック電極と、
    を備え、
    　ポリシリコン電極は、ゲート絶縁膜および前記チャネル領域を介して前記第２ウェル領域上に形成されたことを特徴とする請求項２記載の炭化珪素半導体装置。
  4. 　第１ウェル領域は、
    　炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に形成された低濃度領域と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接して形成され、低濃度領域よりも高濃度のｐ型のガード領域と、を有し、
    　ショットキーバリアダイオードは、
    　前記ガード領域上に形成された第３オーミック電極を備え、
    　炭化珪素半導体素子は、
    　炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように形成され、前記ガード領域とほぼ同じ濃度のｐ型のウェルコンタクト領域を備え、
    　第２オーミック電極は、前記ウェルコンタクト領域上にも形成されたことを特徴とする請求項３記載の炭化珪素半導体装置。
  5. 　ショットキーバリアダイオードに順方向電流を流すための電流源と、
    　前記電流源によって電流を流している間に前記ショットキーバリアダイオードのアノードとカソードとの間の電圧を測定するための電圧計と、
    　前記電流源が定電流を流している間に前記電圧計で測定された測定電圧が、予め設定された設定電圧を所定時間下回ったときに、炭化珪素半導体素子の動作を停止させる制御部と、
    　を備えたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　設定電圧は、アノードとカソードとの間の電圧とショットキーバリアダイオードを流れる電流との関係に基づいて設定されることを特徴とする請求項５記載の炭化珪素半導体装置。
  7. 　ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
    　前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
    　前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
    　を備えた炭化珪素半導体装置の製造方法であって、
    　前記ショットキーバリアダイオードを形成するために、
    　前記炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を前記炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、
    　前記炭化珪素ドリフト層の表層部で、かつ、前記第１ウェルによって囲まれた領域内に、前記カソード領域と接するように、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、
    　前記カソードコンタクト領域上に第１オーミック電極を形成する工程と、
    　前記カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、
    　を有する炭化珪素半導体装置の製造方法。
  8. 　炭化珪素半導体素子を形成するために、
    　炭化珪素ドリフト層上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極となるポリシリコン電極を形成する工程と、
    　前記ポリシリコン電極上に第２チタン電極を形成する工程と、を備え、
    　第１チタン電極を形成する工程と前記第２チタン電極を形成する工程を一度に行うことを特徴とする請求項７記載の炭化珪素半導体装置の製造方法。
  9. 　炭化珪素半導体素子を形成するために、
    　カソード領域とほぼ同じ濃度のｎ型で炭化珪素ドリフト層の表層部のチャネル領域よりも深い部位に、前記チャネル領域と接するように、第１ウェル領域とほぼ同じ濃度のｐ型の第２ウェル領域を形成する工程と、
    　前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように、カソードコンタクト領域とほぼ同じ濃度のｎ型のソース領域を形成する工程と、
    　前記ソース領域上に第２オーミック電極を形成する工程と、を備え、
    　ポリシリコン電極を形成する工程では、ゲート絶縁膜および前記チャネル領域を介して前記第２ウェル領域上に前記ポリシリコン電極を形成し、
    　前記第１ウェル領域を形成する工程と前記第２ウェル領域を形成する工程を一度に行い、
    　前記カソードコンタクト領域を形成する工程と前記ソース領域を形成する工程を一度に行い、
    　第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程を一度に行うことを特徴とする請求項８記載の炭化珪素半導体装置の製造方法。
  10. 　第１ウェル領域を形成する工程は、
    　炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に低濃度領域を形成する工程と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接するように、前記低濃度領域よりも高濃度のｐ型のガード領域を形成する工程と、を有し、
    　ショットキーバリアダイオードを形成するために、
    　前記ガード領域上に第３オーミック電極を形成する工程を備え、
    　炭化珪素半導体素子を形成するために、
    　前記炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように、前記ガード領域とほぼ同じ濃度のｐ型のウェルコンタクト領域を形成する工程を備え、
    　第２オーミック電極を形成する工程では、前記コンタクト領域上にも前記第２オーミック電極を形成し、
    　前記低濃度領域を形成する工程と第２ウェル領域を形成する工程を一度に行い、
    　前記ガード領域を形成する工程と前記ウェルコンタクト領域を形成する工程を一度に行い、
    　第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程と前記第３オーミック電極を形成する工程を一度に行うことを特徴とする請求項９記載の炭化珪素半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127487A (ja) * 2012-12-25 2014-07-07 Nissan Motor Co Ltd 半導体装置及び半導体装置の製造方法
WO2016039073A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US9773936B2 (en) 2013-06-04 2017-09-26 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6132032B2 (ja) * 2013-12-12 2017-05-24 富士電機株式会社 半導体装置およびその製造方法
US10090360B2 (en) 2015-02-13 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor structure including a plurality of trenches
EP4170729A1 (en) * 2021-10-22 2023-04-26 Infineon Technologies AG Semiconductor device with sense element

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310725A (ja) * 1993-04-21 1994-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0818075A (ja) * 1994-07-05 1996-01-19 Nec Kansai Ltd ショットキーバリヤダイオード及び半導体集積回路
JP2003068759A (ja) * 2001-08-29 2003-03-07 Denso Corp 半導体装置およびその製造方法
JP2003188370A (ja) * 2001-12-20 2003-07-04 Sanyo Electric Co Ltd 炭化珪素半導体素子
JP2005175357A (ja) * 2003-12-15 2005-06-30 Nissan Motor Co Ltd 半導体装置とその製造方法
JP2005209710A (ja) * 2004-01-20 2005-08-04 Hitachi Ulsi Systems Co Ltd 半導体集積回路装置の製造方法
JP2006093382A (ja) * 2004-09-24 2006-04-06 Hitachi Ltd 半導体装置
JP2008103537A (ja) * 2006-10-19 2008-05-01 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855981B2 (en) 2001-08-29 2005-02-15 Denso Corporation Silicon carbide power device having protective diode
US20050012143A1 (en) 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
JP5297584B2 (ja) 2005-10-14 2013-09-25 株式会社半導体エネルギー研究所 半導体装置、半導体装置を用いた温度センサー及び半導体装置の作製方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310725A (ja) * 1993-04-21 1994-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0818075A (ja) * 1994-07-05 1996-01-19 Nec Kansai Ltd ショットキーバリヤダイオード及び半導体集積回路
JP2003068759A (ja) * 2001-08-29 2003-03-07 Denso Corp 半導体装置およびその製造方法
JP2003188370A (ja) * 2001-12-20 2003-07-04 Sanyo Electric Co Ltd 炭化珪素半導体素子
JP2005175357A (ja) * 2003-12-15 2005-06-30 Nissan Motor Co Ltd 半導体装置とその製造方法
JP2005209710A (ja) * 2004-01-20 2005-08-04 Hitachi Ulsi Systems Co Ltd 半導体集積回路装置の製造方法
JP2006093382A (ja) * 2004-09-24 2006-04-06 Hitachi Ltd 半導体装置
JP2008103537A (ja) * 2006-10-19 2008-05-01 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127487A (ja) * 2012-12-25 2014-07-07 Nissan Motor Co Ltd 半導体装置及び半導体装置の製造方法
US9773936B2 (en) 2013-06-04 2017-09-26 Fuji Electric Co., Ltd. Semiconductor device
WO2016039073A1 (ja) * 2014-09-08 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2016039073A1 (ja) * 2014-09-08 2017-04-27 富士電機株式会社 半導体装置および半導体装置の製造方法
US10396161B2 (en) 2014-09-08 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US10692979B2 (en) 2014-09-08 2020-06-23 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device

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