JP2005209710A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP2005209710A JP2005209710A JP2004011998A JP2004011998A JP2005209710A JP 2005209710 A JP2005209710 A JP 2005209710A JP 2004011998 A JP2004011998 A JP 2004011998A JP 2004011998 A JP2004011998 A JP 2004011998A JP 2005209710 A JP2005209710 A JP 2005209710A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- insulating film
- forming
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】SBD素子を有する半導体集積回路装置の低コスト化を図る。
【解決手段】半導体基板1の主面に第1の半導体領域及び第2の半導体領域を形成する工程と、前記第1の半導体領域の表面にシリサイド層13を形成して、ショットキー接合を形成する工程と、前記半導体基板全面に絶縁膜14を形成する工程と、前記第1及び第2の半導体領域上の前記絶縁膜に各々第1及び第2の接続孔15を形成する工程と、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜16を形成する工程と、前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサ18cを形成すると共に、前記第2の接続孔を埋め込む導電性プラグ18a,18dを形成する工程と、前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層、及び前記導電性プラグと接続される配線を形成する工程とを有する。
【選択図】図10
【解決手段】半導体基板1の主面に第1の半導体領域及び第2の半導体領域を形成する工程と、前記第1の半導体領域の表面にシリサイド層13を形成して、ショットキー接合を形成する工程と、前記半導体基板全面に絶縁膜14を形成する工程と、前記第1及び第2の半導体領域上の前記絶縁膜に各々第1及び第2の接続孔15を形成する工程と、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜16を形成する工程と、前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサ18cを形成すると共に、前記第2の接続孔を埋め込む導電性プラグ18a,18dを形成する工程と、前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層、及び前記導電性プラグと接続される配線を形成する工程とを有する。
【選択図】図10
Description
本発明は、半導体集積回路装置の製造技術に関し、特に、ショットキーバリアダイオード素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
半導体集積回路装置の高集積化や多機能化に伴い、トランジスタ素子、容量素子、抵抗素子等の各素子間を電気的に接続する配線は微細化され、配線の層数も増加している。配線の微細化は、層間絶縁膜に形成される接続孔のアスペクト比(深さ/直径)の増加を招き、接続孔内における配線のステップカバレージが低下し、下層配線と上層配線との接続不良や、半導体基板に形成された半導体領域(不純物拡散層)と上層配線との接続不良が生じ易くなる。
そこで、層間絶縁膜に形成された接続孔内に導電性プラグを形成し、この導電性プラグを介して、下層配線と上層配線とを電気的に接続、若しくは半導体基板に形成された半導体領域と上層配線とを電気的に接続する配線技術が採用されている。
一方、半導体集積回路装置の整流回路等には、ショットキーバリアダイオード(SBD:Schottky Barrier Diode)素子が使用されている。このSBD素子においては、様々な構造のものが提案され、実用化されているが、例えば特開2000−174293号公報には、半導体基板とチタンシリサイド層とのショットキー接合からなるSBD素子が開示されている。
SBD素子を有する半導体集積回路装置においても低コスト化が要求されている。そこで、本発明者は、半導体集積回路装置の低コスト化を図るため、導電性プラグを用いて下層の導電体と上層の配線とを電気的に接続する配線技術に着目し、本発明をなした。
本発明の目的は、SBD素子を有する半導体集積回路装置の低コスト化を図ることが可能な技術を提供することにある。
本発明の他の目的は、特性バラツキの少ないSBD素子を低コストで実現することが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明の他の目的は、特性バラツキの少ないSBD素子を低コストで実現することが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体集積回路装置の製造方法において、
半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
(2)半導体集積回路装置の製造方法において、
半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1の接続孔内の前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1の接続孔内の前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有する。
(3)前記手段(1)又は手段(2)に記載の半導体集積回路装置の製造方法において、前記第1の接続孔は、第2の接続孔よりも大きい。
(4)前記手段(1)又は手段(2)に記載の半導体集積回路装置の製造方法において、前記導電膜は、タングステン膜である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、SBD素子を有する半導体集積回路装置の低コスト化を図ることができる。
本発明によれば、特性バラツキの少ないSBD素子を低コストで実現することができる。
本発明によれば、SBD素子を有する半導体集積回路装置の低コスト化を図ることができる。
本発明によれば、特性バラツキの少ないSBD素子を低コストで実現することができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施形態1)
本実施形態1では、同一基板にSBD素子と、絶縁ゲート型電界効果トランジスタとしてMISFET(Metal Insulator Semiconductor Field Effect Transistor)とを有する半導体集積回路装置に本発明を適用した例について説明する。
本実施形態1では、同一基板にSBD素子と、絶縁ゲート型電界効果トランジスタとしてMISFET(Metal Insulator Semiconductor Field Effect Transistor)とを有する半導体集積回路装置に本発明を適用した例について説明する。
図1乃至図11は、実施形態1の半導体集積回路装置に係わる図であり、
図1は、半導体集積回路装置の一部を示す模式的平面図であり、
図2は、図1のa−a線に沿う模式的断面図であり、
図3乃至図11は、半導体集積回路装置の製造工程を示す模式的断面図である。なお、図8は図7の一部を拡大した模式的断面図であり、図11は図10の一部を拡大した模式的断面図である。また、図面を見易くするため、図2乃至図11においては、断面を表すハッチングを部分的に省略した図もある。
図1は、半導体集積回路装置の一部を示す模式的平面図であり、
図2は、図1のa−a線に沿う模式的断面図であり、
図3乃至図11は、半導体集積回路装置の製造工程を示す模式的断面図である。なお、図8は図7の一部を拡大した模式的断面図であり、図11は図10の一部を拡大した模式的断面図である。また、図面を見易くするため、図2乃至図11においては、断面を表すハッチングを部分的に省略した図もある。
図1に示すように、本実施形態1の半導体集積回路装置は、半導体基板として例えば単結晶シリコンから成るp型シリコン基板1(以下単に基板と呼ぶ)を主体に構成されている。
基板1の主面(素子形成面,回路形成面)には、素子分離領域2によって区画された複数の素子形成領域が形成されている。図1及び図2に示すように、第1の素子形成領域にはn型ウエル領域(不純物拡散層)4及びp型MISFET20pが形成され、第2の素子形成領域にはn型半導体領域(不純物拡散層)3及びショットキーバリアダイオード(SBD)素子21が形成されている。また、図2には図示していないが、第3の素子形成領域にはp型ウエル領域及びn型MISFET20nが形成されている。即ち、本実施形態1の半導体集積回路装置は、同一の半導体基板に、相補型MISFET(20p,20n)及びSBD素子21を搭載している。
素子分離領域2は、これに限定されないが、例えば選択酸化法によって形成された酸化絶縁膜で構成されている。
p型及びn型MISFET(20p,20n)は、主に、チャネル形成領域、ゲート絶縁膜5、ゲート電極6、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜5はp型シリコン基板1の主面に設けられ、ゲート電極6は基板1の主面上にゲート絶縁膜5を介在して設けられ、チャネル形成領域はゲート電極6の直下における基板1(p型MISFET20pはn型ウエル領域4,n型MISFET20nはp型ウエル領域)の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
p型MISFET20pのソース領域及びドレイン領域は、エクステンション領域である一対のp型半導体領域7、及びコンタクト領域である一対のp型半導体領域9を有する構成になっている。p型半導体領域7はゲート電極6に整合して形成され、p型半導体領域9はゲート電極6の側壁に設けられたサイドウォールスペーサ8に整合して形成されている。
n型MISFET20nのソース領域及びドレイン領域は、エクステンション領域である一対のn型半導体領域、及びコンタクト領域である一対のn型半導体領域を有する構成になっている。エクステンション領域であるn型半導体領域はゲート電極6に整合して形成され、コンタクト領域であるn型半導体領域はゲート電極6の側壁面に設けられたサイドウォールスペーサ8に整合して形成されている。
p型及びn型MISFET(20p,20n)において、ゲート電極6、p型半導体領域9、n型半導体領域(コンタクト領域)の夫々の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層(13a,13b)が形成されている。これらのシリサイド層(13a,13b)は、例えばサリサイド(Salicide:Self Aligned Silicide)技術により、サイドウォールスペーサ8に整合して形成されている。即ち、本実施形態のn型及びp型MISFETはサリサイド構造になっている。
SBD素子21は、n型半導体領域3をカソード領域とし、このn型半導体領域3の表層部に形成されたシリサイド層13cをアノード領域し、これらのn型半導体領域3とシリサイド層13cとのショットキー接合によって構成されている。
n型半導体領域3の表層部には、コンタクト領域であるn型半導体領域10が形成されており、このn型半導体領域10の表層部にはシリサイド層13dが形成されている。n型半導体領域10は、n型半導体領域3よりも高不純物濃度で形成されている。例えば、n型半導体領域10は、1×1020[atoms/cm3]程度の不純物濃度で形成され、n型半導体領域3は、1×1016[atoms/cm3]程度の不純物濃度で形成されている。
シリサイド層13cは、p型シリコン基板1の主面上に設けられた不純物導入用マスク11に整合して形成され、シリサイド層13dは、不純物導入用マスク11及び素子分離領域2に整合して形成されている。
p型シリコン基板1の主面上には、第1乃至第3の素子形成領域を覆うようにして、例えば酸化シリコンからなる層間絶縁膜14が形成されている。
p型半導体領域9上には、層間絶縁膜14の表面からシリサイド層13aに到達する接続孔15aが設けられている。接続孔15aの内部には、接続孔15aの壁面及び底面に沿って形成されたバリアメタル膜16を介在して導電性プラグ18aが埋め込まれている。p型半導体領域9は、シリサイド層13a、バリアメタル膜16及び導電性プラグ18aを介在して、層間絶縁膜14上を延在する配線19aと電気的に接続されている。
n型半導体領域10上には、層間絶縁膜14の表面からシリサイド層13dに到達する接続孔15dが設けられている。接続孔15dの内部には、接続孔15dの壁面及び底面に沿って形成されたバリアメタル膜16を介在して導電性プラグ18dが埋め込まれている。n型半導体領域10は、シリサイド層13d、バリアメタル膜16及び導電性プラグ18dを介在して、層間絶縁膜14上を延在する配線19dと電気的に接続されている。
アノード領域であるシリサイド層13cには、層間絶縁膜14の表面からシリサイド層13cに到達する接続孔15cが設けられている。接続孔15cの内部には、接続孔15cの側壁面及び底面に沿ってバリアメタル膜16が設けられており、更にバリアメタル膜16を介在し、接続孔15cの側壁面を覆うようにしてサイドウォールスペーサ18cが設けられている。シリサイド層13cには、接続孔15cを通して、層間絶縁膜14上を延在する配線19cの一部が電気的に接続されている。
接続孔15cは、接続孔15a及び15dよりも大きい外形サイズで形成されている。例えば、接続孔15cは4μm×5μm程度の外形サイズで形成され、接続孔15a及び15dは0.45μm×0.45μm程度の外形サイズで形成されている。
シリサイド層13a,13c,13dの夫々は、例えば、100nm程度の厚さのチタンシリサイド(TiSi)で形成されている。バリアメタル膜16は、例えば、基板側からチタン(Ti)膜及びチタンナイトライド(TiN)膜を順次積層した積層膜(Ti/TiN)で形成され、この積層膜の厚さは100nm程度になっている。バリアメタル膜16は、導電プラグ(18a,18d)の原子や配線の原子が半導体領域に拡散するのを防止する目的で設けられている。
次に、半導体集積回路装置の製造について、図3乃至図11を用いて説明する。
まず、比抵抗10[Ωcm]を有する単結晶シリコンからなるp型シリコン基板1を準備し、その後、p型シリコン基板1の主面に、素子形成領域を区画する素子分離領域2を形成し、その後、第1の素子形成領域(p型MISFET形成領域)にn型ウエル領域4、第3の素子形成領域(n型MISFET形成領域)にp型ウエル領域、第2の素子形成領域(SBD形成領域)にn型半導体領域3を形成し、その後、図3に示すように、第1の素子形成領域にp型MISFET20pを形成すると共に、図示していないが、第3の素子形成領域にn型MISFET20nを形成する。p型及びn型MISFET(20p,20n)の形成は、第1及び第3の素子形成領域にゲード絶縁膜5を形成し、その後、第1及び第3の素子形成領域上を含む基板1の主面上の全面に多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜をパターンニングして、第1及び第3の素子形成領域にゲート電極6を形成し、その後、第1の素子形成領域に不純物(ボロン)を選択的にイオン注入して一対のp型半導体領域(エクステンション領域)7、第3の素子形成領域に不純物(例えば砒素)を選択的にイオン注入して一対のn型半導体領域(エクステンション領域)を形成し、その後、第1及び第3の素子形成領域上を含む基板1の主面上の全面に例えば酸化シリコンからなる絶縁膜を形成し、その後、前記絶縁膜にRIE(Reactive Ion Etching)等の異方性エッチングを施して、ゲート電極6の側壁面にサイドウォールスペーサ8を形成し、その後、第1の素子形成領域に不純物(ボロン)を選択的にイオン注入して一対のp型半導体領域(コンタクト領域)9、第3の素子形成領域に不純物(例えば砒素)を選択的にイオン注入して一対のn型半導体領域(コンタクト領域)を形成することによって行われる。
この工程において、図3に示すように、第2の素子形成領域にn型半導体領域10が形成される。n型半導体領域10は、n型MISFET20nのコンタクト領域であるn型半導体領域と同一工程で形成される。なお、n型半導体領域10は、n型MISFET20nのコンタクト領域であるn型半導体領域と同一工程で形成しなくてもよい。
次に、図3に示すように、第2の素子形成領域上に、例えば酸化シリコン膜からなるマスク11を形成する。このマスク11は、シリサイド層13c、13dを分離して形成するために設けられる。
次に、自然酸化膜等を除去して、ゲート電極6の表面、及びコンタクト領域(9,10等)の表面、及びマスク11で規定されたn型半導体領域3の表面を露出させた後、図4に示すように、これらの表面上を含む基板1の主面上の全面に高融点金属膜として例えばチタン(Ti)膜12をスパッタ法で形成し、その後、半導体領域(9,10,3)のシリコン(Si)、並びにゲート電極6のSiとチタン膜12のチタンとを反応させる熱処理を施して、図5に示すように、半導体領域(9,10,3)の表面、並びにゲート電極6の表面に金属・半導体反応層であるシリサイド(TiSi)層(13a,13b,13c,13d)を形成する。シリサイド層13a及び13bは、サイドウォールスペーサ8に整合して形成される。シリサイド層13c及び13dは、マスク11に整合して形成される。
次に、シリサイド層(13a,13b,13c,13d)が形成された領域以外の未反応のチタン膜12を選択的に除去し、その後、シリサイド層(13a,13b,13c,13d)を活性化させる熱処理を施す。
次に、第1乃至第3の素子形成領域上を含む基板1の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜14をCVD(Chemical Vapor Deposition)法で形成し、その後、層間絶縁膜14の表面をCMP法で平坦化する。
次に、図6に示すように、層間絶縁膜14の表面からシリサイド層13aに到達する接続孔15a、層間絶縁膜14の表面からシリサイド層13cに到達する接続孔15c、並びに層間絶縁膜14の表面からシリサイド層13dに到達する接続孔15d等を形成する。
次に、図7に示すように、接続孔(15a,15c,15d)の内部を含む層間絶縁膜14上の全面に、例えば基板側からTi膜/TiN膜をスパッタ法で順次堆積してバリアメタル膜16を形成する。バリアメタル膜16は、例えば150nm程度の膜厚で形成する。バリアメタル膜16は、接続孔(15a,15c,15d)の内部において、接続孔の側壁面及び底面に沿って形成される。ここで、バリアメタル膜16は、前述したように、配線及び導電性プラグの原子が半導体基板の半導体領域に拡散するのを防止する目的で形成されるが、後述するタングステン膜のエッチング時におけるエッチングストッパ膜としても使用される。
この工程において、図8に示すように、接続孔15cの底の角部では、バリアメタル膜16の膜厚が薄くなる。また、この角部においてはバリアメタル膜16の膜応力が集中し易い。このようなことから、角部のバリアメタル膜16には、構造上、プロセスのダメージや汚染に対して敏感で欠陥が入りやすい。
次に、図9に示すように、接続孔(15a,15c,15d)の内部を埋め込むようにして、層間絶縁膜14上の全面に、例えば導電膜として例えばタングステン(W)膜17をCVD法で形成する。
次に、エッチバック法を使用し、タングステン膜17をドライエッチングして、図10に示すように、接続孔15a及び15dの内部にタングステン膜17からなる導電性プラグ(18a,18d)を形成すると共に、接続孔15cの内部の側壁面にタングステン膜17からなるサイドウォールスペーサ18cを形成する。
この工程において、図11に示すように、接続孔15cの底の角部はサイドウォールスペーサ18cで覆われるため、この角部におけるバリアメタル膜16はタングステン膜17のドライエッチングにおけるダメージ・汚染等を受けない。
また、この工程において、タングステン膜17のエッチングは、バリアメタル膜16に対して選択性がある条件で行う。例えばWとTiNとのエッチング比が50〜100:1の条件で行う。
次に、接続孔15cの内部、並びに導電性プラグ(18a,18d)上を含む層間絶縁膜14上の全面に、例えばアルミニウム膜、又はアルミ合金膜、又は銅膜、又は銅合金膜からなる金属膜を形成し、その後、前記金属膜をパターンニングして配線(19a,19c,19d)を形成し、その後、これらの配線をマスクにしてバリアメタル膜16をパターンニングする。これにより、図1及び図2に示す構造となる。
本実施形態1において、SBD素子21は、サリサイド構造のMISFETの形成工程と、導電プラグを用いて下層の導電体と上層の配線とを電気的に接続する工程によって形成されている。従って、ホトマスク工程を追加せずに、SBD素子21を混載することができるため、半導体集積回路装置の低コスト化を図ることができる。
図8に示すように、接続孔15cの底の角部では、バリアメタル膜16の膜厚が薄くなる。また、この角部においてはバリアメタル膜16の膜応力が集中し易い。このようなことから、角部のバリアメタル膜16には、構造上、プロセスのダメージや汚染に対して敏感で欠陥が入りやすい。バリアメタル膜16の欠陥を介してシリサイド層13cと配線19cとが反応し、リーク電流が発生すると、SBD素子21の特性にバラツキが生じ、特性の安定化が得られなくなる。
これに対し、本実施形態1では、図11に示すように、接続孔15cの底の角部はサイドウォールスペーサ18cで覆われるため、この角部におけるバリアメタル膜16はタングステン膜17のドライエッチングにおけるダメージ・汚染等を受けない。従って、特性バラツキの少ないSBD素子21を低コストで形成することができる。
(実施形態2)
前述の実施形態1では、接続孔を形成する前にシリサイド層を形成する例について説明したが、本実施形態2では、接続孔を形成した後にシリサイド層を形成する例について説明する。
まず、前述と同様の方法で、図12に示すように、MISFET及びn型半導体領域10を形成する。
前述の実施形態1では、接続孔を形成する前にシリサイド層を形成する例について説明したが、本実施形態2では、接続孔を形成した後にシリサイド層を形成する例について説明する。
まず、前述と同様の方法で、図12に示すように、MISFET及びn型半導体領域10を形成する。
次に、第1乃至第3の素子形成領域上を含む基板1の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜14をCVD法で形成し、その後、層間絶縁膜14の表面をCMP法で平坦化する。
次に、図13に示すように、層間絶縁膜14の表面からp型半導体領域9に到達する接続孔15a、層間絶縁膜14の表面からn型半導体領域3に到達する接続孔15c、並びに層間絶縁膜14の表面からn型半導体領域10に到達する接続孔15d等を形成する。
次に、図14に示すように、接続孔(15a,15c,15d)の内部を含む層間絶縁膜14上の全面に、高融点金属膜として例えばチタン(Ti)膜12をスパッタ法で形成する。チタン膜12は、接続孔の内壁面及び底に沿って形成される。
次に、半導体領域(9,10,3)のシリコン(Si)とチタン膜12のチタンとを反応させる熱処理を施して、図15に示すように、半導体領域(9,10,3)の表面に金属・半導体反応層であるシリサイド(TiSi)層(13a,13c,13d)を形成する。これらのシリサイド層は、接続孔に整合して形成される。
次に、シリサイド層(13a,13c,13d)が形成された領域以外の未反応のチタン膜12を選択的に除去し、その後、シリサイド層(13a,13c,13d)を活性化させる熱処理を施す。
次に、前述の実施形態1と同様の方法で、接続孔(15a,15c,15d)の内部を含む層間絶縁膜14上の全面にバリアメタル膜16を形成し、その後、前述の実施形態1と同様の方法で、図16に示すように、導電性プラグ(18a,18d)を形成すると共に、サイドウォールスペーサ18cを形成し、その後、前述の実施形態1と同様の方法で配線(19a,19c,19d)を形成する。
このように、本実施形態2においても、前述の実施形態1と同様の効果が得られる。
このように、本実施形態2においても、前述の実施形態1と同様の効果が得られる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、前述の実施形態では、導電性プラグの材料としてタングステン膜を用いた例について説明したが、導電性プラグの材料としては他のものを用いてもよい。
また、前述の実施形態では、バリアメタル膜としてTi膜/TiN膜の積層膜を用いた例について説明したが、バリアメタル膜としては他のものを用いてもよい。
例えば、前述の実施形態では、導電性プラグの材料としてタングステン膜を用いた例について説明したが、導電性プラグの材料としては他のものを用いてもよい。
また、前述の実施形態では、バリアメタル膜としてTi膜/TiN膜の積層膜を用いた例について説明したが、バリアメタル膜としては他のものを用いてもよい。
1…半導体基板、2…素子分離領域、3…カソード用n型半導体領域、4…n型ウエル領域、5…ゲート絶縁膜、6…ゲート電極、7…p型半導体領域、8…サイドウォールスペーサ、9…p型半導体領域、10…n型半導体領域、11…マスク、12…チタン(Ti)膜、13a,13b,13c,13d…シリサイド層、14…層間絶縁層、15a,15c,15d…接続孔、16…バリアメタル膜、17…タングステン(W)膜、18a,18d…導電性プラグ、18c…サイドウォールスペーサ、19a,19c,19d…配線、20n…n型MISFET、20p…p型MISFET、21…SBD素子。
Claims (4)
- 半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の主面の第1の領域に第1の半導体領域、前記半導体基板の主面の第2の領域に第2の半導体領域を形成する工程と、
前記第1及び第2の領域を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記第1の半導体領域上の前記絶縁膜に第1の接続孔を形成すると共に、前記第2の半導体領域上の前記絶縁膜に第2の接続孔を形成する工程と、
前記第1の接続孔内の前記第1の半導体領域の表面にシリサイド層を形成して、前記第1の半導体領域と前記シリサイド層とのショットキー接合を形成する工程と、
前記第1及び第2の接続孔の内部に、前記第1及び第2の接続孔の内壁面及び底に沿ってバリアメタル膜を形成する工程と、
前記第1及び第2の接続孔を埋め込むようにして前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第1の接続孔の内壁面にサイドウォールスペーサを形成すると共に、前記第2の接続孔を埋め込む導電性プラグを形成する工程と、
前記絶縁膜上に、前記第1の接続孔を通して前記シリサイド層と電気的に接続される配線、及び前記導電性プラグと電気的に接続される配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1又は請求項2に記載の半導体集積回路装置の製造方法において、
前記第1の接続孔は、第2の接続孔よりも大きいことを特徴とする半導体集積回路装置の製造方法。 - 請求項1又は請求項2に記載の半導体集積回路装置の製造方法において、
前記導電膜は、タングステン膜であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004011998A JP2005209710A (ja) | 2004-01-20 | 2004-01-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004011998A JP2005209710A (ja) | 2004-01-20 | 2004-01-20 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005209710A true JP2005209710A (ja) | 2005-08-04 |
Family
ID=34898514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004011998A Pending JP2005209710A (ja) | 2004-01-20 | 2004-01-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005209710A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134684A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2009238982A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2013527603A (ja) * | 2010-04-20 | 2013-06-27 | ナショナル セミコンダクター コーポレーション | ショットキー・ダイオード |
-
2004
- 2004-01-20 JP JP2004011998A patent/JP2005209710A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007134684A (ja) * | 2005-10-14 | 2007-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2009238982A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
JP2013527603A (ja) * | 2010-04-20 | 2013-06-27 | ナショナル セミコンダクター コーポレーション | ショットキー・ダイオード |
WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP5669863B2 (ja) * | 2010-12-21 | 2015-02-18 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
US9111751B2 (en) | 2010-12-21 | 2015-08-18 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method of fabricating same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101129919B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
US20210336020A1 (en) | Backside Vias in Semiconductor Device | |
JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
JP2003318395A (ja) | 半導体装置の製造方法 | |
US6908857B2 (en) | Method of manufacturing semiconductor device | |
JP4751705B2 (ja) | 半導体装置の製造方法 | |
JP2007214436A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2006339558A (ja) | 半導体装置の製造方法 | |
JPH1187504A (ja) | 半導体装置の製造方法及び配線の形成方法 | |
US11942390B2 (en) | Thermal dissipation in semiconductor devices | |
JP2005209710A (ja) | 半導体集積回路装置の製造方法 | |
JP3381690B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
US11532713B2 (en) | Source/drain contacts and methods of forming same | |
JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
US20070145492A1 (en) | Semiconductor device and method of manufacture | |
JP3447871B2 (ja) | 配線の形成方法及び半導体素子の形成方法 | |
JP2003133546A (ja) | 半導体装置及びその製造方法 | |
TWI265560B (en) | Method of manufacturing semiconductor device | |
US12009394B2 (en) | Source/drain contacts and methods of forming same | |
JP2005005510A (ja) | 半導体装置及びその製造方法 | |
JP3116889B2 (ja) | 半導体装置の製造方法 | |
JP5566003B2 (ja) | 半導体装置およびその製造方法 | |
JPS60119750A (ja) | 半導体装置の製造方法 | |
KR100465940B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP2004172179A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20070105 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080605 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081014 |