JP2006339558A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止する半導体装置の製造方法を提供する。
【解決手段】 シリサイド層１７を有するポリサイドパターン１８を形成すると共に、ソース／ドレイン拡散層１５の上部をシリサイド層１７とする素子の接続領域（１５）を形成する。層間の絶縁膜２０を貫通しポリサイドパターン１８及び接続領域に到達するホール２１を形成する。ホール２１内にバリア膜２２を形成し、ホール２１内を埋め込む金属部材２３を形成する。金属部材２３をホール２１内に埋め込んだ状態にしてから、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。
【選択図】 図１

Description

本発明は、より微細化された半導体素子、特にポリサイド形成工程を有し、導電性プラグを伴う集積回路配線を用いる半導体装置の製造方法に関する。

微細化、高速化が要求される近年の半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。

サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴのポリシリコンゲート電極の両側はＬＤＤ（Lightly Doped Drain ）構造、すなわちソース／ドレインのエクステンション領域を形成するためのサイドウォールが設けられる。そこでゲート電極上部のシリサイド化に伴い、ソース／ドレインのシリコン基板上もシリサイド化が可能である。すなわち、ゲート電極上からソース／ドレイン拡散層上にかけて高融点金属薄膜を形成し、シリサイド化すると、スペーサが分離領域になり、ゲート電極上部とソース／ドレイン拡散層上に自己整合的に低抵抗シリサイド層が形成される。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。

また、半導体集積回路におけるコンタクトホールやビアホールに埋め込む配線として、Ｗ（タングステン）プラグが知られている。Ｗプラグは、ＣＶＤ（化学気相成長）法を利用して形成され、高集積化に伴う高アスペクト比のホールの埋め込みに優れている。Ｗプラグは、ＣＶＤ形成時に用いられるＷＦ_６の影響を防止するため、埋め込み前にバリア膜の被覆を伴う。これにより、基板へのジャンクションリークやコンタクト抵抗上昇を抑える。（例えば、特許文献１参照）。
特開平９−２１３７９０号公報（図１）

図３は、従来問題となる、サリサイドプロセスを経たＭＯＳＦＥＴのゲート電極にＷプラグを接続した構成を示す断面図である。シリコン基板３１上のゲート絶縁膜３２上に、ポリシリコン層３３上部がシリサイド層３７となった、いわゆるポリサイドゲート電極３８が形成されている。層間の絶縁膜４０が形成され、ポリサイドゲート電極３８へのホール４１が形成される。Ｗプラグ４４は、ホール４１内に、例えばＴｉ／ＴｉＮ積層膜でなるバリア膜４２を被覆した後に形成される。

このような構成において、図に示すように、ポリサイドゲート電極３８のポリシリコン層３３がホール４１内に向かって成長し、バリア膜４２を突き破るほどに盛り上がる。この現象はウェハ内で少なからず確認され、Ｗとポリシリコン層３３が直接接続する状態となる。すると、ポリシリコン層３３によって突き破られた界面のシリサイドが粒状にパーティクルのように残留し、高抵抗層になってしまう。

上記プラグ接続部分におけるポリシリコンの突き破り現象は、ホール４１形成直後に行う、熱処理に起因する膜ストレスから起きる現象と思われる。この熱処理は、バリア膜４２のＴｉのシリサイド化、さらに図示しない基板コンタクト部の拡散層の活性化のために必要である。しかしながら、ポリシリコン層３３の突き破り現象の程度が激しい部分は、設計から予想外にかけ離れる不良デバイス部分を生み出し、機能不良の原因となりかねない。

本発明は上記のような事情を考慮してなされたもので、ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止する半導体装置の製造方法を提供しようとするものである。

本発明に係る半導体装置の製造方法は、半導体集積回路配線を構成する半導体装置の製造方法において、半導体基板上にポリシリコン層の上部をシリサイド化させた素子の絶縁ゲート電極を含むポリサイドパターンを形成する工程と、前記半導体基板上に素子の接続領域を形成する工程と、前記ポリサイドパターン及び前記接続領域上に層間の絶縁膜を形成する工程と、前記絶縁膜を貫通し前記ポリサイドパターン及び前記接続領域に到達するホールを形成する工程と、前記ホール内に高融点金属を含むバリア膜を形成する工程と、
前記ホール内を埋め込む金属部材を形成する工程と、前記金属部材を前記ホール内に埋め込んだ状態にしてから、前記バリア膜の関係するシリサイド化及び前記接続領域の活性化のための熱処理を加える工程と、を含む。

上記本発明に係る半導体装置によれば、工程順序を工夫するだけでポリサイドパターンと金属部材の接続部に関する高抵抗化因子をなくする。すなわち、金属部材をホール内に埋め込んだ状態にしてから、バリア膜の関係するシリサイド化及び接続領域の活性化のための熱処理を加える。金属部材をホール内に埋め込むことによって、熱処理におけるポリシリコン層及びバリア膜の膜ストレスによる変形を抑圧し、正常な形態を保つ。

なお、上記本発明に係る半導体装置は、次のいずれかの特徴を有して半導体集積回路配線の信頼性向上に寄与する。
前記接続領域は、前記半導体基板への不純物拡散層であり、前記絶縁膜が形成される前に、その表面をシリサイド化する工程を含むことを特徴とする。
前記バリア膜は、前記高融点金属と前記高融点金属の窒化膜を積層して形成することを特徴とする。
前記金属部材は、前記熱処理の工程の前に平坦化工程を経て不要部分を除去することを特徴とする。
前記金属部材は、前記熱処理の工程の後に平坦化工程を経て不要部分を除去することを特徴とする。

本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層を選択的に除去して素子の絶縁ゲート電極を含むポリシリコンパターンを形成する工程と、前記ポリシリコンパターンのサイドウォールを形成する工程と、前記半導体基板上に第２導電型の不純物を導入し素子の接続領域を形成する工程と、前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、熱処理を経て前記金属膜をシリサイド化し前記ポリシリコンパターンをポリサイドパターンにすると共に前記接続領域をシリサイド化する工程と、前記ポリサイドパターン及び前記接続領域上に層間の絶縁膜を形成する工程と、前記絶縁膜を貫通し前記ポリサイドパターン及び前記接続領域に到達するホールを形成する工程と、前記ホール内に高融点金属を含むバリア膜を形成する工程と、前記ホール内を埋め込む金属部材を形成する工程と、前記金属部材を前記ホール内に埋め込んだ状態にしてから、前記バリア膜の関係するシリサイド化及び前記接続領域の活性化のための熱処理を加える工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、工程順序を工夫するだけでポリサイドパターンと金属部材の接続部に関する高抵抗化因子をなくする。すなわち、金属部材をホール内に埋め込んだ状態にしてから、バリア膜の関係するシリサイド化及び接続領域の活性化のための熱処理を加える。金属部材をホール内に埋め込むことによって、熱処理におけるポリシリコン層及びバリア膜の膜ストレスによる変形を抑圧する。これにより、絶縁ゲート電極や配線となるポリサイドパターンと素子の接続領域の形態を正常に保つ。

また、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を有することによって、半導体集積回路配線の信頼性向上に寄与する。
前記高融点金属はチタンを含み、前記バリア膜は、チタン膜に窒化チタン膜を積層して形成することを特徴とする。
前記金属部材はタングステンを含み、前記熱処理の工程の前に平坦化工程を経て不要部分を除去することを特徴とする。
金属部材はタングステンを含み、前記熱処理の工程の後に平坦化工程を経て不要部分を除去することを特徴とする。

発明を実施するための形態

図１（ａ）〜（ｃ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。例えばＰ型のシリコン基板１１が素子領域として所定の不純物濃度で構成される。図示のシリコン基板１１はウェル領域を表すものでもよい。
図１（ａ）に示すように、図示しないフィールド絶縁膜に囲まれたシリコン基板１１上に、熱酸化工程を経てゲート絶縁膜１２を形成する。次に、ＣＶＤ（化学気相成長）法を用いてゲート絶縁膜１２上にポリシリコン層１３を形成する。このポリシリコン層１３を異方性エッチングにより選択的に除去し、残ったポリシリコンパターンをマスクに、Ｎ型不純物を第１のドーズ量でもって低濃度イオン注入し、低濃度エクステンション領域１５１を形成する。次に、ＣＶＤ法によりシリコン酸化膜を堆積し、異方性のドライエッチングを経てサイドウォール１６を形成する。

次に、Ｎ型不純物を第１のドーズ量より大きい第２のドーズ量でもって高濃度イオン注入し、ソース／ドレイン拡散層１５を形成する。次に、ポリシリコン層１３及びソース／ドレイン拡散層１５を覆うように、基板１１の構成上全面にシリサイド化に寄与する金属膜（図示せず）を形成する。各種アニール工程を経て、シリサイド層１７を形成する。これにより、ポリサイドパターン１８が形成され、また、接続領域を含むソース／ドレイン拡散層１５上部はシリサイド化される。ここでは、シリサイド化に寄与する金属膜としてＴｉを用い、Ｔｉシリサイド層１７を形成する。このような工程を経てサリサイドプロセスを利用した素子が形成される。

次に、層間の絶縁膜２０を形成する。絶縁膜２０はＴＥＯＳ（テトラエトキシシラン）酸化膜等、低温（４００℃以下）で形成する工程を含む。その他、中間にＳＯＧ（スピンオンガラス）膜の形成工程を設けてもよい。
次に、ＣＨＦ系やＣＦ系のエッチングガスを用い、絶縁膜２０を貫通しポリサイドパターン１８及びソース／ドレイン拡散層１５のシリサイド層１７に到達するホール２１を形成する。

次に、ホール２１内に高融点金属を含むバリア膜２２を形成する。ここでのバリア膜２２は、スパッタ法もしくはＣＶＤ法を利用したＴｉ／ＴｉＮ積層膜を用いる。例えば、Ｔｉ膜、ＴｉＮ膜を形成し、合計で２０〜７０ｎｍの膜厚がシリサイド層１７上に形成されればよい。成膜温度は２００℃〜５００℃の範囲で選択される。ＴｉＮ膜はＴｉ膜に比べて厚くした方がバリア性に優れる。また、Ｔｉ膜は密着性を高め、後述の熱処理でシリサイド化される。

次に、図１（ｂ）に示すように、ホール２１内を埋め込む金属部材２３、ここではＷ（タングステン）を形成する。Ｗは、熱ＣＶＤ法（ＷＦ_６＋ＳｉＨ_４反応系等）により成膜する。そして、このＷを含む金属部材２３をホール２１内に埋め込んだ状態にしてから、８００℃程度の熱処理（アニール）を数秒から数分、より好ましくは３０秒〜１分程度施す。これにより、バリア膜２２の関係するＴｉのシリサイド化及びソース／ドレイン拡散層１５の活性化が達成される。

次に、図１（ｂ）に示すように、金属部材（Ｗ）２３を平坦化する。例えば、エッチングガス種としてＳＦ_６を含む系のドライエッチングによるエッチバックで達成する。その他、金属部材（Ｗ）２３の平坦化は、ＣＭＰ（化学的機械的研磨）技術を利用することが考えられる。これにより、Ｗプラグ２４が形成される。その後は、図示しないがアルミニウムを主成分とする配線層をパターニングするなどして第１層目の配線パターンを形成し、さらに層間の絶縁膜、ホールの形成、プラグや配線パターンを設けて多層配線を構成する。

上記実施形態の方法によれば、工程順序を工夫するだけでポリサイドパターン１８と金属部材（Ｗ）２３の接続部に関する高抵抗化因子をなくすることができる。すなわち、金属部材（Ｗ）２３をホール２１内に埋め込んだ状態にしてから、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。金属部材（Ｗ）２３をホール２１内に埋め込むことによって、上記熱処理におけるポリシリコン層１３及びバリア膜２１の膜ストレスによる変形（図３参照）を抑圧する。これにより、絶縁ゲート電極や配線となるポリサイドパターン１８と素子の接続領域（ソース／ドレイン拡散層１５）の形態を正常な状態に保つことができる。

図２は、本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。第１実施形態に比べて次の工程順序が異なっている。金属部材（Ｗ）２３の平坦化工程の後に、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。すなわち、熱処理のタイミングをＷプラグ２４形成後にしている。このような実施形態方法によっても第１実施形態と同様の効果が得られる。

以上説明したように、工程順序を工夫するだけでポリサイドパターンと金属部材の接続部に関する高抵抗化因子をなくすることができる。すなわち、ホール内を埋め込み金属（Ｗ）で充填した後で、バリア膜の関係するシリサイド化及び接続領域の活性化のための熱処理を加える。これにより、熱処理におけるポリシリコン層及びバリア膜の膜ストレスによる変形が防止される。これにより、絶縁ゲート電極や配線となるポリサイドパターンと素子の接続領域の形態が正常に保たれ、低抵抗化対応のデバイスとして良好な接続部が得られる。この結果、ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止し、設計に近い理想的な低抵抗デバイスが得られる半導体装置の製造方法を提供することができる。

なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。

第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図。 第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図。 従来問題となる構成を示す断面図。

符号の説明

１１，３１…シリコン基板、１２，３２…ゲート絶縁膜、１３，３３…ポリシリコン層、１５…ソース／ドレイン拡散層、１５１…低濃度エクステンション領域、１６…サイドウォール、１７，３７…シリサイド層、１８…ポリサイドパターン、２０，４０…層間の絶縁膜、２１，４１…ホール、２２，４２…バリア膜、２３…金属部材（Ｗ）、２４，４４…Ｗプラグ、３８…ポリサイドゲート電極。

Claims (9)

1. 半導体集積回路配線を構成する半導体装置の製造方法において、
   半導体基板上にポリシリコン層の上部をシリサイド化させた素子の絶縁ゲート電極を含むポリサイドパターンを形成する工程と、
   前記半導体基板上に素子の接続領域を形成する工程と、
   前記ポリサイドパターン及び前記接続領域上に層間の絶縁膜を形成する工程と、
   前記絶縁膜を貫通し前記ポリサイドパターン及び前記接続領域に到達するホールを形成する工程と、
   前記ホール内に高融点金属を含むバリア膜を形成する工程と、
   前記ホール内を埋め込む金属部材を形成する工程と、
   前記金属部材を前記ホール内に埋め込んだ状態にしてから、前記バリア膜の関係するシリサイド化及び前記接続領域の活性化のための熱処理を加える工程と、
   を含む半導体装置の製造方法。
2. 前記接続領域は、前記半導体基板への不純物拡散層であり、前記絶縁膜が形成される前に、その表面をシリサイド化する工程を含む請求項１記載の半導体装置の製造方法。
3. 前記バリア膜は、前記高融点金属と前記高融点金属の窒化膜を積層して形成する請求項１または２に記載の半導体装置の製造方法。
4. 前記金属部材は、前記熱処理の工程の前に平坦化工程を経て不要部分を除去する請求項１〜３いずれか一つに記載の半導体装置の製造方法。
5. 前記金属部材は、前記熱処理の工程の後に平坦化工程を経て不要部分を除去する請求項１〜３いずれか一つに記載の半導体装置の製造方法。
6. 第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にポリシリコン層を形成する工程と、
   前記ポリシリコン層を選択的に除去して素子の絶縁ゲート電極を含むポリシリコンパターンを形成する工程と、
   前記ポリシリコンパターンのサイドウォールを形成する工程と、
   前記半導体基板上に第２導電型の不純物を導入し素子の接続領域を形成する工程と、
   前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、
   熱処理を経て前記金属膜をシリサイド化し前記ポリシリコンパターンをポリサイドパターンにすると共に前記接続領域をシリサイド化する工程と、
   前記ポリサイドパターン及び前記接続領域上に層間の絶縁膜を形成する工程と、
   前記絶縁膜を貫通し前記ポリサイドパターン及び前記接続領域に到達するホールを形成する工程と、
   前記ホール内に高融点金属を含むバリア膜を形成する工程と、
   前記ホール内を埋め込む金属部材を形成する工程と、
   前記金属部材を前記ホール内に埋め込んだ状態にしてから、前記バリア膜の関係するシリサイド化及び前記接続領域の活性化のための熱処理を加える工程と、
   を含む半導体装置の製造方法。
7. 前記高融点金属はチタンを含み、前記バリア膜は、チタン膜に窒化チタン膜を積層して形成する請求項６に記載の半導体装置の製造方法。
8. 前記金属部材はタングステンを含み、前記熱処理の工程の前に平坦化工程を経て不要部分を除去する請求項６または７に記載の半導体装置の製造方法。
9. 前記金属部材はタングステンを含み、前記熱処理の工程の後に平坦化工程を経て不要部分を除去する請求項６または７に記載の半導体装置の製造方法。

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