KR20080087612A - 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 - Google Patents

집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 Download PDF

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Abstract

집적 회로 장치의 제조 방법 및 그에 의해 제조된 회로가 제공된다. 집적 회로 장치의 제조 방법은 반도체 기판 내에 제1, 제2 및 제3 트랜지스터를 형성하고, 제1 및 제2 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제1 전기적 절연막으로 커버하여 제1 트랜지스터의 채널 영역에 알짜 인장 또는 압축 응력을 부여하고, 제2 및 제3 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제2 전기적 절연막으로 커버하여 제3 트랜지스터의 채널 영역에 알짜 압축 또는 인장 응력을 부여하고, 제2 트랜지스터의 게이트 전극 측으로 연장하는 제2 전기적 절연막의 제1 영역을 선택적으로 제거하여 제2 전기적 절연막을 관통하여 연장하는 제1 개구를 정의하고,고 제1 트랜지스터의 게이트 전극 측으로 연장하는 제1 전기적 절연막의 제1 영역을 선택적으로 제거하고, 동시에과, 제3 트랜지스터의 게이트 전극 측으로 연장하는 제2 전기적 절연막의 제2 영역을 선택적으로 제거하여, 제1 전기적 절연막을 통해 연장하는 제1 개구 및 제2 전기적 절연막을 통해 연장하는 제2 개구를 정의하는 것을 포함한다.
콘택, 실리사이드막, 압축응력막, 인장응력막, 반도체 소자

Description

스트레스된 ＮＭＯＳ 및 ＰＭＯＳ 채널 영역을 갖는 ＣＭＯＳ 집적 회로 장치의 제조 방법 및 그에 의해 제조된 회로{Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 111: 소자분리영역
121a: N형 소스/드레인 영역 121b: P형 소스/드레인 영역
123: 게이트 절연막 125a,125b,125c: 게이트 전극
127a: 제1 실리사이드막 127b: 제2 실리사이드막
127c: 제3 실리사이드막 131: 인장응력막
133: 식각정지막 135: 압축응력막
140: 층간절연막 151: 제1 콘택홀
153: 제2 콘택홀 155: 제3 콘택홀
161,163,165: 콘택플러그
본 발명은 스트레스된 NMOS 및 PMOS 채널 영역을 갖는 CMOS 집적 회로 장치의 제조 방법 및 그에 의해 제조된 회로에 관한 것이다.
일반적으로, 모스 전계효과 트랜지스터(MOSFET)가 고집적화 및 고속화 됨에 따른 한계를 극복하면서 보다 우수한 성능을 가진 트랜지스터를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능의 트랜지스터를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 많이 개발되고 있다.
전자 또는 정공의 이동도를 증가시키는 방법으로는 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, NMOS 트랜지스터는 채널에 인장응력(tensile stress)을 가하는 경우 성능이 향상되며, PMOS 트랜지스터는 채널에 압축응력(compressive stress)을 가하는 경우 성능이 향상된다.
따라서, NMOS 트랜지스터에 인장 스트레스막을 형성하고, PMOS 트랜지스터에는 압축 스트레스막을 형성하여 동시에 NMOS 트랜지스터와 PMOS 트랜지스터의 성능을 모두 향상시킬 수 있으므로, 트랜지스터의 유형에 적합한 응력막을 각각 적용하는 듀얼 응력막(Dual Stress Layer)을 사용하는 것이 바람직하다.
듀얼 응력막이 적용되는 경우, 소자의 특성이나 사진 공정 마진에 따라서는 NMOS 트랜지스터와 PMOS 트랜지스터의 경계부에서 인장 스트레스막 및 압축 스트레 스막이 일부 중첩되는 영역이 발생할 수 있다. 상기 스트레스막의 중첩 영역은 단일 스트레스막이 적층된 영역에 비해 두께가 두껍다. 따라서, 식각 공정에 의해 단일 스트레스막을 관통하는 콘택홀과 상기 중첩 영역을 관통하는 콘택홀을 동시에 형성할 때, 단일 스트레스막에서의 콘택홀이 하부 구조물을 노출하더라도, 중첩 영역에서는 하부 구조물이 노출되지 못하고 스트레스막이 일부 잔류할 수 있다. 따라서, 중첩 영역에서의 콘택이 이루어지지 않을 수 있다.
또, 상기 중첩 영역을 완전히 관통하기 위해 충분한 시간 동안 또는 고농도의 식각 가스로 식각하게 되면, 단일 스트레스막에서 콘택홀이 형성되어 하부 구조물이 노출된 후에도 하부 구조물이 일정 시간동안 식각 가스에 더 노출되기 때문에, 하부 구조물이 어택을 받을 수 있다. 따라서, 콘택 저항이 증가하며, 반도체 소자의 신뢰성이 저하될 수 있다.
도 1은 종래기술에 따른 듀얼 응력막이 형성된 반도체 소자의 단면도이다. 도 1을 참조하면, 제1 트랜지스터 영역(I), 예를 들어 NMOS 트랜지스터 영역에는 NMOS 트랜지스터를 덮는 인장응력막(31)과 식각 정지막(33)이 위치하며, 제2 트랜지스터 영역(II), 예를 들어 PMOS 트랜지스터 영역에는 PMOS 트랜지스터를 덮는 압축응력막(35)이 위치한다.
그런데, NMOS 트랜지스터 영역(I)과 PMOS 트랜지스터 영역(II)의 경계부(Ⅲ)에는 인장응력막(31), 식각정지막(33) 및 압축응력막(35)이 서로 중첩되는 영역이 존재한다. 이것은 각각의 응력막을 형성하기 위한 식각 공정에 있어서 공정상 마진으로 인하여 포토레지스트 패턴이 겹치는 영역에서 발생할 수 있다. 도면에 도시된 바와 같이 경계부(Ⅲ)는 소자분리영역(11)에 위치하며 그 상부에 게이트 전극(25c)이 위치할 수 있다. 또한, 도면에 도시되지는 않았으나, 경계부(Ⅲ)는 활성영역에 위치하며 소정의 게이트 라인 및/또는 소스/드레인 영역을 포함할 수도 있다.
통상적으로 NMOS 트랜지스터 영역(I), PMOS 트랜지스터 영역(II) 및 경계부(Ⅲ)에 구비된 게이트 전극(25a,25b,25c)과 소스/드레인 영역(21a,21b,)의 상면에는 콘택저항을 낮추기 위한 오믹막으로서 실리사이드막(27a,27b,27c)이 구비되며, 이러한 실리사이드막(27a,27b,27c)은 층간 절연막(40) 내에 형성된 콘택(43a,43b,43c)에 의해 캐패시터, 비트라인 또는 배선 등과 전기적으로 연결된다.
도 1에 도시된 듀얼 응력막을 구비한 소자의 콘택을 형성하기 위해서는 각각의 응력막을 관통하여 실리사이드막을 노출시키도록 콘택홀을 형성하여야 한다. 그런데, NMOS 트랜지스터 영역(I)과 PMOS 트랜지스터 영역(II)에는 단일 응력막이 존재하는 반면, 경계부(Ⅲ)에는 각각의 응력막이 중첩된 적층막 구조를 갖는다. 이 때 모든 영역에서 콘택홀(41a,41b,41c)을 동시에 형성하되 식각 종료점을 경계부(Ⅲ)의 실리사이드막(27c)로 맞추면, 적층막이 형성된 경계부(Ⅲ)에서 실리사이드막(27c)의 상면이 안정적으로 노출될 수 있는 반면, 단일 응력막을 구비하는 NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)에서는 과도식각이 일어나게 되어 실리사이드막(27a,27b)이 유실되어 콘택홀(41a,41b)의 저면에 소스/드레인 영역(21a,21b)과 게이트 전극(25a,25b)이 노출될 수 있다. 이로 인하여 경계부(III)에서는 실리사이드막(27c)의 유실없이 콘택홀(51)이 안정적으로 형성된다고 해도, NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)에서는 그렇지 못하다. 이러 한 경우 콘택 저항이 증가하는 등 반도체 소자의 신뢰성과 특성이 열화될 수 있다.
이와는 반대로, 별도의 도면으로 도시하지는 않았으나, 만일 식각 종료점을 NMOS 및 PMOS 트랜지스터 영역(I,II)의 실리사이드막의 상면에 맞추게 되면 경계부(III)에 형성되는 콘택홀은 적층막을 관통하지 못한 상태가 된다. 따라서, 경계부에서는 전기적 신호를 전달할 수 없으므로, 반도체 소자의 신뢰성 및 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 실리사이드막 상에 콘택이 안정적으로 형성되어 신뢰성 및 특성이 향상된 집적 회로 장치 및/또는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전술한 집적 회로 장치 및/또는 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 집적 회로 장치는 반도체 기판 내에 제1, 제2 및 제3 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제1 전기적 절연막으로 커버하여 상기 제1 트랜지스터의 채널 영역에 알짜 인장 또는 압축 응력을 부여하고, 상기 제2 및 제3 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제2 전기적 절연막으로 커버하여 상기 제3 트랜지스터의 채널 영역에 알짜 압축 또는 인장 응력을 부여하고, 상기 제2 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하여 상기 제2 전기적 절연막을 관통하여 연장하는 제1 개구를 정의하고,고 상기 제1 트랜지스터의 게이트 전극 측으로 연장하는 상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하고, 동시에과, 상기 제3 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제2 영역을 선택적으로 제거하여, 상기 제1 전기적 절연막을 통해 연장하는 제1 개구 및 상기 제2 전기적 절연막을 통해 연장하는 제2 개구를 정의하는 것을 포함한다.
본 발명의 일 실시예에 따른 집적 회로 장치의 제조 방법은 반도체 기판 내에 제1, 제2, 및 제3 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터를 제1 전기적 절연막으로 커버하되, 상기 제1 전기적 절연막이 상기 제1 트랜지스터의 채널 영역에서 알짜 인장 응력을 부여하도록 하는 공정 조건 하에서 커버하고, 상기 제2 및 제3 트랜지스터를 제2 전기적 절연막으로 커버하되, 상기 제2 전기적 절연막이 상기 제3 트랜지스터의 채널 영역에서 알짜 인장 응력을 부여하도록 하는 공정 조건 하에서 커버하고, 상기 제2 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하여 제2 전기적 절연막을 관통하여 연장하는 제1 개구를 정의하고, 상기 제1 트랜지스터의 게이트 전극 측으로 연장하는 상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하고, 동시에 상기 제3 트랜지스터의 게이트 전극 측으로 연장하는 제2 전기적 절연막의 제2 영역을 선택적으로 제거하여, 상기 제1 전기적 절연막을 통해 연장하는 제1 개구 및 상기 제2 전기적 절연막을 통해 연장하는 제2 개구를 정의하는 것을 포함한다.
본 발명의 일 실시예에 따른 집적 회로 장치는 다수의 트랜지스터를 갖는 반도체 기판, 상기 다수의 트랜지스터의 제1 및 제2 트랜지스터 상의 제1 전기적 절연막으로서, 충분히 높은 내부 응력 특성을 구비하여 상기 다수의 트랜지스터의 제1 트랜지스터의 채널 영역에 알짜 인장 응력을 부여하는 제1 전기적 절연막, 상기 다수의 트랜지스터의 제2 및 제3 트랜지스터 상의 제2 전기적 절연막으로서, 충분히 높은 내부 응력 특성을 구비하여 상기 다수의 트랜지스터의 제3 트랜지스터의 채널 영역에 알짜 압축 응력을 부여하는 제2 전기적 절연막, 상기 제1 전기적 절연막 상의 식각 정지막, 상기 제1 및 제2 전기적 절연막 상의 층간 절연막, 및 상기 제1 및 제2 전기적 절연막과, 상기 제1 및 제2 전기적 절연막 사이의 상기 식각 정지막을 관통하여 연장되며, 상기 다수의 트랜지스터의 제2 트랜지스터의 게이트 전극과 전기적으로 접촉하는 콘택 플러그를 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 트랜지스터 영역, 제2 트랜지스터 영역을 구비하는 반도체 기판을 제공하고, 상부에 제1 실리사이드막이 각각 형성된 게이트 전극과 제1 도전형 소스/드레인 영역을 포함하는 제1 트랜지스터 및 상부에 제2 실리사이드막이 각각 형성된 게이트 전극과 제2 도전형 소스/드레인 영역을 포함하는 제2 트랜지스터를 상기 제1 트랜지스터 영역 및 제2 트랜지스터 영역에 각각 형성하고, 상기 제1 트랜지스터 영역에 제1 응력막 및 식각 정지막을, 상기 제2 트랜지스터 영역에 제2 응력막을 순차적으로 형성하되, 상 기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역의 경계부에 구비된 제3 실리사이드막 상에 상기 제1 응력막, 식각 정지막 및 제2 응력막이 순차적으로 중첩되게 하고, 상기 반도체 기판 전면에 층간 절연막을 형성하고, 제1 식각 공정을 진행하여 상기 경계부의 상기 층간절연막 및 상기 제2 응력막을 관통하는 제1 예비 콘택홀을 형성하고, 제2 식각 공정을 진행하여 상기 제1 예비 콘택홀 하부의 상기 식각 정지막 및 상기 제1 응력막을 관통하여 저면이 상기 제3 실리사이드막의 상면 또는 내부에 존재하는 제1 콘택홀, 상기 제1 트랜지스터 영역의 상기 층간 절연막 및 상기 제1 응력막을 관통하여 저면이 상기 제1 실리사이드막의 상면 또는 내부에 존재하는 제2 콘택홀, 상기 제2 트랜지스터 영역의 상기 층간 절연막 및 상기 제2 응력막을 관통하여 저면이 상기 제2 실리사이드막의 상면 또는 내부에 존재하는 제3 콘택홀을 형성하고, 상기 제1 내지 제3 콘택홀을 매립하는 콘택 플러그를 형성하는 것을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 구비하는 반도체 기판, 상기 제1 트랜지스터 영역에 형성되며, 상부에 제1 실리사이드막이 각각 구비된 게이트 전극 및 제1 도전형 소스/드레인 영역을 포함하는 제1 트랜지스터, 상기 제2 트랜지스터 영역에 형성되며, 상부에 제2 실리사이드막이 각각 구비된 게이트 전극 및 제2 도전형 소스/드레인 영역을 포함하는 제2 트랜지스터, 상부에 제3 실리사이드막을 구비하며 상기 제1 트랜지스터 영역 및 상기 제2 트랜지스터 영역의 경계에 위치하는 경계부, 상기 제1 트랜지스터 영역을 덮되 상기 경계부 상으로 연장된 제1 응력막 및 식각 정지막, 상기 제2 트랜지스터 영역을 덮되 상기 경계부로 연장되어 상기 경계부에 위치하는 상기 식각 정지막과 중첩되는 제2 응력막, 상기 반도체 기판의 전면을 덮는 층간 절연막, 상기 경계부에 위치하며, 상기 층간 절연막, 제2 응력막, 식각 정지막 및 제1 응력막을 관통하여 저면이 상기 경계부에 구비된 상기 제3 실리사이드막의 내부 또는 상면에 위치하는 제1 콘택홀, 상기 제1 트랜지스터 영역에 위치하며, 상기 층간 절연막, 식각 정지막 및 제1 응력막을 관통하여 저면이 상기 제1 트랜지스터 영역에 구비된 상기 제1 실리사이드막의 내부 또는 상면에 위치하는 제2 콘택홀, 상기 제2 트랜지스터 영역에 위치하며, 상기 층간 절연막 및 제2 응력막을 관통하여 저면이 상기 제2 트랜지스터 영역에 구비된 상기 제2 실리사이드막의 내부 또는 상면에 위치하는 제3 콘택홀 및 상기 제1 내지 제3 콘택홀을 채우는 콘택플러그를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명 되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하의 설명에서는 제1 트랜지스터로서 NMOS 트랜지스터를, 제2 트랜지스터로서 PMOS 트랜지스터를, 제1 응력막으로서 인장응력막을, 제2 응력막으로서 압축응력막을 각각 예를 들어 설명하는데 본 발명이 이에 한정되는 것은 아니다. 즉, 트랜지스터의 도전형과 응력막의 종류는 서로 역으로 적용될 수도 있을 뿐만 아니라 서로 같은 유형일 수도 있음은 물론이다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 상세히 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)이 구비된 반도체 기판(100)을 포함한다. NMOS 트랜지스터 영역(I)과 PMOS 트랜지스터 영역(II)의 사이에는 소정의 경계부(III)가 존재한다.
반도체 기판(100)은 소자분리영역(111)에 의해 활성영역이 정의된다. 기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다. 또한, 도면상 도시되지는 않았으나, 필요하다면 NMOS 트랜지스터 영역(I)의 반도체 기판(100) 내에 P형 웰이, PMOS 트랜지스터 영역(II)의 반도체 기판(100) 내에는 N형 웰이 형성될 수 있다.
NMOS 트랜지스터 영역(I)에 위치하는 NMOS 트랜지스터는 게이트 절연막(123)상에 형성된 게이트 전극(125a)과, 게이트 전극(125a)의 양측 기판 내에 형성되며 N형 불순물이 도핑된 소스/드레인 영역(121a)을 포함한다. 게이트 전극(125a)은 예를 들면 폴리실리콘막, 금속막 등의 단일막이거나 혹은 이들의 적층막일 수 있다. 이 때, 폴리실리콘막은 N형 불순물이 도핑된 폴리실리콘일 수 있는데 이에 한정되는 것은 아니며, 후술할 PMOS 트랜지스터의 게이트 전극(125b)과 동일한 도전형일 수 있다.
이러한 게이트 전극(125a)의 측벽에는 스페이서(129)가 위치하며, 게이트 전극(125a)과 소스/드레인 영역(121a)의 상부에는 제1 실리사이드막(127a)이 형성될 수 있다. 제1 실리사이드막(127a)의 금속 성분으로서는 예를 들어 Co, Ni, Ti, Ta, W 등일 수 있는데 이에 한정되지는 않는다.
한편, PMOS 트랜지스터 영역(II)에 위치하는 PMOS 트랜지스터는 게이트 절연막(123)상에 형성된 게이트 전극(125b)과, 게이트 전극(125b)의 양측 기판 내에 형성되며 P형 불순물이 도핑된 소스/드레인 영역(121b)을 포함한다. 여기서, 게이트 전극(125b)은 예를 들면 폴리실리콘막, 금속막 등의 단일막이거나 혹은 이들의 적층막일 수 있다. 이 때, 폴리실리콘막은 P형 불순물이 도핑된 폴리실리콘일 수 있는데 이에 한정되는 것은 아니다. NMOS 트랜지스터의 게이트 전극(125a)과 PMOS 트랜지스터의 게이트 전극(125b)은 서로 다른 도전형인 것이 바람직하나, 본 발명의 실시예들이 양 게이트 전극이 동일한 도전형인 경우를 배제하지는 않는다.
이러한 게이트 전극(125b)의 측벽에는 스페이서(129)가 위치하며, 게이트 전극(125b)과 소스/드레인 영역(121b)의 상부에는 제2 실리사이드막(127b)이 형성된다. 제2 실리사이드막(127b)의 금속 성분으로서는 Co, Ni, Ti, Ta, W 등일 수 있는데 이에 한정되지는 않는다.
NMOS 트랜지스터 영역(I)과 PMOS 트랜지스터 영역(II) 사이에 위치하는 경계부(III)에는 상면에 제3 실리사이드막(127c)이 구비된 소정의 게이트 전극()이 존재할 수 있다. 도 1에 도시된 바와 같이, 게이트 전극(125c)은 소자분리영역(111) 상에 위치할 수 있는데 이에 한정되는 것은 아니며 활성영역 상에 위치할 수도 있 다. 또한, 도면에 도시하지는 않았으나, 경계부(III)에는 상면에 실리사이드막이 구비된 소정의 소스/드레인 영역이 위치할 수도 있다.
NMOS 트랜지스터 영역(I)에는 NMOS 트랜지스터의 채널영역에 인장응력을 가할 수 있는 인장응력막(131)이 위치한다. 이러한 인장응력막(131)은 NMOS 트랜지스터의 채널영역에 인장응력을 가함으로써 캐리어의 이동도를 높여줄 수 있다.
이러한 인장응력막(131)으로는 예를 들어 SiN, SiON, SiC, SiCN, SiO2 또는 이들의 조합막을 사용할 수 있는데 이에 한정되지는 않는다. 또한, 인장응력막(131)의 두께는 약 50 ~ 1000Å의 두께 내에서 적절하게 조절될 수 있다.
인장응력막(131) 상에 식각정지막(133)이 위치할 수 있다. 이러한 식각정지막(133)으로서는 예를 들어 LTO(Low Temperature Oxide)막이 사용될 수 있는데 이에 한정되지는 않는다. 이러한 식각정지막(133)은 제조공정상 인장응력막(133)을 먼저 형성하느냐, 후술할 압축응력막(135)을 먼저 형성하느냐 등 제조공정에 따라 인장응력막(131) 또는 압축응력막(135) 상에 선택적으로 위치시킬 수 있다.
또한, PMOS 트랜지스터 영역(II)에는 PMOS 트랜지스터 상에는 채널영역에 압축응력을 가할 수 있는 압축응력막(135)이 위치한다. 이러한 압축응력막(135)은 PMOS 트랜지스터의 채널 영역에 압축응력을 가함으로써 캐리어의 이동도를 높여줄 수 있다.
이러한 압축응력막(135)으로는 예를 들어 SiN, SiON, SiC, SiCN, SiO2 또는 이들의 조합막질을 사용할 수 있는데 이에 한정되지는 않는다. 또한, 압축응력막(135)의 두께는 약 50 ~ 1000Å의 두께 내에서 적절하게 조절될 수 있다.
경계부(III)에는 인장응력막(131), 식각정지막(133) 및 압축응력막(135)이 공존할 수 있으며, 이들이 적층된 영역이 존재할 수 있다. 즉, 인장응력막(131), 식각 정지막(133) 및 압축응력막(135)은 경계부로 연장되어 형성된다. 본 발명의 일 실시예에서는 경계부(III)에 위치하는 제3 실리사이드막(127c) 상에 인장응력막(131), 식각정지막(133) 및 압축응력막(135)이 적층된 적층막이 존재한다. 이러한 적층막은 각각의 트랜지스터 유형에 적절한 듀얼 응력막을 형성하기 위한 패터닝 시 마스크 패턴이 중첩되는 영역에 형성될 수 있다.
NMOS 트랜지스터 영역(I), PMOS 트랜지스터 영역(II) 및 경계부(III)의 상부에는 기판 전면을 덮는 층간절연막(123)이 위치한다. 층간절연막(123)에는 층간절연막(123)을 관통하는 제1 내지 제3 콘택홀(151,153,155)들이 존재한다.
구체적으로, 제1 콘택홀(151)은 경계부(III) 상에 위치하는데, 층간 절연막(140), 압축응력막(135), 식각정지막(133), 인장응력막(131)을 관통하여 형성되며, 그 저면이 제3 실리사이드막(127c)의 상면 또는 그 내부에 위치한다. 또한, 제2 콘택홀(153)은 NMOS 트랜지스터 영역(I)에 위치하는데, 층간 절연막(140), 식각정지막(133) 및 인장응력막(131)을 관통하여 형성되며, 그 저면이 제1 실리사이드막(127a)의 상면 또는 그 내부에 위치한다. 또한, 제3 콘택홀(155)은 PMOS 트랜지스터 영역(II)에 위치하는데, 층간 절연막(140) 및 압축응력막(135)을 관통하여 형성되며, 그 저면이 제2 실리사이드막(127b)의 상면 또는 그 내부에 위치한다.
이러한 제1 내지 제3 콘택홀(151,153,155)의 내부는 도전성 물질인 콘택플러그(161,163,165)가 형성된다. 이러한 콘택플러그(161,163,165)들은 그 저면이 제1 내지 제3 실리사이드막(127c) 중 어느 하나의 상면 또는 그 내부에 위치하게 된다.
콘택플러그(161,163,165)는 W, Cu 또는 Al 등과 같은 금속 물질이나 도전성 폴리실리콘과 같은 도전성 물질로 채워질 수 있다. 도면상 표시되지는 않았으나, 도전성 물질로 채우기 전에 각각의 콘택홀(151,153,155) 내부를 따라 컨포멀하게 배리어막(미도시)이 더 구비될 수 있다. 배리어막은 콘택홀(151,153,155) 내에 매립되는 금속막의 접촉성을 향상시키기 위한 오믹막(adhesion)과 금속 물질이 확산되어 실리콘과 반응하는 것을 방지하는 확산 방지막(diffusion barrier)을 포함할 수 있다. 예를 들면, 오믹막은 Ti 또는 Ta 등과 같은 고융점 금속(refractory metal)을 콘택홀의 표면을 따라 컨포말하게 증착하여 형성할 수 있으며, 확산 방지막은 오믹막의 표면을 따라 TiN 또는 TaN 등으로 이루어질 수 있다.
이처럼, 본 발명의 일 실시예에 다른 반도체 소자는 각각의 콘택홀들의 저면에 위치하는 실리사이드막이 완전히 소진되거나 펀치쓰루(punch-through)되지 않고, 콘택플러그들의 저면이 실리사이드막의 상면이나 그 내부와 접촉하도록 형성된다. 따라서, 반도체 소자의 신뢰성과 특성이 향상될 수 있다.
이하에서는 도 2 내지 도 15를 참조하여 도 1에 도시된 반도체 소자를 제조하는 방법을 예시적으로 설명하기로 한다. 도 2 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 전술한 반도체 소자에 있어서의 각각의 구성요소에 대한 재질이나 치수 등에 대한 설명은 제조 방법에서도 동일하게 적용되므로, 설명의 중복을 피하기 위하여 이하의 설명에서는 생략하거나 간략하게 하기로 한다. 또한, 이하 제조 방법 설명시 본 발명의 기술분 야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저, 도 2를 참조하면, NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)이 구비된 반도체 기판(100)을 제공한다. 이 때, NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II) 사이에는 경계부(III)가 위치한다.
보다 상세히 설명하면, 우선 반도체 기판(100)의 소정 영역에 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 소자분리영역(111)을 형성한다.
또한, 도면상 도시되지는 않았으나 NMOS 트랜지스터 영역(I) 및/또는 PMOS 트랜지스터 영역(II)에 웰영역을 형성할 수 있다. 예를 들어, P형 기판을 사용하는 경우, PMOS 트랜지스터 영역(II)에 n형 불순물을 주입하여 n-웰을 형성할 수 있으며, NMOS 트랜지스터 영역(I)에 p형 불순물을 주입하여 p-웰을 형성할 수 있다.
도면상 경계부(III)는 소자분리영역(111)에 이루어진 것으로 도시되었지만 이에 한정하는 것은 아니며, 활성영역에 형성될 수도 있음은 물론이다.
그런 다음, 도 3을 참조하면, NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)에 NMOS 트랜지스터 및 PMOS 트랜지스터를 각각 형성한다. 이 때, 경계부(III)에도 게이트 전극(125c)이 형성될 수 있다.
NMOS 트랜지스터는 게이트 전극(125a)과 N형 소스/드레인 영역(121a)을 포함하며, 상부에 제1 실리사이드막(127a)을 구비한다. 또한, PMOS 트랜지스터는 게이 트 전극(125b)과 P형 소스/드레인 영역(121b)을 포함하며, 상부에 제2 실리사이드막(127b)을 구비한다. NMOS 트랜지스터 영역(I), PMOS 트랜지스터 영역(II) 및 경계부(III)에 구비된 게이트 전극과 소스/드레인 영역의 상부에는 제1 내지 제3 실리사이드막(127a,127b,127c)이 형성된다.
구체적으로 설명하자면, 먼저, 반도체 기판(100) 전면에 게이트 절연막 및 게이트 전극용 도전막을 형성하고 패터닝하여 게이트 전극(125a,125b,125c)을 형성한다. 이 때, 게이트 절연막(123)은 실리콘 산화막으로 형성될 수 있는데 이에 한정되는 것은 아니며 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성할 수도 있다. 게이트 전극(125a,125b,125c)은 서로 같거나 혹은 서로 다른 도전형의 불순물이 도핑된 폴리실리콘막, 금속막 등의 단일막 또는 적층막으로 형성될 수 있다.
그리고 나서, NMOS 트랜지스터 영역(I)을 노출시키는 포토레지스트 패턴을 형성하고, 게이트 전극(125a) 양측에 n형 불순물을 주입하여 N형 소스/드레인 영역(121a)을 형성한다. 이 후, NMOS 트랜지스터 영역(I)을 노출시키는 포토레지스트 패턴을 제거하고, PMOS 트랜지스터 영역(II)을 노출시키는 포토레지스트 패턴을 형성하여 PMOS 트랜지스터 영역(II)의 게이트 전극(125b) 양측에도 P형 소스/드레인 영역(121b)을 형성한다. 이와 같이 형성되는 N형 및 P형 소스/드레인 영역(121a,121b)은 DDD(Double Diffused Drain) 또는 LDD(Lightly Doped Drain) 구조로 형성될 수 있다. 이와 같은 방법을 통해 NMOS 트랜지스터와 PMOS 트랜지스터가 완성된다. 설명하지 않은 도면부호 129는 절연성 스페이서를 의미한다.
이 후, NMOS 및 PMOS 트랜지스터가 형성된 반도체 기판(100) 전면에 실리사 이드용 금속막을 증착하고 열처리하여, 각각의 게이트 전극(125a,125b,125c) 및 소스/드레인 영역(121a,121b) 상에 제1 내지 제3 실리사이드막(127a,127b,127c)을 각각 형성한다.
다음으로, 도 4 내지 도 7을 참조하면, NMOS 트랜지스터 영역에 NMOS 트랜지스터를 덮는 인장응력막을, PMOS 트랜지스터 영역에 PMOS 트랜지스터를 덮는 압축응력막을 각각 형성한다.
구체적으로 설명하자면, 먼저 도 4에 도시된 바와 같이 화학적 기상증착법(CVD), 예를 들어 열 CVD, PECVD, 고밀도 플라즈마 CVD 등을 이용하여 각각의 영역에 인장응력막(131a)을 형성한다. 이러한 인장응력막(131a)의 두께와 재질은 도 2를 참조하여 전술한 바와 같다. 예를 들어, SiN막질의 인장응력막(131a)을 형성하기 위해서, 소스가스로서 SiH4 등의 실리콘 소스가스와, NH3, N2 등의 질소 소스가스를 사용하고, 약 300 내지 600℃의 온도, 약 1 내지 10torr의 압력 하에서 증착공정을 수행할 수 있다.
계속해서, 인장응력막(131a) 상에 식각정지막(133a)을 더 형성할 수 있다. 식각정지막(133)은 전술한 바와 같이 LTO막으로 형성할 수 있다.
인장응력막(131a)과 식각정지막(133a) 형성 후 PMOS 트랜지스터 영역(II)을 선택적으로 노출시키는 제1 마스크 패턴(P1)을 형성한다. 이러한 제1 마스크 패턴(P1)은 포토레지스트 패턴일 수 있다. 이 때, 공정마진상 NMOS 트랜지스터 영역(I)을 가리는 제1 마스크 패턴(P1)이 경계부(III)의 일부 영역에 걸쳐 형성될 수 있다.
그런 다음, 도 5에 도시된 바와 같이, NMOS 트랜지스터 영역(I) 이외의 영역에 형성된 인장응력막 및 식각정지막을 제거하여, NMOS 트랜지스터 영역(I)에 인장응력막(131) 및 식각정지막(133)을 잔류시킨다. 이러한 인장응력막 및 식각정지막 제거공정은 당업계에 통상적으로 사용되는 건식 또는 습식식각 방법에 의할 수 있다. 또한, 인장응력막(131)과 식각정지막(133)은 경계부(III)에도 잔류하게 된다.
형성된 인장응력막(131)은 NMOS 트랜지스터의 채널영역에 높은 인장응력을 가함으로써 캐리어 이동도를 향상시킬 수 있으므로, NMOS 트랜지스터의 성능이 보다 개선될 수 있다.
계속해서, 도 6 및 도 7을 참조하면, PMOS 트랜지스터 영역(II)에 압축응력막(135)을 형성한다.
먼저, 도 6에 도시된 바와 같이, 기판 전면에 압축응력막(135a)을 형성시킨다. 압축응력막(135)은 화학적 기상증착법(CVD), 예를 들어 열 CVD, PECVD, 고밀도 플라즈마 CVD 등을 이용하여 형성할 수 있다. 이러한 압축응력막(135a)의 두께와 재질은 도 2를 참조하여 전술한 바와 같다. 이 때, 압축응력막(135a)은 이전에 형성된 NMOS 트랜지스터 영역(I), 즉 인장응력막(131)과 식각정지막(133) 상에도 형성될 수 있다.
그런 다음, NMOS 트랜지스터 영역(I)을 선택적으로 노출시키는 제2 마스크 패턴(P2), 예를 들면 포토레지스트 패턴을 형성한다. 이 때, 공정마진상 PMOS 트랜지스터 영역(II)을 가리는 제2 마스크 패턴(P2)이 경계부(III)의 일부 영역에 걸쳐 형성될 수 있다.
그런 다음, 도 7에 도시된 바와 같이, 제2 마스크 패턴(P2)에 의해 노출된 영역에서 압축응력막을 식각한 다음 제2 마스크 패턴(P2)을 제거하여, PMOS 트랜지스터 영역(II)에 압축응력막(135)을 잔류시킨다. 이 때, 압축응력막(135)은 경계부(III)에도 잔류되다. 이로 인해, 경계부(III)에는 인장응력막(131), 식각정지막(133) 및 압축응력막(135)이 모두 적층된다. 이러한 적층막은 경계부(III)에 형성된 제3 실리사이드막(127c) 상에 위치할 수 있다. 이러한 압축응력막 제거공정은 당업계에 통상적으로 사용되는 건식 또는 습식식각 방법에 의할 수 있다.
전술한 반도체 소자의 제조 방법에서는 인장응력막 형성공정을 압축응력막 형성공정보다 먼저 수행하였으나 이에 한정되는 것은 아니며, 그 역으로 압축응력막을 인장응력막보다 먼저 형성할 수도 있음은 물론이다. 이 경우, 식각정지막은 인장응력막 대신 압축응력막 상에 형성될 수 있다.
그런 다음, 도 8을 참조하면, 반도체 기판 전면에 층간 절연막(140)을 형성한다.
층간 절연막(140)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 여기서, 층간 절연막(140)은 CVD 방식, 스핀 코팅 방식 등을 이용하여 형성할 수 있는데 이에 한정되는 것은 아니다.
그런 다음, 도 9 내지 도 11을 참조하면, 제1 식각 공정을 수행하여 경계부(III) 상에 제1 예비 콘택홀을 형성한다.
이를 위하여, 먼저 도 9에 도시된 바와 같이 층간 절연막(140) 상에 제1 콘택홀을 형성하기 위한 제1 개구부(H1)를 구비하는 제3 마스크 패턴(P3)을 형성한다. 여기서, 제3 마스크 패턴(P3)은 포토레지스트 패턴일 수 있다.
계속해서, 도 10에 도시된 바와 같이, 제3 마스크 패턴(P3)을 식각마스크로 하여, 층간 절연막(140)을 관통하며 경계부(III)에 형성된 제3 실리사이드막(127c) 상에 위치하는 압축응력막(135)의 상면을 노출시키는 제1 예비 콘택홀(151a)을 형성한다.
그런 다음, 도 11을 참조하면, 제3 마스크 패턴(P3)을 제거하고, 층간 절연막(140)을 식각마스크로 하여 제1 예비 콘택홀(151b)의 저면에 위치하는 압축응력막(135)을 관통하여 제1 예비 콘택홀(151b)을 연장시킨다. 이로써, 식각정지막(133)의 상면을 노출시키는 제1 예비 콘택홀(151b)을 완성할 수 있다. 도 12에 도시된 바와 같이, 제1 예비 콘택홀(151b)의 저면은 식각정지막(133)의 상면을 노출시킬 수 있지만 본 발명이 이에 한정되는 것은 아니며, 식각정지막(133)의 내부에 존재할 수도 있음을 배제하지 않는다.
이러한 제1 예비 콘택홀 형성하기 위한 제1 식각 공정은 인시츄 공정으로 진행할 수 있다.
다음으로, 도 12 내지 도 15를 참조하면, 제2 식각 공정을 수행하여 제1 내지 제3 콘택홀을 형성한다.
먼저, 도 12에 도시된 바와 같이, NMOS 트랜지스터 영역(I) 및 PMOS 트랜지스터 영역(II)에 각각 제2 및 제3 예비 콘택홀을 형성하기 위한 개구부(H2, H3)가 구비된 제4 마스크 패턴(P4)을 층간 절연막(140) 상에 형성한다. 이러한 제4 마스크 패턴(P4)은 포토레지스트 패턴일 수 있다.
이 때, 제4 마스크 패턴(P4)을 형성하는 물질은 제1 예비 콘택홀(151b)을 채울 수 있다. 이 경우, 도 12에 도시된 바와 같이 제1 예비 콘택홀(151b)의 일부만 채우는 것이 후속 마스크 패턴 제거 공정시 콘택홀 내부에 잔존할 수 있는 잔류물의 양을 감소시킬 수 있으므로 공정상 유리하다.
이어서, 도 13에 도시된 바와 같이, 제4 마스크 패턴(P4)을 식각 마스크로 하여, 층간 절연막(140)을 이방성 식각하고 제2 및 제3 예비 콘택홀(153a,155a)을 형성한다. 이 때, 제2 예비 콘택홀(153a)의 저면은 식각정지막(133)의 상면 혹은 그 내부에 존재할 수 있으며, 제3 예비 콘택홀(155a)의 저면은 압축응력막(135) 상에 위치될 수 있다. 따라서, 제2 예비 콘택홀(153b) 및 제3 예비 콘택홀(155a) 뿐만 아니라 제1 예비 콘택홀(151b)의 하부에도 하나의 응력막만이 존재할 수 있게 된다.
그런 다음, 도 14에 도시된 바와 같이 애싱 공정 등을 수행하여 제4 마스크 패턴(P4)을 제거한다. 이 때, 도 13에서의 제1 내지 제2 예비 콘택홀(151a,153a)의 저면에 노출되었던 식각정지막(133)의 일부 혹은 전부가 제4 마스크 패턴(P4)과 함께 제거될 수 있다. 식각정지막(133)의 전부가 제거되면, 도 14에 도시된 바와 같이 제1 및 제2 예비 콘택홀(151b,153b)의 저면이 인장응력막(131) 상에 위치한다.
그런 다음, 도 15를 참조하면, 저면이 실리사이드막의 상면 또는 그 내부에 존재하는 제1 내지 제3 콘택홀(151,153,155)을 완성한다. 즉, 제1 내지 제3 예비 콘택홀의 저면을 연장시켜 인장응력막 또는 압축응력막을 관통하는 제1 내지 제3 콘택홀(151,153,155)을 동시에 형성시킬 수 있다.
제1 내지 제3 예비 콘택홀(151b,153b,155a) 저면에 잔류하는 응력막은 모두 단일막로서 그 두께가 유사하므로, 저면에 노출된 응력막을 제거하여 제1 내지 제3 콘택홀(151,153,155)을 완성하기 위한 식각 공정시 과도식각이 일어날 우려가 없다. 따라서, 각각의 응력막 하부에 위치하는 실리사이드막이 펀치쓰루되지 않을 수 있고, 각각의 콘택홀의 저면이 실리사이드막(127a,127b,127c)의 상면 또는 그 내부에 존재할 수 있게 된다.
또한, 제1 내지 제3 예비 콘택홀을 연장하여 제1 내지 제3 콘택홀(151,153,155)을 형성하는 공정은 습식식각, 건식식각 등에 의할 수 있다. 이 때 제1 내지 제3 예비 콘택홀이 형성된 층간 절연막(140)이 식각 마스크로서 사용될 수 있다.
전술한 제1 내지 제3 콘택홀을 형성하는 제2 식각 공정은 모두 인시츄 공정으로 진행할 수 있다.
계속해서, 제1 내지 제3 콘택홀(151,153,155)에 콘택 플러그(161,163,165)를 형성하여, 도 1에 도시된 반도체 소자를 제조할 수 있다.
콘택플러그(161,163,165)는 W, Cu 또는 Al 등과 같은 금속 물질이나 도전성 폴리실리콘과 같은 도전성 물질로 채워질 수 있다. 도면상 표시되지는 않았으나, 도전성 물질로 채우기 전에 각각의 콘택홀(151,153,155) 내부를 따라 컨포멀하게 배리어막(미도시)을 더 형성할 수 있다. 배리어막은 콘택홀(151,153,155) 내에 매립되는 금속막의 접촉성을 향상시키기 위한 오믹막(adhesion)과 금속 물질이 확산되어 실리콘과 반응하는 것을 방지하는 확산 방지막(diffusion barrier)을 포함할 수 있다. 예를 들면, 오믹막은 Ti 또는 Ta 등과 같은 고융점 금속(refractory metal)을 콘택홀의 표면을 따라 컨포말하게 증착하여 형성할 수 있으며, 확산 방지막은 오믹막의 표면을 따라 TiN 또는 TaN 등을 증착하여 형성할 수 있다.
콘택 플러그를 형성하는 공정에서는 층간 절연막(140)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치 백(etch back) 등과 같은 평탄화 공정을 실시할 수 있다.
이처럼, 본 발명의 실시예들에 의하면, 과도식각되지 않으며 저면이 실리사이드막의 상면 또는 그 내부에 존재하는 콘택홀 내에 콘택플러그가 안정적으로 형성될 수 있으므로, 저항이나 누설전류 등 반도체 소자의 특성이 향상될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 실시예들에 따르면, 저면이 실리사이드막의 상 면 또는 그 내부에 존재하는 콘택홀 내에 콘택플러그가 안정적으로 형성될 수 있다. 따라서, 반도체 소자의 특성과 신뢰성이 더욱 향상될 수 있다.

Claims (42)

  1. 반도체 기판 내에 제1, 제2 및 제3 트랜지스터를 형성하고,
    상기 제1 및 제2 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제1 전기적 절연막으로 커버하여 상기 제1 트랜지스터의 채널 영역에 알짜 인장 또는 압축 응력을 부여하고,
    상기 제2 및 제3 트랜지스터를 충분히 높은 내부 응력 특성을 갖는 제2 전기적 절연막으로 커버하여 상기 제3 트랜지스터의 채널 영역에 알짜 압축 또는 인장 응력을 부여하고,
    상기 제2 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하여 상기 제2 전기적 절연막을 관통하여 연장하는 제1 개구를 정의하고,
    상기 제1 트랜지스터의 게이트 전극 측으로 연장하는 상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하고, 동시에과, 상기 제3 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제2 영역을 선택적으로 제거하여, 상기 제1 전기적 절연막을 통해 연장하는 제1 개구 및 상기 제2 전기적 절연막을 통해 연장하는 제2 개구를 정의하는 것을 포함하는 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 및 제3 트랜지스터를 커버하기 전에, 상기 제1 전기적 절연막 상에 식각정지막을 형성하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 제1 및 제2 트랜지스터의 상기 게이트 전극 측으로 연장하는 상기 식각 정지막의 일부를 선택적으로 제거하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 제1 및 제2 전기적 절연막 상에 층간 절연막을 형성하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 층간 절연막 내에 제1 콘택홀을 형성하여 상기 제2 전기적 절연막의 상기 제1 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 층간 절연막 내에 제2 및 제3 콘택홀을 형성하여 상기 제1 트랜지스터의 게이트 전극 측 으로 연장하는 상기 식각 정지막의 일부 및 상기 제2 전기적 절연막의 제2 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제2 콘택홀에 의해 노출된 상기 식각 정지막의 일부를 선택적으로 식각하여, 상기 제1 전기적 절연막의 상기 제1 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하는 것은, 상기 제1 전기적 절연막의 제1 영역을 선택적으로 식각하여 상기 제1 트랜지스터의 게이트 전극을 노출하고, 동시에 상기 제2 전기적 절연막의 제2 영역을 선택적으로 식각하여 상기 제3 트랜지스터의 게이트 전극을 노출하는 것을 포함하는 집적 회로 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고,
    상기 제1 전기적 절연막은 충분히 높은 내부 응력 특성을 가져 상기 NMOS 트랜지스터의 채널 영역에 알짜 인장 응력을 부여하며,
    상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 전기적 절연막은 충분히 높은 내부 응력을 가져 상기 PMOS 트랜지스터의 채널 영역에 알짜 압축 응력을 부여하는 집적 회로 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 전기적 절연막은 SiN, SiON, SiC, SiCN, 및 SiO2 및 이들의 조합으로 이루어진 군으로부터 선택된 전기적 절연 물질을 포함하는 집적 회로 장치의 제조 방법.
  11. 제1 항에 있어서,
    상기 식각 정지막은 LTO(Low Temperature Oxide)막인 집적 회로 장치의 제조 방법.
  12. 제1 항에 있어서,
    제1, 제2 및 제3 트랜지스터를 형성 전에, 상기 반도체 기판 내에 트렌치 분리 영역을 형성하는 것을 더 포함하되,
    상기 제2 트랜지스터의 게이트 전극의 적어도 일부는 상기 트렌치 분리 영역 상에 연장하는 집적 회로 장치의 제조 방법.
  13. 제1 항에 있어서,
    상기 제1 및 제3 트랜지스터는 실리사이드화된 소스/드레인 영역 및 실리사 이드화된 게이트 전극을 갖는 집적 회로 장치의 제조 방법.
  14. 반도체 기판 내에 제1, 제2, 및 제3 트랜지스터를 형성하고,
    상기 제1 및 제2 트랜지스터를 제1 전기적 절연막으로 커버하되, 상기 제1 전기적 절연막이 상기 제1 트랜지스터의 채널 영역에서 알짜 인장 응력을 부여하도록 하는 공정 조건 하에서 커버하고,
    상기 제2 및 제3 트랜지스터를 제2 전기적 절연막으로 커버하되, 상기 제2 전기적 절연막이 상기 제3 트랜지스터의 채널 영역에서 알짜 인장 응력을 부여하도록 하는 공정 조건 하에서 커버하고,
    상기 제2 트랜지스터의 게이트 전극 측으로 연장하는 상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하여 제2 전기적 절연막을 관통하여 연장하는 제1 개구를 정의하고,
    상기 제1 트랜지스터의 게이트 전극 측으로 연장하는 상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하고, 동시에 상기 제3 트랜지스터의 게이트 전극 측으로 연장하는 제2 전기적 절연막의 제2 영역을 선택적으로 제거하여, 상기 제1 전기적 절연막을 통해 연장하는 제1 개구 및 상기 제2 전기적 절연막을 통해 연장하는 제2 개구를 정의하는 것을 포함하는 집적 회로 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 및 제3 트랜지스터를 커버하기 전에, 상기 제1 전기적 절연막 상에 식각정지막을 형성하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 제1 및 제2 트랜지스터의 상기 게이트 전극 측으로 연장하는 상기 식각 정지막의 일부를 선택적으로 제거하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 제1 및 제2 전기적 절연막 상에 층간 절연막을 형성하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 층간 절연막 내에 제1 콘택홀을 형성하여 상기 제2 전기적 절연막의 상기 제1 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 전기적 절연막의 제1 영역을 선택적으로 제거하기 전에, 상기 층간 절연막 내에 제2 및 제3 콘택홀을 형성하여 상기 제1 트랜지스터의 게이트 전극 측 으로 연장하는 상기 식각 정지막의 일부 및 상기 제2 전기적 절연막의 제2 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 콘택홀에 의해 노출된 상기 식각 정지막의 일부를 선택적으로 식각하여, 상기 제1 전기적 절연막의 상기 제1 영역을 노출하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  21. 다수의 트랜지스터를 갖는 반도체 기판;
    상기 다수의 트랜지스터의 제1 및 제2 트랜지스터 상의 제1 전기적 절연막으로서, 충분히 높은 내부 응력 특성을 구비하여 상기 다수의 트랜지스터의 제1 트랜지스터의 채널 영역에 알짜 인장 응력을 부여하는 제1 전기적 절연막;
    상기 다수의 트랜지스터의 제2 및 제3 트랜지스터 상의 제2 전기적 절연막으로서, 충분히 높은 내부 응력 특성을 구비하여 상기 다수의 트랜지스터의 제3 트랜지스터의 채널 영역에 알짜 압축 응력을 부여하는 제2 전기적 절연막;
    상기 제1 전기적 절연막 상의 식각 정지막;
    상기 제1 및 제2 전기적 절연막 상의 층간 절연막; 및
    상기 제1 및 제2 전기적 절연막과, 상기 제1 및 제2 전기적 절연막 사이의 상기 식각 정지막을 관통하여 연장되며, 상기 다수의 트랜지스터의 제2 트랜지스터의 게이트 전극과 전기적으로 접촉하는 콘택 플러그를 포함하는 집적 회로 장치.
  22. 제21 항에 있어서,
    상기 다수의 제1 및 제3 트랜지스터는 서로 다른 도전형을 갖는 집적 회로 장치.
  23. 제1 트랜지스터 영역, 제2 트랜지스터 영역을 구비하는 반도체 기판을 제공하고,
    상부에 제1 실리사이드막이 각각 형성된 게이트 전극과 제1 도전형 소스/드레인 영역을 포함하는 제1 트랜지스터 및 상부에 제2 실리사이드막이 각각 형성된 게이트 전극과 제2 도전형 소스/드레인 영역을 포함하는 제2 트랜지스터를 상기 제1 트랜지스터 영역 및 제2 트랜지스터 영역에 각각 형성하고,
    상기 제1 트랜지스터 영역에 제1 응력막 및 식각 정지막을, 상기 제2 트랜지스터 영역에 제2 응력막을 순차적으로 형성하되, 상기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역의 경계부에 구비된 제3 실리사이드막 상에 상기 제1 응력막, 식각 정지막 및 제2 응력막이 순차적으로 중첩되게 하고,
    상기 반도체 기판 전면에 층간 절연막을 형성하고,
    제1 식각 공정을 진행하여 상기 경계부의 상기 층간절연막 및 상기 제2 응력막을 관통하는 제1 예비 콘택홀을 형성하고,
    제2 식각 공정을 진행하여 상기 제1 예비 콘택홀 하부의 상기 식각 정지막 및 상기 제1 응력막을 관통하여 저면이 상기 제3 실리사이드막의 상면 또는 내부에 존재하는 제1 콘택홀, 상기 제1 트랜지스터 영역의 상기 층간 절연막 및 상기 제1 응력막을 관통하여 저면이 상기 제1 실리사이드막의 상면 또는 내부에 존재하는 제2 콘택홀, 상기 제2 트랜지스터 영역의 상기 층간 절연막 및 상기 제2 응력막을 관통하여 저면이 상기 제2 실리사이드막의 상면 또는 내부에 존재하는 제3 콘택홀을 형성하고,
    상기 제1 내지 제3 콘택홀을 매립하는 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  24. 제23 항에 있어서, 상기 제2 식각 공정은
    상기 제1 트랜지스터 영역의 상기 층간 절연막을 관통하되 저면이 상기 식각 정지막의 내부에 존재하거나 상기 제1 응력막의 상면을 노출시키는 제2　예비 콘택홀과, 상기 제2 트랜지스터 영역의 상기 층간 절연막을 관통하되 상기 제2 응력막의 상면을 노출시키는 제3 예비 콘택홀을 형성하고,
    상기 제1 내지 제3 예비 콘택홀의 저면이 상기 제1 응력막 또는 상기 제2 응력막을 관통하도록 연장하여 상기 제1 내지 제3 콘택홀을 완성하는 것을 포함하는 반도체 소자의 제조 방법.
  25. 제24 항에 있어서,
    상기 제1 내지 제3 콘택홀을 완성하는 것은 제1 내지 제3 콘택홀을 동시에 완성하도록 수행하는 것인 반도체 소자의 제조 방법.
  26. 제24 항에 있어서, 상기 제2 및 제3 예비 콘택홀을 형성하는 것은
    상기 제1 예비 콘택홀이 형성된 상기 층간절연막 상에 상기 제2 및 제3 예비 콘택홀을 형성하기 위한 마스크 패턴을 형성하고,
    상기 마스크 패턴에 의해 노출된 상기 층간 절연막을 이방성 식각하고,
    애싱하여 상기 마스크 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  27. 제26 항에 있어서,
    상기 이방성 식각은 반응성 이온식각(RIE)인 반도체 소자의 제조 방법.
  28. 제26 항에 있어서,
    상기 마스크 패턴을 포토레지스트 패턴인 반도체 소자의 제조 방법.
  29. 제26 항에 있어서,
    상기 제2 식각 공정은 인시츄 공정으로 수행하는 것인 반도체 소자의 제조 방법.
  30. 제23 항에 있어서, 상기 제1 식각 공정은
    상기 층간 절연막 상에 제1 예비 콘택홀을 형성하기 위한 마스크 패턴을 형 성하고,
    상기 마스크 패턴을 식각마스크로 하여 상기 층간 절연막을 식각하고,
    애싱하여 상기 마스크 패턴을 제거하여 상기 제2 응력막의 상면을 일부 노출시키고,
    상기 노출된 제2 응력막을 제거하여 상기 제1 예비 콘택홀을 완성하는 것을 포함하는 반도체 소자의 제조 방법.
  31. 제30 항에 있어서,
    상기 마스크 패턴을 포토레지스트 패턴인 반도체 소자의 제조 방법.
  32. 제30 항에 있어서,
    상기 제1 식각 공정은 인시츄 공정으로 수행하는 것인 반도체 소자의 제조 방법.
  33. 제30 항에 있어서,
    상기 이방성 식각은 반응성 이온식각(RIE)인 반도체 소자의 제조 방법.
  34. 제23 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터이고,
    상기 제1 응력막 및 상기 제2 응력막은 각각 인장응력막 및 압축응력막인 반도체 소자의 제조 방법.
  35. 제23 항에 있어서,
    상기 제1 응력막 및 상기 제2 응력막은 각각 SiN, SION, SiC, SiCN, SiO2 또는 이들의 조합막인 반도체 소자의 제조 방법.
  36. 제23 항에 있어서,
    상기 식각 정지막은 LTO막인 반도체 소자의 제조 방법.
  37. 제23 항에 있어서,
    상기 실리사이드막은 Co, Ni, Ti, Ta, 또는 W 금속의 실리사이드막인 반도체 소자의 제조 방법.
  38. 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 구비하는 반도체 기판;
    상기 제1 트랜지스터 영역에 형성되며, 상부에 제1 실리사이드막이 각각 구비된 게이트 전극 및 제1 도전형 소스/드레인 영역을 포함하는 제1 트랜지스터;
    상기 제2 트랜지스터 영역에 형성되며, 상부에 제2 실리사이드막이 각각 구비된 게이트 전극 및 제2 도전형 소스/드레인 영역을 포함하는제2 트랜지스터;
    상부에 제3 실리사이드막을 구비하며 상기 제1 트랜지스터 영역 및 상기 제2 트랜지스터 영역의 경계에 위치하는 경계부;
    상기 제1 트랜지스터 영역을 덮되 상기 경계부 상으로 연장된 제1 응력막 및 식각 정지막;
    상기 제2 트랜지스터 영역을 덮되 상기 경계부로 연장되어 상기 경계부에 위치하는 상기 식각 정지막과 중첩되는 제2 응력막;
    상기 반도체 기판의 전면을 덮는 층간 절연막;
    상기 경계부에 위치하며, 상기 층간 절연막, 제2 응력막, 식각 정지막 및 제1 응력막을 관통하여 저면이 상기 경계부에 구비된 상기 제3 실리사이드막의 내부 또는 상면에 위치하는 제1 콘택홀;
    상기 제1 트랜지스터 영역에 위치하며, 상기 층간 절연막, 식각 정지막 및 제1 응력막을 관통하여 저면이 상기 제1 트랜지스터 영역에 구비된 상기 제1 실리사이드막의 내부 또는 상면에 위치하는 제2 콘택홀;
    상기 제2 트랜지스터 영역에 위치하며, 상기 층간 절연막 및 제2 응력막을 관통하여 저면이 상기 제2 트랜지스터 영역에 구비된 상기 제2 실리사이드막의 내부 또는 상면에 위치하는 제3 콘택홀; 및
    상기 제1 내지 제3 콘택홀을 채우는 콘택플러그를 포함하는 반도체 소자.
  39. 제38 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터이고,
    상기 제1 응력막 및 상기 제2 응력막은 각각 인장응력막 및 압축응력막인 반도체 소자.
  40. 제38 항에 있어서,
    상기 제1 응력막 및 상기 제2 응력막은 각각 SiN, SION, SiC, SiCN, SiO2 또는 이들의 조합막인 반도체 소자.
  41. 제38 항에 있어서,
    상기 식각 정지막은 LTO막인 반도체 소자.
  42. 제38 항에 있어서,
    상기 실리사이드막은 Co, Ni, Ti, Ta, 또는 W 금속의 실리사이드막인 반도체 소자.
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