JP5834520B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
(付記1)
シリコン基板に、第1導電型の第1領域と、前記第1領域に接する第2導電型の第2領域とを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1領域と前記第2領域とに跨がるゲート電極を形成する工程と、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆う絶縁膜を形成する工程と、
前記ゲート電極をマスクとし、前記シリコン基板に前記第2導電型の不純物を注入して、ソース領域とドレイン領域とを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に金属層を形成し、前記金属層形成後に熱処理を行って、前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に、シリサイドを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って、前記シリコン基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達する第1コンタクトホール、前記ドレイン領域に達する第2コンタクトホール、前記ゲート電極に達する第3コンタクトホール、および、前記絶縁膜に達する少なくとも1つの孔を形成する工程と、
前記第1、第2および第3コンタクトホール、および前記孔に導電材料を埋め込み、前記第1、第2および第3コンタクトホールそれぞれの内部に配置された第1、第2および第3導電ビアと、前記孔の内部に配置された導電部材とを形成する工程と
を有する半導体装置の製造方法。
(付記2)
さらに、前記第1導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する付記1に記載の半導体装置の製造方法。
(付記3)
さらに、前記第3導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する付記1に記載の半導体装置の製造方法。
(付記4)
前記絶縁膜は、前記ゲート絶縁膜よりも厚く形成される付記1〜3のいずれか1つに記載の半導体装置の製造方法。
(付記5)
前記層間絶縁膜を形成する工程は、エッチングストッパとなる第1絶縁膜を形成する工程と、前記第1絶縁膜上に第2絶縁膜を形成する工程を含み、
第1、第2および第3コンタクトホール、および前記絶縁膜に達する前記孔を形成する工程は、前記第1絶縁膜をストッパとして前記第2絶縁膜をエッチングする工程と、前記第2絶縁膜のエッチングの後、前記第1絶縁膜をエッチングする工程とを含む付記1〜4のいずれか1つに記載の半導体装置の製造方法。
(付記6)
前記絶縁膜と前記第2絶縁膜が、酸化シリコンで形成され、前記第1絶縁膜が、窒化シリコンで形成される付記5に記載の半導体装置の製造方法。
(付記7)
前記孔は、ゲート幅方向に分布して複数個配置される付記1〜6のいずれか1つに記載の半導体装置の製造方法。
(付記8)
前記ソース領域と前記ドレイン領域とを形成する工程は、前記ゲート電極とともに前記絶縁膜もマスクとして前記不純物を注入する付記1〜7のいずれか1つに記載の半導体装置の製造方法。
(付記9)
前記孔は、前記第1コンタクトホール、前記第2コンタクトホール、または前記第3コンタクトホールと平面形状が同じである付記1〜8のいずれか1つに記載の半導体装置の製造方法。
(付記10)
さらに、前記ゲート電極形成後、前記絶縁膜の形成前に、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆うレジスト層を形成し、前記ゲート電極および前記レジスト層をマスクとし、前記シリコン基板に前記第2導電型の不純物を注入して、前記ソース領域よりも低濃度の第1不純物領域と、前記ドレイン領域よりも低濃度の第2不純物領域とを形成する工程を有する付記1〜9のいずれか1つに記載の半導体装置の製造方法。
(付記11)
さらに、前記第1不純物領域および前記第2不純物領域の形成後、前記絶縁膜の形成前に、
前記ゲート電極の、前記第1領域側の側面上と前記第2領域側の側面上とに、サイドウォールスペーサ絶縁膜を形成する工程を有する付記10に記載の半導体装置の製造方法。
(付記12)
前記絶縁膜を形成する工程は、前記ゲート電極の、前記第2領域側の側面上の前記サイドウォールスペーサ絶縁膜を覆って、前記絶縁膜を形成し、
前記ソース領域および前記ドレイン領域を形成する工程は、前記ゲート電極および前記絶縁膜とともに、前記ゲート電極の、前記第1領域側の側面上の前記サイドウォールスペーサ絶縁膜もマスクとして、前記第2導電型の不純物を注入する付記11に記載の半導体装置の製造方法。
(付記13)
第1導電型の第1領域、および前記第1領域に接する第2導電型の第2領域が形成されたシリコン基板と、
前記第1領域と前記第2領域とに跨がるゲート電極と、
前記ゲート電極と前記シリコン基板との間に配置されたゲート絶縁膜と、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆う絶縁膜と、
前記シリコン基板に形成されたソース領域およびドレイン領域と、
前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に形成されたシリサイドと、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記ソース領域に電気的に接続する第1導電ビア、前記ドレイン領域に電気的に接続する第2導電ビア、および、前記ゲート電極に電気的に接続する第3導電ビアと、
前記層間絶縁膜内の前記絶縁膜上に、少なくとも1つ形成された導電部材と
を有する半導体装置。
(付記14)
さらに、前記第1導電ビアと前記導電部材とを電気的に接続する配線を有する付記13に記載の半導体装置。
(付記15)
さらに、前記第3導電ビアと前記導電部材とを電気的に接続する配線を有する付記13に記載の半導体装置。
(付記16)
前記ゲート絶縁膜よりも前記絶縁膜の方が厚く、前記ゲート電極の下面よりも前記導電部材の下面の方が高い付記13〜15のいずれか1つに記載の半導体装置。
(付記17)
前記導電部材は、ゲート幅方向に分布して複数個配置されている付記13〜16のいずれか1つに記載の半導体装置。
(付記18)
前記導電部材は、前記第1導電ビア、前記第2導電ビア、または前記第3導電ビアと平面形状が同じである付記13〜17のいずれか1つに記載の半導体装置。
(付記19)
前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている付記13〜18のいずれか1つに記載の半導体装置。
(付記20)
前記導電部材は、ゲート幅方向に細長い平面形状を有する付記13〜16のいずれか1つに記載の半導体装置。
2 素子分離絶縁膜
pw p型ウェル
nw n型ウェル
3g ゲート絶縁膜
4g ゲート電極
5a、5b LDD領域
6s サイドウォールスペーサ
7s シリサイドブロック層
8a、8b ソースドレイン領域
8a ソース領域
8b ドレイン領域
9 シリサイド
10a、10b 絶縁膜
10 層間絶縁膜
11a、11b、11g コンタクトホール
11f フィールドプレート形成用孔
12 グルーレイヤー
13 W膜
14a、14b、14g 導電ビア
14f 導電部材(フィールドプレート)
15 層間絶縁膜
16a、16b、16g 配線溝
17 シード層
18 Cu膜
19a、19b、19g 配線
AR 活性領域
RP1〜RP6、RP11、RP12 レジストパターン
Claims (12)
- シリコン基板に、第1導電型の第1領域と、前記第1領域に接する第2導電型の第2領域とを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第1領域と前記第2領域とに跨がるゲート電極を形成する工程と、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆う絶縁膜を形成する工程と、
前記ゲート電極をマスクとし、前記シリコン基板に前記第2導電型の不純物を注入して、ソース領域とドレイン領域とを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に金属層を形成し、前記金属層形成後に熱処理を行って、前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に、シリサイドを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って、前記シリコン基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達する第1コンタクトホール、前記ドレイン領域に達する第2コンタクトホール、前記ゲート電極に達する第3コンタクトホール、および、前記絶縁膜に達し、ゲート幅方向に分布する複数個の孔を形成する工程と、
前記第1、第2および第3コンタクトホール、および前記複数個の孔に導電材料を埋め込み、前記第1、第2および第3コンタクトホールそれぞれの内部に配置された第1、第2および第3導電ビアと、前記複数個の孔の内部に配置された導電部材とを形成する工程と
を有する半導体装置の製造方法。 - さらに、前記第1導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する請求項1に記載の半導体装置の製造方法。
- さらに、前記第3導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する請求項1に記載の半導体装置の製造方法。
- 前記層間絶縁膜を形成する工程は、エッチングストッパとなる第1絶縁膜を形成する工程と、前記第1絶縁膜上に第2絶縁膜を積層する工程を含み、
第1、第2および第3コンタクトホール、および前記絶縁膜に達する前記孔を形成する工程は、前記第1絶縁膜をストッパとして前記第2絶縁膜をエッチングする工程と、前記第2絶縁膜のエッチングの後、前記第1絶縁膜をエッチングする工程とを含む請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 - 前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記ソース領域と前記ドレイン領域とを形成する工程は、前記ゲート電極とともに前記絶縁膜もマスクとして前記不純物を注入する請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- さらに、前記ゲート電極形成後、前記絶縁膜の形成前に、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆うレジスト層を形成し、前記ゲート電極および前記レジスト層をマスクとし、前記シリコン基板に前記第2導電型の不純物を注入して、前記ソース領域よりも低濃度の第1不純物領域と、前記ドレイン領域よりも低濃度の第2不純物領域とを形成する工程を有する請求項1〜6のいずれか1項に記載の半導体装置の製造方法。 - 第1導電型の第1領域、および前記第1領域に接する第2導電型の第2領域が形成されたシリコン基板と、
前記第1領域と前記第2領域とに跨がるゲート電極と、
前記ゲート電極と前記シリコン基板との間に配置されたゲート絶縁膜と、
前記ゲート電極上から前記第2領域上に延在して、前記ゲート電極の一部および前記第2領域の一部を覆う絶縁膜と、
前記シリコン基板に形成されたソース領域およびドレイン領域と、
前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上であって、前記絶縁膜が配置されていない領域に形成されたシリサイドと、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記ソース領域に電気的に接続する第1導電ビア、前記ドレイン領域に電気的に接続する第2導電ビア、および、前記ゲート電極に電気的に接続する第3導電ビアと、
前記層間絶縁膜内に形成され、前記絶縁膜にまで達し、ゲート幅方向に分布する複数の孔に埋め込まれて形成された複数個の導電部材と
を有する半導体装置。 - さらに、前記第1導電ビアと前記導電部材とを電気的に接続する配線を有する請求項8に記載の半導体装置。
- さらに、前記第3導電ビアと前記導電部材とを電気的に接続する配線を有する請求項8に記載の半導体装置。
- 前記ゲート絶縁膜よりも前記絶縁膜の方が厚く、前記ゲート電極の下面よりも前記導電部材の下面の方が高い請求項8〜10のいずれか1項に記載の半導体装置。
- 前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている請求項8〜11のいずれか1項に記載の半導体装置。
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