JP2009245998A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする高耐圧トランジスタを実現する。
【解決手段】高耐圧トランジスタにおいて、チャネル領域１４を、ｐ型不純物を高濃度に有する高濃度領域１４ａと、ｎ型不純物領域１３ａ（オフセット不純物領域１９）の端部と高濃度領域１４ａの端部との間の領域であって高濃度領域１４ａよりもｐ型不純物を低濃度に有する低濃度領域１４ｂとから構成する。
【選択図】図５

Description

本件は、いわゆるドリフト領域となるオフセット不純物領域を有する半導体装置及びその製造方法に関する。
従来より、ドレインの高い耐圧を確保すべく、ゲート（チャネル領域）とソースとの離間距離に比してゲートとドレインとの離間距離を大きくするオフセット不純物領域（ドリフト領域）を備えた、いわゆる高耐圧トランジスタが開発されている。オフセット不純物領域は、ソース／ドレインに比較して低い不純物濃度に形成される。
特開２００２−１６４５３６号公報 特表２００２−５３０８７３号公報 特開平５−２１８０８０号公報
高耐圧トランジスタでは、その使用時には、電子が加速してシリコン等に衝突し、インパクトイオンが発生する。このインパクトイオンの発生に起因してホットキャリアが生成される。このホットキャリアの生成により、チャネル領域とオフセット不純物領域との間に電流が多く発生する。
ゲート電圧がさほど高値を要さない高耐圧トランジスタでは、厚い（例えば５０ｎｍ程度）ゲート絶縁膜は必要ではない。しかもゲート絶縁膜が厚いと、オン抵抗の低減が困難となる。そこで高耐圧トランジスタでは、ゲート絶縁膜を比較的薄く（例えば１５ｎｍ程度）形成することが要求される。
ゲート絶縁膜を薄く形成する場合、トランジスタの閾値を適宜制御するため、チャネル領域に閾値制御用の不純物を比較的高濃度に導入することを要する。
しかしながら、チャネル領域を高濃度にすると、チャネル領域とオフセット不純物領域とでは不純物が反対導電型であることから、高不純物濃度のチャネル領域と低濃度のオフセット不純物領域とが隣接する境界部位では、不純物の濃度勾配が極度に大きくなる。この濃度勾配の急峻化により、電子の加速が促進されてインパクトイオンの発生が顕著となり、ホットキャリアが大幅に増加する。これによって、高耐圧トランジスタの特性が劣化し、その寿命が短くなるという問題がある。
また、高耐圧トランジスタにおける高い耐圧を実現するには、不純物濃度の低いオフセット不純物領域を安定に形成することを要する。高耐圧トランジスタを製造する場合、チャネル領域を形成した後にオフセット不純物領域を形成する。しかしながら、チャネル領域が高不純物濃度に形成される場合、オフセット不純物領域のチャネル領域との重畳部分で反対導電型のチャネル領域の不純物を反転させる（オフセット不純物領域の導電型の所定濃度に不純物を調節する）ことを要する。そのため、オフセット不純物領域も不純物濃度を高くすることが必要となる。このように、チャネル領域を高不純物濃度に形成する場合には、オフセット不純物領域を所望の低濃度に安定して形成することは困難である。
また、高耐圧トランジスタでは、ソース側では、空乏層の拡がりを抑えて適宜の閾値制御を行い、パンチスルーの発生を防止し、トランジスタの閾値を安定化させることを要する。この要請に応えるには、耐圧に応じて高耐圧トランジスタのチャネル長を大きくする必要があるが、ゲート電極の面積の増大化を招き、高集積化の妨げとなる。
以上説明したように、高耐圧トランジスタでは、オフセット不純物領域が必須であり、しかもゲート絶縁膜を薄く形成し、加えて十分な閾値制御を行うという要請を満たす必要がある。しかもこの場合、更なる高集積化の要請にも応えることを要する。
ここで、いわゆるＬＤＭＯＳＦＥＴでは、トランジスタのボディ領域等を不純物導入で形成した後、これらを熱拡散を用いて調節することを要する。この場合、熱拡散の工程が付加されることで工程増を招くとともに、熱拡散を用いると不純物領域が拡がるため、サブミクロンルールのＭＯＳトランジスタ等と混載することが困難となる。
また、特許文献１，２には、ソースとドレインとが非対称な構造を有する高耐圧トランジスタが開示されているが、チャネル領域の不純物制御に関する記載・示唆は皆無である。
また、特許文献３には、ＭＯＳＦＥＴにおいて、値制御のためのチャネル領域への不純物導入を、ゲート電極の端部よりも内側に行い、電界集中を抑える旨が開示されている。
しかしながら、高耐圧トランジスタでは、上述したようにオフセット不純物領域が必須であり、微細化の要請を満たしつつも、ゲート絶縁膜を薄く形成し、加えて十分な閾値制御を行うという要請は、高耐圧トランジスタに特有のものである。本件では、この要請に応えるために新たに発生した不都合を問題視しているのである。特許文献１，２では、上記の要請に応えるという観点は皆無であり、特許文献３のようなＭＯＳＦＥＴでは、そもそも当該新たな不都合が危殆化されることがない。しかも特許文献３のＭＯＳＦＥＴでは、不純物導入されてなるチャネル領域がソース及びドレインの双方から離間しており、実質的に極めて短い閾値制御領域とされている。この場合、十分な閾値制御を行うことができず、高耐圧トランジスタに適用することは不可能である。従って、特許文献１〜３を如何に組み合わせようとも、本件に想到することはできない。
本件は、上記の課題に鑑みてなされたものであり、ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする半導体装置及びその製造方法を提供することを目的とする。
本件の半導体装置は、第１導電型の不純物を有する半導体基板と、前記半導体基板に形成され、第２導電型の不純物を有する第１の不純物拡散領域と、前記半導体基板に形成され、前記第２の導電型不純物を有する第２の不純物拡散領域と、前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の前記半導体基板に形成されるチャネル領域とを含み構成される。ここで、前記第１の不純物拡散領域は、前記第２の不純物拡散領域よりも長く形成されており、前記チャネル領域は、前記第１の不純物拡散領域に隣接する部分における前記第１導電型の不純物の濃度が前記第２の不純物拡散領域に隣接する部分における前記第１導電型の不純物の濃度よりも低く形成されている。
本件の半導体装置の製造方法は、第１導電型の不純物を有する半導体基板の表層の一部に、前記半導体基板よりも高濃度に前記第１導電型の不純物を導入する第１の工程と、前記半導体基板に、第２導電型の不純物を有する第１の不純物拡散領域と、前記第２の導電型不純物を有する第２の不純物拡散領域とを形成する第２の工程とを含み構成される。ここで、前記第２の工程において、前記第１の工程で導入した前記第１導電型の不純物に対して、前記第１の不純物拡散領域は離間するように、前記第２の不純物拡散領域は重畳するようにそれぞれ形成される。そして、前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の前記半導体基板に形成されるチャネル領域に、前記第１の不純物拡散領域と離間し、前記第２の不純物拡散領域と隣接する第３の不純物拡散領域を形成する。
本件によれば、ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする半導体装置が実現する。
―本件の基本骨子―
本件では、第１の不純物拡散領域と第２の不純物拡散領域との間の半導体基板に形成されるチャネル領域において、第１の不純物拡散領域が第２の不純物拡散領域よりも長く形成され、第１の不純物拡散領域がいわゆるオフセット不純物領域（ドリフト領域）とされている。そして、チャネル領域は、第１の不純物拡散領域に隣接する部分における第１導電型の不純物の濃度が第２の不純物拡散領域に隣接する部分における第１導電型の不純物の濃度よりも低く形成されている。
上述したように、チャネル領域と第１の不純物拡散領域とでは不純物が反対導電型であることから、チャネル領域を高濃度にすると、高不純物濃度のチャネル領域と低濃度の第１の不純物拡散領域とが隣接する境界部位では、不純物の濃度勾配が極度に大きくなる。
本件では、チャネル領域を、第１の不純物拡散領域と隣接する第１の領域で低濃度に、第２の不純物拡散領域と隣接する第２の領域で第１の領域よりも高濃度に、第１導電型の不純物を有するように形成する。
チャネル領域の第１の不純物拡散領域との境界には、チャネル領域の第１の領域が位置している。この構成により、当該境界における不純物の濃度勾配が緩和され、ホットキャリアの生成を可及的に抑制されて、インパクトイオンに起因して発生する電流が大幅に減少する。耐圧を要する第１の不純物拡散領域では、チャネル領域の高濃度な第２の領域は離間し、低濃度な第１の領域のみ隣接する。そのため、高濃度な第２の領域の影響を受けることなく、安定に所望の低い第２導電型の不純物濃度に第１の不純物拡散領域を形成することができる。
一方、チャネル領域の第２の不純物拡散領域との境界には、チャネル領域の第２の領域が位置している。この構成により、チャネル領域は第１の領域の存在によって当該境界まで可及的にｎ型不純物の高濃度領域とされる。これにより、パンチスルーの少ない安定した閾値が得られる。
このような本件の構成によれば、空乏層を、第２の不純物拡散領域側に接近させることなく、電子の加速が緩和した状態で第１の不純物領域側に十分に拡張させることができる。従って、閾値制御を適宜行いつつも、電子の加速が緩和されてホットキャリアの生成を可及的に抑制し、しかもオン抵抗の低い十分な耐圧を得ることができる。
また、本件の半導体装置の製造工程において、ＬＤＭＯＳＦＥＴとは異なり、第１及び第２の不純物拡散領域を形成する際に、不純物導入した後の追加の熱拡散工程を必要とせずに、薄いゲート絶縁膜の高耐圧半導体装置を作製することができる。これにより、例えばサブミクロンルールのトランジスタ等と容易に混載することが可能となる。
更に本件では、第２の不純物拡散領域を、そのチャネル領域に隣接する部分が、その他の部分よりも高濃度に第２導電型の不純物を有するように形成することが好適である。第２の不純物拡散領域では、チャネル領域を形成するために半導体基板に導入する第１導電型の不純物の一部が重畳される。このため、第２の不純物拡散領域における第２導電型の不純物濃度が低下することが懸念される。そこで、第２の不純物拡散領域のチャネル領域に隣接する部分の第２導電型の不純物濃度を、第２の不純物拡散領域のその他の部分よりも高く形成することにより、第２の不純物拡散領域における第２導電型の不純物濃度が補償される。これにより、オン抵抗を十分に低下させることができる。
―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、半導体装置としてｎチャネルの高耐圧トランジスタを開示し、その構成を製造方法と共に説明する。
（第１の実施形態）
本実施形態では、半導体装置としてｎチャネルの高耐圧トランジスタを開示し、その構成を製造方法と共に説明する。
図１〜図５は、第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、ｐ型のシリコン半導体基板１に薄い絶縁膜２及び多結晶シリコン膜３を順次形成する。
詳細には、半導体基板１を熱酸化し、当該半導体基板１の表面に、例えば膜厚３ｎｍ〜３０ｎｍ程度、ここでは１５ｎｍ程度に、ゲート絶縁膜となる絶縁膜２を形成する。ここで、絶縁膜２の膜厚は、ゲート電圧（Ｖｇ）が比較的低いこと及びオン抵抗を低く抑えることを考慮した値である。
半導体基板１としては、ｐ型不純物を含有するもの、或いはｐ型の不純物がイオン注入されてウェルが形成されたものが考えられる。ここで、ｐ型不純物として、例えばホウ素(Ｂ+)を用い、例えば１×１０15/ｃｍ3程度の薄い不純物濃度とされている。
次に、絶縁膜２上に、ＣＶＤ法等により導電膜、ここではｎ型不純物がドープされた多結晶シリコン膜３を膜厚５０ｎｍ程度に堆積形成する。
続いて、図１（ｂ）に示すように、多結晶シリコン膜３上にレジストマスク４を形成し、半導体基板１の表層にｐ型不純物を導入して、閾値（Ｖth）制御のための浅いｐ型不純物領域５を形成する。
詳細には、先ず、多結晶シリコン膜３上にレジストを塗布し、リソグラフィーによりレジストを加工し、レジストマスク４を形成する。
次に、レジストマスク４を用いて、ｐ型不純物を、多結晶シリコン膜３及び絶縁膜２を透過して半導体基板１の表層に到達する条件でイオン注入する。具体的には、ｐ型不純物として例えばホウ素(Ｂ+)を、例えば加速エネルギー３０ｋｅＶ、ドーズ量４×１０12／ｃｍ2の条件でイオン注入する。これにより、半導体基板１の表層に浅く高不純物濃度、例えば深さ４０ｎｍ程度で不純物濃度が２×１０17／ｃｍ3程度のｐ型不純物領域５が形成される。
その後、レジストマスク４を灰化処理等により除去する。
続いて、図２（ａ）に示すように、多結晶シリコン膜３及び絶縁膜２を加工して、半導体基板１上にゲート絶縁膜１１を介したゲート電極１２を形成する。
詳細には、多結晶シリコン膜３及び絶縁膜２をリソグラフィー及びドライエッチングにより電極形状に加工し、半導体基板１上にゲート絶縁膜１１を介したゲート電極１２を形成する。ここで、ゲート電極１２を形成する際に、ゲート電極１２下（ゲート絶縁膜１１を介する）の領域にｐ型不純物領域５の一部が存し、当該領域内にｐ型不純物領域５の端部が包含されるように、上記の加工を行う。
続いて、図２（ｂ）に示すように、ゲート電極１２の両側に低不純物濃度のｎ型不純物領域１３ａ，１３ｂを形成する。
詳細には、ゲート電極１２の両側における半導体基板１の表層に、ｐ型不純物領域５よりも深く所定の低不純物濃度となるようにｎ型不純物をイオン注入する。具体的には、ｎ型不純物として例えばリン（Ｐ+）を、例えば加速エネルギー６０ｋｅＶ、ドーズ量２×１０12／ｃｍ2の条件でイオン注入する。これにより、ゲート電極１２の両側の半導体基板１の表層に、自己整合的にｐ型不純物領域５よりも深く低不純物濃度、例えば深さ８０ｎｍ程度で不純物濃度が２×１０17／ｃｍ3程度のｎ型不純物領域１３ａ，１３ｂが形成される。ここで、ｎ型不純物領域１３ａはｎ型不純物領域１３ｂよりもゲート長方向に長く形成され、半導体基板１の表層におけるｎ型不純物領域１３ａとｎ型不純物領域１３ｂとの間、即ちゲート電極１２下の領域が、チャネル領域１４となる。
ｎ型不純物領域１３ｂは、ｐ型不純物領域５と一部重畳するように形成される。これにより、チャネル領域１４は、ｐ型不純物を高濃度に有する高濃度領域１４ａと、ｎ型不純物領域１３ａの端部と高濃度領域１４ａの端部との間の領域であって高濃度領域１４ａよりもｐ型不純物を低濃度に有する低濃度領域１４ｂとから構成される。
ここで、チャネル領域１４のｎ型不純物領域１３ａとの境界には、チャネル領域１４の低濃度領域１４ｂが位置している。この構成により、当該境界における不純物の濃度勾配が緩和され、ホットキャリアの生成が可及的に抑制されて、インパクトイオンに起因して発生する電流が大幅に減少する。更にこの場合、耐圧を要するｎ型不純物領域１３ａでは、チャネル領域１４の高濃度領域１４ａは離間し、低濃度領域１４ｂのみ隣接する。そのため、高濃度領域１４ａの影響を受けることなく、安定に所望の低不純物濃度にｎ型不純物領域１３ａを形成することができる。
一方、チャネル領域１４のｎ型不純物領域１３ｂとの境界には、チャネル領域１４の高濃度領域１４ａが位置している。この構成により、チャネル領域１４は高濃度領域１４ａの存在によって当該境界まで可及的にｎ型不純物の高濃度領域とされる。これにより、パンチスルーの少ない安定した閾値が得られる。
続いて、図３（ａ）に示すように、ゲート電極１２を覆うように半導体基板１の全面に絶縁膜６を形成した後、レジストマスク７を形成する。
詳細には、ＣＶＤ法等により、ゲート電極１２を覆うように半導体基板１の全面に絶縁膜６として例えばシリコン酸化膜を膜厚１００ｎｍ程度に堆積形成する。
次に、全面にレジストを塗布し、リソグラフィーによりレジストを加工して、ｎ型不純物領域１３ａについて、所望の耐圧に応じた長さを持った低濃度なオフセット不純物領域に対応した部分を覆うレジストマスク７を形成する。
続いて、図３（ｂ）に示すように、絶縁膜６を異方性ドライエッチングし、絶縁マスク１５及びサイドウォール絶縁膜１６を形成する。
詳細には、レジストマスク７を用いて、絶縁膜６を異方性ドライエッチングする。これにより、レジストマスク７の形状に対応して絶縁膜６が残って絶縁マスク１５が形成されるとともに、ゲート絶縁膜１１及びゲート電極１２のｎ型不純物領域１３側の側面に絶縁膜６が堆積されてサイドウォール絶縁膜１６が形成される。
その後、レジストマスク７を灰化処理等により除去する。
続いて、図４（ａ）に示すように、ｎ型不純物領域１３ａ内にドレイン領域１７を、ｎ型不純物領域１３ｂ内にソース領域１８を同時形成する。
詳細には、ゲート電極１２、絶縁マスク１５及びサイドウォール絶縁膜１６をマスクとして、半導体基板１の表層、ここではｎ型不純物領域１３ａ，１３ｂ内にｎ型不純物領域１３ａ，１３ｂよりも浅く高不純物濃度となるようにｎ型不純物をイオン注入する。具体的には、ｎ型不純物として例えば砒素（Ａｓ+）を、例えば加速エネルギー３０ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。
このイオン注入により、ｎ型不純物領域１３ａ内には、ｎ型不純物領域１３ａよりも浅く高不純物濃度、例えば深さ３０ｎｍ程度で不純物濃度が３×１０20／ｃｍ3程度のドレイン領域１７が形成される。ドレイン領域１７が形成されることにより、ｎ型不純物領域１３ａは、絶縁マスク１５で規定された長さ（ｎ型不純物領域１３ａの端部からドレイン領域１７の端部までの長さ）の部分を有するオフセット不純物領域１９となる。オフセット不純物領域１９は、ドレイン領域１７を包含するように形成される。ここで、ｎ型不純物領域１３ａが高濃度領域１４ａの影響を受けることなく形成されたことから、オフセット不純物領域１９も同様に安定に所望の低不純物濃度に形成されている。
一方、上記のイオン注入により、ｎ型不純物領域１３ｂ内には、ｎ型不純物領域１３ｂよりも浅く高不純物濃度、例えば深さはｎ型不純物領域１３ａと同様の８０ｎｍ程度で不純物濃度が１×１０17／ｃｍ3程度とされたソース領域１８が形成される。
続いて、図４(ｂ）に示すように、サリサイド構造を形成する。
詳細には、半導体基板１の全面にシリサイド金属、例えばＴｉ又はＣｏをスパッタ法等により堆積し、半導体基板１を熱処理する。これにより、シリサイド金属２０がシリコン部部、ここではゲート電極１２の上面、ドレイン領域１７の表面及びソース１８の表面と反応し、シリサイド層２０が形成される。その後、ウェットエッチング等により未反応（シリサイド化していない）シリサイド金属を除去し、サリサイド構造を形成する。
続いて、図５に示すように、半導体基板１の全面を覆う層間絶縁膜２１、導電プラグ２２及び配線２３を順次形成する。
詳細には、先ず、ＣＶＤ法等により半導体基板１の全面を覆うように絶縁膜、ここではシリコン酸化膜を例えば膜厚５００ｎｍ程度に堆積し、層間絶縁膜２１を形成する。
次に、層間絶縁膜２１をリソグラフィー及びドライエッチングにより加工し、ゲート電極１２、ドレイン領域１７及びソース領域１８の各シリサイド層２０の表面の一部を露出させる各コンタクト孔２２ａを形成する。
次に、コンタクト孔２２ａを埋め込む膜厚に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により層間絶縁膜２１上に堆積する。そして、堆積したＷを層間絶縁膜２１上で例えばＣＭＰ法により研磨して、コンタクト孔２２ａをＷで充填する導電プラグ２２を形成する。
次に、層間絶縁膜２１の全面に配線材料、ここではＡｌ又はＡｌ合金を堆積し、リソグラフィー及びドライエッチングによりＡｌ又はＡｌ合金を配線形状に加工する。これにより、導電プラグ２２と適宜接続されてなる配線２３が形成される。
ここで、配線２３を形成する代わりに、いわゆるダマシン法（例えばシングルダマシン法）により配線を形成しても良い。この場合、層間絶縁膜２１上に更に層間絶縁膜を形成し、この層間絶縁膜に配線溝を形成した後、配線溝を埋め込むように銅又は銅合金を堆積し、ＣＭＰ法により層間絶縁膜上で銅又は銅合金を研磨する。これにより、導電プラグ２２と適宜接続されてなる配線が層間絶縁膜の配線溝内に形成される。なお、いわゆるデュアルダマシン法により、導電プラグと配線を銅又は銅合金により形成しても好適である。
しかる後、更なる層間絶縁膜、導電プラグ及び配線の形成、保護膜の形成等を諸工程を経て、本実施形態によるｎチャネルの耐圧トランジスタを完成させる。
本実施形態のｎチャネルの耐圧トランジスタでは、空乏層を、ｎ型不純物領域１３ｂ側に接近させることなく、電子の加速が緩和した状態でオフセット不純物領域１９側に十分に拡張させることができる。これにより、閾値制御を適宜行いつつも、電子の加速が緩和されてホットキャリアの生成を可及的に抑制し、しかもオン抵抗の低い十分な耐圧を得ることができる。
また、本実施形態によれば、ＬＤＭＯＳＦＥＴとは異なり、ｎ型不純物領域１３ａ，１３ｂを形成する際に、不純物導入した後の追加の熱拡散工程を必要とせずに、薄いゲート絶縁膜１１を備えたｎチャネルの高耐圧トランジスタを作製することができる。これにより、例えばサブミクロンルールのＭＯＳトランジスタ等と容易に混載することが可能となる。
ここで、本実施形態のｎチャネルの耐圧トランジスタにおいて、チャネル領域１４の好適な具体的構成を規定するため、各種のシミュレーション実験を行った。ここでは、ドレイン耐圧を２４Ｖに設定した場合の低濃度領域１４ｂの幅、換言すれば、高濃度領域１４ａとオフセット不純物領域１９との離間距離の最適値を、ゲート長との関係で見積もる。ゲート長としては、１．８μｍ、２．０μｍ、２．３μｍの３種について調べた。
図６（ａ）は、実験１として得られた、ゲート電圧を１Ｖとした場合のドレイン耐圧（ドレイン領域１７のブレークダウン電圧）と離間距離との関係を示す特性図である。
図６（ｂ）は、実験２として得られた、耐圧トランジスタをオンした場合のドレイン領域１７のブレークダウン電圧と離間距離との関係を示す特性図である。
図６（ｃ）は、実験３として得られた、閾値電圧（Ｖth）と離間距離との関係を示す特性図である。
ゲート電圧を１Ｖとした場合には、ホットキャリアの発生が顕著となることが判っている。図６（ａ）に示すように、離間距離が大きいほどドレイン耐圧が増加する。ゲート長を２．３μｍとすれば、高い耐圧が得られることが判る。
一方、図６（ｂ）に示すように、耐圧トランジスタをオンした場合には、離間距離が大きいほどドレイン耐圧が低下する。
また、図６（ｃ）に示すように、離間距離が大きくなると、閾値電圧は比較的緩やかに低下する。
以上の実験結果から、ゲート長を２．３μｍ程度とし、図６（ａ）の結果と図６（ｂ），（ｃ）の結果との均衡値として、離間距離を０．５μｍ程度とした場合が最も好適な結果となると考えられる。この場合、ホットキャリアの発生を抑えるも、十分なドレイン耐圧及び閾値を得るという本件の効果が最も顕著に奏される。
なお、上記の結果は、ドレイン耐圧を２４Ｖに設定し、チャネル領域１４の不純物濃度分布を上記のように設定した場合に得られたものであり、ドレイン耐圧の設定値やチャネル領域１４の不純物濃度分布の設定値を変えることにより、上記の離間距離の最適値を変化する。このような各値の変化も考慮した離間距離の好適な割合としては、チャネル領域１４の全体の長さの１０％〜４０％程度、例えば２０％前後であると考えられる。
以上説明したように本実施形態によれば、ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする高耐圧トランジスタが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、半導体装置としてｎチャネルの高耐圧トランジスタを開示し、その構成を製造方法と共に説明する。本実施形態の高耐圧トランジスタは、第１の実施形態とほぼ同様の構成を有し、同様の製造方法で作製されるが、更にソース領域側に工夫が施されている点で第１の実施形態と相違する。
図７〜図９は、第２の実施形態によるｎチャネルの高耐圧トランジスタの製造方法の主要工程を順に示す概略断面図である。ここで、第１の実施形態の構成部材等と同様のものについては同符号を付す。
本実施形態では、先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の各工程を順次実行する。
続いて、図７（ａ）に示すように、ｎ型不純物領域１３ｂのみにこれよりも高不純物濃度のｎ型高濃度領域２５を形成する。
詳細には、先ず、半導体基板１上にレジストを塗布し、リソグラフィーによりこのレジストを加工して、ｎ型不純物領域１３ｂを露出させるレジストマスク２４を形成する。
次に、レジストマスク２４を用いて、ｎ型不純物領域１３ｂ内にｎ型不純物領域１３ｂよりも浅く高不純物濃度となるようにｎ型不純物をイオン注入する。具体的には、ｎ型不純物として例えばリン(Ｐ+)を、例えば加速エネルギー２０ｋｅＶ、ドーズ量４×１０13／ｃｍ2の条件でイオン注入する。
その後、レジストマスク２４を灰化処理等により除去する。
上記のイオン注入により、ｎ型不純物領域１３ｂ内には、ｎ型不純物領域１３ｂよりも浅く高不純物濃度、例えば深さ３０ｎｍ程度で不純物濃度が３×１０18／ｃｍ3程度のｎ型高濃度領域２５が形成される。ｎ型高濃度領域２５は、その端部でチャネル領域１４の高濃度領域１４ａと接続される。ｎ型不純物領域１３ｂは、ｎ型高濃度領域２５の下部に残存する。
続いて、図７（ｂ）に示すように、第１の実施形態の図３（ａ）と同様に、ゲート電極１２を覆うように半導体基板１の全面に絶縁膜６を形成した後、レジストマスク７を形成する。
続いて、図８（ａ）に示すように、第１の実施形態の図３（ｂ）と同様に、絶縁膜６を異方性ドライエッチングし、絶縁マスク１５及びサイドウォール絶縁膜１６を形成する。
続いて、レジストマスク７を灰化処理等により除去した後、図８（ｂ）に示すように、第１の実施形態の図４（ａ）と同様に、ｎ型不純物領域１３ａ内にドレイン領域１７を、ｎ型高濃度領域２５内（ｎ型不純物領域１３ｂ内）にソース領域１８を同時形成する。
ここで、サイドウォール絶縁膜１６がイオン注入のマスクとなって、チャネル領域１４の高濃度領域１４ａとソース領域１８との間にｎ型高濃度領域２５が残存する。即ち、高濃度領域１４ａとソース領域１８との間には、ｎ型不純物領域１３ｂよりはｎ型不純物濃度の高いｎ型高濃度領域２５が位置する。
上記のように、ｎ型高濃度領域２５を設けることにより、ｎ型不純物領域１３ｂのチャネル領域１４に隣接する部分のｎ型不純物濃度が、ｎ型不純物領域１３ｂのその他の部分（図示の例ではｎ型高濃度領域２５下の部分）よりも高くなる。この構成により、ｎ型不純物領域１３ｂにおけるｎ型不純物濃度が補償され、高耐圧トランジスタのオン抵抗を十分に低下させることができる。
続いて、図９に示すように、第１の実施形態の図４（ｂ）と同様に、サリサイド構造を形成する。すなわち、ゲート電極１２の上面、ドレイン領域１７の表面及びソース１８の表面にそれぞれシリサイド層２０を形成する。
そして、第１の実施形態の図５と同様に、半導体基板１の全面を覆う層間絶縁膜２１、導電プラグ２２及び配線２３を順次形成する。
しかる後、更なる層間絶縁膜、導電プラグ及び配線の形成、保護膜の形成等を諸工程を経て、本実施形態によるｎチャネルの耐圧トランジスタを完成させる。
本実施形態によれば、上記した第１の実施形態における高耐圧トランジスタの奏する諸効果に加えて、確実にオン抵抗を低下させ、優れたトランジスタ特性を有する高耐圧トランジスタが実現する。
なお、上記した第１及び第２の実施形態では、ｎチャネルの高耐圧トランジスタについて例示したが、ｐチャネルの高耐圧トランジスタに適用することもできる。本件は、電子がキャリアとなるｎチャネルの高耐圧トランジスタに適用することにより、上記した諸効果を特に顕著に得ることができる。ｐチャネルの高耐圧トランジスタではホールがキャリアとなるため、ｎチャネルの高耐圧トランジスタほどではないが、上記と同様の効果を奏することが可能である。
（第３の実施形態）
本実施形態では、第１又は第２の実施形態による高耐圧トランジスタ（以下、単に本実施形態による高耐圧トランジスタと称する。）を、例えば電源コントロール用ＩＣの昇圧・昇降圧回路に適用した一例について開示する。
図１０は、第３の実施形態による電源コントロール用ＩＣの概略構成を示すブロック図である。この電源コントロール用ＩＣは、例えば携帯電話等の携帯機器に用いられる。
この電源コントロール用ＩＣは、電池３１と、電源コントロール回路３２と、昇圧・昇降圧回路３３と、高電圧回路３４とを備えて構成されている。電源コントロール用ＩＣでは、電池３１及び電源コントロール回路３２を備えて低電圧系回路群３５が、高電圧回路３４を備えて高電圧系回路群３６がそれぞれ構成されている。
電池３１は、電圧が例えば１Ｖ〜６Ｖ程度の低電圧電源である。電源コントロール回路３２は、電池３１の電圧を適宜制御するためのものである。昇圧・昇降圧回路３３は、本実施形態による高耐圧トランジスタを備えた半導体回路であり、電源コントロール回路３２における電圧を昇圧・昇降圧するものである。本実施形態では、昇圧の場合には、昇圧・昇降圧回路３３は、電源コントロール回路３２における電圧を例えば１５Ｖ〜２５Ｖ程度に昇圧する。高電圧回路３４は、作動に高電圧を要する表示デバイスやＣＣＤ等であり、昇圧・昇降圧回路３３で昇圧・昇降圧された電圧が供給される。
本実施形態によれば、上記した第１又は第２の実施形態で説明した諸効果を奏する高耐圧トランジスタを備えた昇圧・昇降圧回路３３を設けることにより、確実な昇圧・昇降圧を可能とする高性能の電源コントロール用ＩＣが実現する。
（第４の実施形態）
本実施形態では、本実施形態による高耐圧トランジスタを、例えば表示コントロール用ＩＣのドライバＩＣに適用した一例について開示する。
図１１は、第４の実施形態による表示コントロール用ＩＣの概略構成を示すブロック図である。この表示コントロール用ＩＣは、例えば携帯電話等の携帯機器に用いられる。
この表示コントロール用ＩＣは、電池４１と、表示用コントロール回路４２と、ドライバＩＣ４３と、表示デバイス４４とを備えて構成されている。表示コントロール用ＩＣでは、電池４１及び表示用コントロール回路４２を備えて低電圧系回路群４５が、表示デバイス４４を備えて高電圧系回路群４６がそれぞれ構成されている。
電池４１は、電圧が例えば１Ｖ〜６Ｖ程度の低電圧電源である。表示用コントロール回路４２は、電池４１の電圧を適宜制御するためのものである。ドライバＩＣ４３は、本実施形態による高耐圧トランジスタを備えた半導体回路であり、表示用コントロール回路４２における電圧を昇圧するものである。本実施形態では、ドライバＩＣ４３は、表示用コントロール回路４２における電圧を例えば１５Ｖ〜２５Ｖ程度に昇圧する。表示デバイス４４は、作動に高電圧を要するものであり、ドライバＩＣ４３で昇圧された電圧が供給される。
本実施形態によれば、上記した第１又は第２の実施形態で説明した諸効果を奏する高耐圧トランジスタを備えたドライバＩＣ４３を設けることにより、確実な昇圧を可能とする高性能の表示コントロール用ＩＣが実現する。
第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態によるｎチャネルの高耐圧トランジスタの製造方法を工程順に示す概略断面図である。 第１の実施形態のｎチャネルの耐圧トランジスタにおいて、チャネル領域の好適な具体的構成を規定するため、各種のシミュレーション実験を行った結果を示す特性図である。 第２の実施形態によるｎチャネルの高耐圧トランジスタの製造方法の主要工程を順に示す概略断面図である。 図７に引き続き、第２の実施形態によるｎチャネルの高耐圧トランジスタの製造方法の主要工程を順に示す概略断面図である。 図８に引き続き、第２の実施形態によるｎチャネルの高耐圧トランジスタの製造方法の主要工程を順に示す概略断面図である。 第３の実施形態による電源コントロール用ＩＣの概略構成を示すブロック図である。 第４の実施形態による表示コントロール用ＩＣの概略構成を示すブロック図である。
符号の説明
１ 半導体基板
２，６ 絶縁膜
３ 多結晶シリコン膜
４，７，２４ レジストマスク
５ ｐ型不純物領域
１１ ゲート絶縁膜
１２ ゲート電極
１３ａ，１３ｂ ｎ型不純物領域
１４ チャネル領域
１４ａ 高濃度領域
１４ｂ 低濃度領域
１５ 絶縁マスク
１６ サイドウォール絶縁膜
１７ ドレイン領域
１８ ソース領域
１９ オフセット不純物領域
２０ シリサイド層
２１ 層間絶縁膜
２２ 導電プラグ
２２ａ コンタクト孔
２３ 配線
２５ ｎ型高濃度領域
３１，４１ 電池
３２ 電源コントロール回路
３３ 昇圧・昇降圧回路
３４ 高電圧回路
３５，４５ 低電圧系回路群
３６，４６ 高電圧系回路群
４２ 表示用コントロール回路
４３ ドライバＩＣ
４４ 表示デバイス

Claims (5)

  1. 第１導電型の不純物を有する半導体基板と、
    前記半導体基板に形成され、第２導電型の不純物を有する第１の不純物拡散領域と、
    前記半導体基板に形成され、前記第２の導電型不純物を有する第２の不純物拡散領域と、
    前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の前記半導体基板に形成されるチャネル領域と
    を含み、
    前記第１の不純物拡散領域は、前記第２の不純物拡散領域よりも長く形成されており、
    前記チャネル領域は、前記第１の不純物拡散領域に隣接する部分における前記第１導電型の不純物の濃度が前記第２の不純物拡散領域に隣接する部分における前記第１導電型の不純物の濃度よりも低く形成されていることを特徴とする半導体装置。
  2. 前記チャネル領域は、前記第１の不純物拡散領域と離間し、前記第２の不純物拡散領域と隣接するように、前記半導体基板よりも高濃度に前記第１導電型の不純物を有する第３の不純物拡散領域を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の不純物拡散領域は、前記チャネル領域に隣接する部分が、その他の部分よりも高濃度に前記第２導電型の不純物を有していることを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１導電型の不純物を有する半導体基板の表層の一部に、前記半導体基板よりも高濃度に前記第１導電型の不純物を導入する第１の工程と、
    前記半導体基板に、第２導電型の不純物を有する第１の不純物拡散領域と、前記第２の導電型不純物を有する第２の不純物拡散領域とを形成する第２の工程と
    を含み、
    前記第２の工程において、前記第１の工程で導入した前記第１導電型の不純物に対して、前記第１の不純物拡散領域は離間するように、前記第２の不純物拡散領域は重畳するようにそれぞれ形成し、
    前記第１の不純物拡散領域と前記第２の不純物拡散領域との間の前記半導体基板に形成されるチャネル領域に、前記第１の不純物拡散領域と離間し、前記第２の不純物拡散領域と隣接する第３の不純物拡散領域を形成することを特徴とする半導体装置の製造方法。
  5. 前記第２の工程の後に、前記第２の不純物拡散領域の前記チャネル領域に隣接する部分のみに前記第２導電型の不純物を導入する第３の工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
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