CN109428535A - 电机驱动电路、半导体装置以及电子设备 - Google Patents

电机驱动电路、半导体装置以及电子设备 Download PDF

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Abstract

提供电机驱动电路、半导体装置以及电子设备，与电源用的节点N1和N2以及电机用的节点N3和N4连接的H桥电路在P型半导体衬底中包含：PchMOS晶体管，其配置于N型的第一区域并且连接于N1‑N3之间；NchMOS晶体管，其配置于N型的第二区域并连接于N2‑N3之间；PchMOS晶体管，其配置于N型的第三区域并连接于N1‑N4之间；以及NchMOS晶体管，其配置于N型的第四区域并连接于N2‑N4之间。第一区域与第三区域之间的距离小于第一区域与第二区域之间的距离、第三区域与第四区域之间的距离以及第二区域与第四区域之间的距离。

Description

电机驱动电路、半导体装置以及电子设备
技术领域
本发明涉及用于对电机进行驱动的电机驱动电路。而且，本发明涉及内置有这样的电机驱动电路的半导体装置以及利用了这样的半导体装置的电子设备等。
背景技术
例如，在电机驱动器IC中，使用具有桥接电路的电机驱动电路对直流电机进行驱动，该桥接电路将高侧的晶体管和低侧的晶体管串联连接而构成。一般情况下，将2组高侧和低侧的晶体管组合而构成H桥电路(也称为全桥电路)，在第一组的晶体管的连接点与第二组的晶体管的连接点之间连接有电机的2个端子。由此，能够对在电机中流过的电流的方向进行任意设定。
为了在电机中流过大电流，有时高侧的晶体管由P沟道ED(Extended Drain：扩展漏极)MOS晶体管构成，低侧的晶体管由N沟道LD(Lateral Double-diffused：横向双扩散)MOS晶体管构成。在该情况下，高侧的晶体管和低侧的晶体管例如分别配置在设置于P型的半导体衬底上的N型的第一杂质区域和N型的第二杂质区域中。其结果，以N型的第一杂质区域为集电极、以P型的半导体衬底为基极、以N型的第二杂质区域为发射极而形成了寄生NPN双极晶体管。
向第一杂质区域供给高电位侧的电源电位(例如，+42V)，向半导体衬底供给低电位侧的电源电位(例如，0V)。在第二杂质区域配置有低侧的晶体管的N型的漏极，漏极与电机的一个端子电连接。当在高速衰减(decay)模式中流过再生电流时，从电机的一个端子向第二杂质区域施加负电位(例如，-1V左右)。
由此，电流从寄生晶体管的基极流到发射极，寄生晶体管导通。在寄生晶体管的hFE(直流电流放大率)较大的情况下，流过超过容许限度的较大的寄生电流，有时会引起IC的构造损坏。在现有技术中，为了将寄生晶体管的hFE抑制为容许值以下，采用使多个晶体管间的距离足够大的对策。
作为关联的技术，在专利文献1中公开了一种半导体装置，该半导体装置包含H桥电路，该H桥电路的每1个通道由4个功率晶体管构成，该H桥电路用于电机的驱动控制。在专利文献1的图8中，与构成H桥电路的4个功率晶体管对应的单元部21、22、25、26的横向间隔和纵向间隔全部相等，表示为Z。
此外，在专利文献2中公开了一种电力供给装置，该电力供给装置包含由4个晶体管构成的桥式整流电路，该电力供给装置对交流电压进行整流并供给直流电力。在专利文献2的第0069-0070段和图2中记载了：作为针对由寄生晶体管导通而引起的闩锁效应(Latch-up)的对策，通过高电位侧电源布线LVdd来包围P沟道晶体管P1和P2的周围，通过低电位侧电源布线LVss来包围N沟道晶体管N3和N4的周围，并且将这些晶体管P1、P2、N3、N4间的距离充分地分开而分离。
专利文献1：日本特开2009-181996号公报(第0001-0002、0049-0050段、图8)
专利文献2：日本特开2003-309978号公报(第0001-0003、0069-0070段、图2)
但是，如专利文献2中记载的那样，当使多个晶体管间的距离足够大，而使这些晶体管分开而分离时，即使能够防止由寄生晶体管导通而引起的闩锁效应，电路面积(芯片尺寸)也会增大。此外，在专利文献1和2中未公开将高侧的晶体管和低侧的晶体管配置于相同导电型的多个杂质区域(阱等)中的情况。
发明内容
因此，鉴于上述情况，本发明的第一目的在于，在电机驱动电路中，防止寄生双极晶体管导通而引起的构造损坏，并且抑制电路面积的增大，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底形成，在相同导电型的多个杂质区域中，配置或者构成有构成H桥电路的多个晶体管。此外，本发明的第二目的在于提供内置有这样的电机驱动电路的半导体装置。而且，本发明的第三目的在于提供利用了这样的半导体装置的电子设备等。
为了解决以上的课题的至少一部分，本发明的第一观点的电机驱动电路具有第一H桥电路，该第一H桥电路与如下节点连接：第一节点，其被供给第一电源电位；第二节点，其被供给比第一电源电位低的第二电源电位；以及第三节点和第四节点，它们分别与作为驱动对象的电机的2个端子连接，第一H桥电路包含：第一P沟道MOS晶体管，其在P型的半导体衬底中配置于N型的第一杂质区域，连接于第一节点与第三节点之间；第一N沟道MOS晶体管，其在半导体衬底中配置于N型的第二杂质区域、或者直接配置于半导体衬底并具有N型的第二杂质区域，该第一N沟道MOS晶体管连接于第二节点与第三节点之间；第二P沟道MOS晶体管，其在半导体衬底中配置于N型的第三杂质区域，连接于第一节点与第四节点之间；以及第二N沟道MOS晶体管，其在半导体衬底中配置于N型的第四杂质区域、或者直接配置于半导体衬底并具有N型的第四杂质区域，该第二N沟道MOS晶体管连接于第二节点与第四节点之间，第一杂质区域与第三杂质区域之间的距离小于第一杂质区域与第二杂质区域之间的距离、小于第三杂质区域与第四杂质区域之间的距离且小于第二杂质区域与第四杂质区域之间的距离。
这里，可以是，第一P沟道MOS晶体管是EDMOS晶体管，第二P沟道MOS晶体管是EDMOS晶体管，第一N沟道MOS晶体管是LDMOS晶体管，第二N沟道MOS晶体管是LDMOS晶体管。
此外，本发明的第二观点的电机驱动电路具有第一H桥电路，该第一H桥电路与如下节点连接：第一节点，其被供给第一电源电位；第二节点，其被供给比第一电源电位低的第二电源电位；以及第三节点和第四节点，它们分别与作为驱动对象的电机的2个端子连接，第一H桥电路包含：第一N沟道EDMOS晶体管，其在N型的半导体衬底中配置于P型的第一杂质区域，连接于第二节点与第三节点之间；第一P沟道LDMOS晶体管，其在半导体衬底中配置于P型的第二杂质区域，连接于第一节点与第三节点之间；第二N沟道EDMOS晶体管，其在半导体衬底中配置于P型的第三杂质区域，连接于第二节点与第四节点之间；以及第二P沟道LDMOS晶体管，其在半导体衬底中配置于P型的第四杂质区域，连接于第一节点与第四节点之间，第一杂质区域与第三杂质区域之间的距离小于第一杂质区域与第二杂质区域之间的距离、小于第三杂质区域与第四杂质区域之间的距离且小于第二杂质区域与第四杂质区域之间的距离。
根据本发明的第一或者第二观点，在电机驱动电路中，能够将寄生双极晶体管的hFE(直流电流放大率)抑制为容许值以下，防止由寄生晶体管导通而引起的构造损坏，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底，在相同导电型的多个杂质区域中，配置或构成有构成H桥电路的多个晶体管，并且，减小在电路工作期间寄生晶体管导通的可能性较低的第一杂质区域与第三杂质区域之间的距离，由此，能够抑制电路面积的增大并降低成本。
这里，可以是，第一杂质区域与第二杂质区域之间的距离、第三杂质区域与第四杂质区域之间的距离、第二杂质区域与第四杂质区域之间的距离彼此相等。由此，能够使分别形成在第一杂质区域与第二杂质区域之间、第三杂质区域与第四杂质区域之间以及第二杂质区域与第四杂质区域之间的寄生晶体管的hFE大致相同，提高了布局效率。
此外，可以是，电机驱动电路还具有：与半导体衬底相同导电型的至少1个第一保护区域，其在半导体衬底中，在第一杂质区域与第二杂质区域之间，沿着第一杂质区域的靠第二杂质区域侧的边和第二杂质区域的靠第一杂质区域侧的边延伸；与半导体衬底相同导电型的至少1个第二保护区域，其在半导体衬底中，在第三杂质区域与第四杂质区域之间，沿着第三杂质区域的靠第四杂质区域侧的边和第四杂质区域的靠第三杂质区域侧的边延伸；以及与半导体衬底相同导电型的至少1个第三保护区域，其在半导体衬底中，在第二杂质区域与第四杂质区域之间，沿着第二杂质区域的靠第四杂质区域侧的边和第四杂质区域的靠第二杂质区域侧的边延伸。由此，在第一杂质区域与第二杂质区域之间、第三杂质区域与第四杂质区域之间以及第二杂质区域与第四杂质区域之间，能够防止耗尽层扩散而产生穿通(punchthrough)。
在该情况下，可以是，电机驱动电路具有多个第一保护区域、多个第二保护区域和多个第三保护区域，并且还具有与半导体衬底相同导电型的至少1个第四保护区域，该第四保护区域在半导体衬底中，在第一杂质区域与第三杂质区域之间，沿着第一杂质区域的靠第三杂质区域侧的边和第三杂质区域的靠第一杂质区域侧的边延伸，第四保护区域的数量比第一保护区域的数量少、比第二保护区域的数量少且比第三保护区域的数量少。由此，能够减少设置于在电路工作期间产生穿通的可能性较低的第一杂质区域与第三杂质区域之间的第四保护区域的数量，抑制了电路面积的增大。
或者，可以是，电机驱动电路还具有与半导体衬底相同导电型的第四保护区域，该第四保护区域在半导体衬底中，在第一杂质区域与第三杂质区域之间，沿着第一杂质区域的靠第三杂质区域侧的边和第三杂质区域的靠第一杂质区域侧的边延伸，第四保护区域的宽度比第一保护区域的宽度小、比第二保护区域的宽度小且比第三保护区域的宽度小。由此，能够减小设置于在电路工作期间产生穿通的可能性较低的第一杂质区域与第三杂质区域之间的第四保护区域的宽度，抑制了电路面积的增大。
根据以上内容，可以是，电机驱动电路还具有第二H桥电路，该第二H桥电路具有与第一H桥电路相同的结构，第一H桥电路的第一杂质区域～第四杂质区域与第二H桥电路的第一杂质区域～第四杂质区域之间的距离在第一H桥电路或者第二H桥电路中的第二杂质区域与第四杂质区域之间的距离以上。由此，能够将寄生双极晶体管的hFE抑制为容许值以下，防止由寄生晶体管导通而引起的构造损坏，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底形成，在该相同导电型的多个杂质区域中，配置或者构成有构成第一和第二H桥电路的多个晶体管。
或者，可以是，电机驱动电路还具有：第二H桥电路，其具有与第一H桥电路相同的结构；以及与半导体衬底相同导电型的多个第五保护区域，它们在半导体衬底中，在第一H桥电路与第二H桥电路之间延伸，第五保护区域的数量在第一保护区域的数量以上、在第二保护区域的数量以上且在第三保护区域的数量以上。由此，能够有效防止第一H桥电路与第二H桥电路之间的穿通。
或者，可以是，电机驱动电路还具有：第二H桥电路，其具有与第一H桥电路相同的结构；以及与半导体衬底相同导电型的第五保护区域，其在半导体衬底中，在第一H桥电路与第二H桥电路之间延伸，第五保护区域的宽度在第一保护区域的宽度以上、在第二保护区域的宽度以上且在第三保护区域的宽度以上。由此，能够有效防止第一H桥电路与第二H桥电路之间的穿通。
本发明的第三观点的半导体装置具有：上述任意一项的电机驱动电路；驱动控制电路，其包含晶体管，该晶体管在半导体衬底中配置于第五杂质区域、或者直接配置于半导体衬底并具有第五杂质区域；以及开关调节器控制电路，其包含晶体管，该晶体管在半导体衬底中配置于第六杂质区域、或者直接配置于半导体衬底并具有第六杂质区域，第五杂质区域与第一杂质区域～第四杂质区域之间的距离在第二杂质区域与第四杂质区域之间的距离以上，第六杂质区域与第一杂质区域～第四杂质区域之间的距离在第二杂质区域与第四杂质区域之间的距离以上。
根据本发明的第三观点，能够提供内置有电机驱动电路、以及即使电机驱动电路进行开关动作也不容易受到噪声的影响的驱动控制电路和开关调节器控制电路的半导体装置，该电机驱动电路防止寄生双极晶体管导通而引起的构造损坏，并且抑制了电路面积的增大，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底形成，在该相同导电型的多个杂质区域中，配置或者构成有构成H桥电路的多个晶体管。
本发明的第四观点的电子设备具有：上述任意的电机驱动电路；以及电机，其具有分别与第三节点和第四节点连接的2个端子。
根据本发明的第四观点，能够使用电机驱动电路来提供可靠性高且紧凑的电子设备，该电机驱动电路防止寄生双极晶体管导通而引起的构造损坏，并且抑制了电路面积的增大，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底形成，在该相同导电型的多个杂质区域中，配置或者构成有构成H桥电路的多个晶体管。
附图说明
图1是示出本发明第一实施方式的电子设备的一部分结构例的电路图。
图2是用于对图1所示的电机驱动电路的动作例进行说明的电路图。
图3是示出图1所示的电机驱动电路的具体例的剖视图。
图4是示出寄生晶体管的hFE的变化例的图。
图5是示出图1所示的电机驱动电路的布局例的俯视图。
图6是示出本发明第二实施方式的电子设备的一部分结构例的电路图。
图7是示出图6所示的半导体装置的布局的第一例的俯视图。
图8是示出图6所示的半导体装置的布局的第二例的俯视图。
图9是示出图6所示的半导体装置的布局的第三例的俯视图。
图10是示出图6所示的半导体装置的布局的第四例的俯视图。
图11是示出第三实施方式中的电机驱动电路的具体例的剖视图。
图12是示出第四实施方式中的电机驱动电路的具体例的剖视图。
图13是示出第五实施方式中的电机驱动电路的具体例的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。另外，对同一结构要素标注同一参照标号并省略重复的说明。
<第一实施方式>
图1是示出本发明第一实施方式的电子设备的一部分结构例的电路图。作为电子设备，具有电机的打印机、扫描仪以及投影仪等都符合，但以下，作为一例，对打印机进行说明。
如图1所示，该电子设备包含电机100、本发明第一实施方式的半导体装置(电机驱动器IC)200、SoC(System on a Chip：片上系统)300以及电阻R1。另外，可以省略或者变更图1所示的结构要素的一部分，或者，还可以在图1所示的结构要素中附加其他结构要素。
电机100是直流刷电机、直流无刷电机或者步进电机等。例如，电机100用于使打印机的搭载有打印头的滑架移动、或者输送利用从打印头排出的墨而被打印的打印介质(用纸等)。
半导体装置200包含驱动控制电路201以及在驱动控制电路201的控制下对电机100进行驱动的电机驱动电路202。另外，驱动控制电路201和电机驱动电路202的至少一部分结构要素可以由分立式部件构成。
例如，半导体装置200通过将在硅衬底上形成有电路的IC芯片收纳于封装中而构成。在该情况下，半导体装置200的第一节点N1～第六节点N6可以是IC芯片的焊盘(端子)、或者设置于封装的引脚(端子)。
电阻R1是用于测量在电机驱动电路202中流过的驱动电流的电阻，例如具有1Ω左右的小电阻值。在图1中，将电阻R1作为半导体装置200的外置部件而示出，但电阻R1也可以内置于半导体装置200。或者，在使用其他单元以测量驱动电流的情况下，可以省略电阻R1。
SoC 300包含处理器和存储器等，对电子设备的各部分进行控制。另外，SoC是将电子设备等所需的一系列功能(系统)集成到1个半导体芯片上的半导体装置。SoC300通过串行接口方式而与半导体装置200进行通信，由此，将对电机100进行驱动所需的控制数据DATA与时钟信号CLK一起供给到半导体装置200。
<电机驱动器的结构>
电机驱动电路202具有H桥电路，该H桥电路与如下节点连接：第一节点N1，其被供给第一电源电位VBB(例如，+42V)；第二节点N2，其被供给比第一电源电位VBB低的第二电源电位VSS(在图1中是接地电位0V)；以及第三节点N3和第四节点N4，它们分别与作为驱动对象的电机100的2个端子连接。
第二电源电位VSS也被供给到第五节点N5。如图1所示，在电阻R1连接于第五节点N5与第二节点N2之间的情况下，第二电源电位VSS经由电阻R1而被供给到第二节点N2。
H桥电路包含：第一P沟道MOS晶体管QP1，其连接于第一节点N1与第三节点N3之间；第一N沟道MOS晶体管QN1，其连接于第二节点N2与第三节点N3之间。此外，H桥电路包含：第二P沟道MOS晶体管QP2，其连接于第一节点N1与第四节点N4之间；以及第二N沟道MOS晶体管QN2，其连接于第二节点N2与第四节点N4之间。
在第一实施方式中，第一P沟道MOS晶体管QP1是EDMOS晶体管，第二P沟道MOS晶体管QP2是EDMOS晶体管，第一N沟道MOS晶体管QN1是LDMOS晶体管，第二N沟道MOS晶体管QN2是LDMOS晶体管。
高侧的晶体管QP1具有与第一节点N1连接的源极、与第三节点N3连接的漏极以及被供给驱动信号T11的栅极。低侧的晶体管QN1具有与第三节点N3连接的漏极、与第二节点N2连接的源极以及被供给驱动信号T12的栅极。
此外，高侧的晶体管QP2具有与第一节点N1连接的源极、与第四节点N4连接的漏极以及被供给驱动信号T21的栅极。低侧的晶体管QN2具有与第四节点N4连接的漏极、与第二节点N2连接的源极以及被供给驱动信号T22的栅极。
驱动控制电路201包含：高侧预驱动器11，其根据控制信号S11而生成驱动信号T11；低侧预驱动器12，其根据控制信号S12而生成驱动信号T12；高侧预驱动器21，其根据控制信号S21而生成驱动信号T21；以及低侧预驱动器22，其根据控制信号S22而生成驱动信号T22。
而且，驱动控制电路201包含比较器30和开关控制电路40。比较器30将在电机100中流过电流时在电阻R1的两端间产生的电压与设定的控制电压VC进行比较，生成表示比较结果的比较结果信号COMP。
开关控制电路40例如由包含RS型触发器等的逻辑电路构成。开关控制电路40根据从SoC 300供给的数据DATA和时钟信号CLK而进行动作，并根据从比较器30输出的比较结果信号COMP来进行脉宽调制(PWM)，由此，生成了脉宽被调制后的控制信号S11～S22。由此，对在电机100中流过的电流进行控制。
<电机驱动器的动作>
图2是用于对图1所示的电机驱动电路的动作例进行说明的电路图。电机100具有电感成分，因此，在图2中，用电感器的符号来表示。电机100具有分别与第三节点N3和第四节点N4连接的2个端子。
在图2的(A)所示的充电模式中，晶体管QP1和QN2被控制为导通状态(ON)，并且晶体管QN1和QP2被控制为截止状态(OFF)。由此，电流从第一节点N1经由晶体管QP1、电机100、晶体管QN2以及电阻R1流向第五节点N5，电机100旋转。
在充电模式中，在电机100中流过的电流逐渐增大，电阻R1的两端间电压也逐渐上升。为了对电机100的转速或者扭矩进行控制，使晶体管QP1和QN2间断地成为导通状态。当电阻R1的两端间电压大于控制电压VC时，比较器30的比较结果信号COMP被激活为高电平。由此，开关控制电路40进行从充电模式向高速衰减模式的转移。
在图2的(B)所示的高速衰减模式中，晶体管QP1和QN2被控制为截止状态，并且晶体管QN1和QP2被控制为导通状态。或者，在从晶体管QN1的源极朝向漏极存在正向的寄生二极管、从晶体管QP2的漏极朝向源极存在正向的寄生二极管的情况下，晶体管QN1和QP2可以被控制为截止状态。
在高速衰减模式中，通过电机100的反电动势，电流从第五节点N5经由电阻R1、晶体管QN1、电机100以及晶体管QP2流向第一节点N1。由此，进行电机100的速度调整，并且进行电力再生动作。此时，例如，第三节点N3的电位下降至-1V左右，第四节点N4的电位上升至+43V左右。这样，对与第三节点N3电连接的晶体管QP1和QN1的漏极施加了负电位。
通过电力再生动作，蓄积在电机100中的能量被释放，因此，在电机100中流过的电流逐渐减小。例如，当在电机100中流过的电流接近零、或者从高速衰减模式的开始经过了一定的期间时，开关控制电路40进行从高速衰减模式向低速衰减模式的转移。另外，开关控制电路40可以省略低速衰减模式而再次开始充电模式。
在图2的(C)所示的低速衰减模式中，晶体管QP1和QP2被控制为截止状态，并且晶体管QN1和QN2被控制为导通状态。或者，在从晶体管QN1的源极朝向漏极存在正向的寄生二极管的情况下，晶体管QN1可以被控制为截止状态。
在低速衰减模式中，通过电机100的反电动势，电流从第四节点N4经由晶体管QN2和QN1流向第三节点N3。由此，对电机100施加制动，并且蓄积在电机100中的能量被释放，因此，在电机100中流过的电流逐渐减小。
例如，当在电机100中流过的电流接近零、或者，从低速衰减模式的开始经过一定的期间时，开关控制电路40进行从低速衰减模式向充电模式的转移。以后，反复充电模式和衰减模式，进行使得在电机100中流过的电流的峰值为恒定的控制，由此，电机100的旋转速度或者扭矩被保持为大致恒定。
另一方面，将晶体管QN1和QP2控制为导通状态，并且将晶体管QP1和QN2控制为截止状态，由此，电流从第一节点N1经由晶体管QP2、电机100、晶体管QN1以及电阻R1流向第五节点N5，电机100反转。在使电机100反转的情况下，也进行与使电机100正转的情况同样的控制，由此，能够将电机100的旋转速度或者扭矩保持为大致恒定。
<电机驱动电路的具体例>
图3是示出图1所示的电机驱动电路的具体例的剖视图。在图3所示的具体例中，使用P型的半导体衬底(例如，包含硼等P型杂质的硅衬底)210。第一P沟道MOS晶体管QP1是EDMOS晶体管，在半导体衬底210中配置于N型的第一杂质区域211。此外，第一N沟道MOS晶体管QN1是LDMOS晶体管，在半导体衬底210中配置于N型的第二杂质区域212。
虽然在图3中未示出，但第二P沟道MOS晶体管QP2是EDMOS晶体管，在半导体衬底210中配置于N型的第三杂质区域。此外，第二N沟道MOS晶体管QN2是LDMOS晶体管，在半导体衬底210中配置于N型的第四杂质区域。以下，作为一例，对晶体管QP1和QN1的结构进行说明，但晶体管QP2和QN2也具有相同的结构。
在第一杂质区域211中配置有N型的接触区域221、构成晶体管QP1的源极的P型的杂质区域222、构成晶体管QP1的扩展漏极的P型的杂质区域223以及构成晶体管QP1的漏极的P型的杂质区域224。P型的杂质区域224具有比P型的杂质区域223高的杂质浓度。
在第二杂质区域212中配置有P型的体区域231以及构成晶体管QN1的漏极的N型的杂质区域232。在P型的体区域231中配置有P型的接触区域233以及构成晶体管QN1的源极的N型的杂质区域234。
在半导体衬底210中，在第一杂质区域211与第二杂质区域212之间，配置有具有比半导体衬底210高的杂质浓度的P型的杂质区域(P+)217，在P型的杂质区域217中配置有P型的接触区域218。P型的杂质区域217相当于保护区域，用于防止耗尽层在第一杂质区域211与第二杂质区域212之间扩散而产生穿通。
此外，在半导体衬底210上隔着栅绝缘膜而配置有晶体管QP1的栅电极241和晶体管QN1的栅电极242。而且，在配置有栅电极241和242等的半导体衬底210上隔着层间绝缘膜而配置有包含多个布线的布线层。层间绝缘膜和布线层可以根据需要而采用多层构造。
N型的接触区域221和P型的杂质区域222经由布线而与第一节点N1连接。P型的接触区域218经由布线而与第五节点N5连接。P型的接触区域233和N型的杂质区域234经由布线而与第二节点N2连接。P型的杂质区域224和N型的杂质区域232经由布线而与第三节点N3连接。
这里，如图3所示，以N型的第一杂质区域211为集电极、以P型的半导体衬底210为基极、以N型的第二杂质区域212为发射极而形成了寄生NPN双极晶体管。在第一杂质区域211中，从第一节点N1经由N型的接触区域221而被供给第一电源电位VBB(例如，+42V)，在半导体衬底210中，从第五节点N5经由P型的接触区域218和P型的杂质区域217而被供给第二电源电位VSS(例如，0V)。
在图2的(B)所示的高速衰减模式中，当再生电流从第五节点N5经由晶体管QN1和QP2等而流向第一节点N1时，对第三节点N3施加负电位(例如，-1V左右)。因此，从第三节点N3经由N型的杂质区域232向第二杂质区域212施加负电位。
由此，寄生晶体管导通，寄生电流Ip从第一杂质区域211经由半导体衬底210流向第二杂质区域212。在寄生晶体管的hFE(直流电流放大率)较大的情况下，有时会流过超过容许限度的较大的寄生电流Ip，而引起IC的构造损坏。
图4是示出寄生晶体管的hFE相对于图3所示的2个晶体管间的距离的变化例的图。在图4中，横轴表示图3所示的配置有晶体管QP1的第一杂质区域211与配置有晶体管QN1的第二杂质区域212之间的距离Dw，纵轴表示寄生晶体管的hFE。
如图4所示，第一杂质区域211与第二杂质区域212之间的距离Dw越小，则寄生晶体管的hFE越大。因此，通过使第一杂质区域211与第二杂质区域212之间的距离Dw为规定的距离以上，能够将寄生晶体管的hFE抑制为不产生IC的构造损坏的容许值以下。在图4所示的例子中，如果使第一杂质区域211与第二杂质区域212之间的距离Dw为大约40μm以上，则能够将寄生晶体管的hFE抑制为容许值以下。
<布局>
图5是示出图1所示的电机驱动电路的布局例的俯视图。在图5中示出了半导体衬底210中的H桥电路的布局区域210a。在布局区域210a内设置了配置有晶体管QP1的第一杂质区域211、配置有晶体管QN1的第二杂质区域212、配置有晶体管QP2的第三杂质区域213以及配置有晶体管QN2的第四杂质区域214。
向半导体衬底210供给第二电源电位VSS，向第一杂质区域211和第三杂质区域213供给第一电源电位VBB。由此，由N型的第一杂质区域211、P型的半导体衬底210以及N型的第三杂质区域213形成的寄生NPN双极晶体管导通的可能性较低。
因此，能够将第一杂质区域211与第三杂质区域213之间的距离A设定为比规定的距离小。距离A根据PN结的耐压等各种器件特性值来设定。另外，在本申请中，“距离”是指2个区域间的最短距离。
另一方面，在图2的(B)所示的高速衰减模式中，在对第二杂质区域212施加负电位的情况下，由N型的第一杂质区域211、P型的半导体衬底210以及N型的第二杂质区域212形成的寄生NPN双极晶体管可能导通。因此，需要将第一杂质区域211与第二杂质区域212之间的距离B1设为规定的距离以上。
同样地，在高速衰减模式中，在对第四杂质区域214施加负电位的情况下，由N型的第三杂质区域213、P型的半导体衬底210以及N型的第四杂质区域214形成的寄生NPN双极晶体管可能导通。因此，需要将第三杂质区域213与第四杂质区域214之间的距离B2设为规定的距离以上。
此外，在高速衰减模式中，在对第二杂质区域212施加负电位并且对第四杂质区域214施加正电位的情况下、以及对第二杂质区域212施加正电位并且对第四杂质区域214施加负电位的情况下，由N型的第二杂质区域212、P型的半导体衬底210以及N型的第四杂质区域214形成的寄生NPN双极晶体管可能导通。因此，需要将第二杂质区域212与第四杂质区域214之间的距离C设为规定的距离以上。
根据以上内容，导出了下式(1)～(3)。
A<B1···(1)
A<B2···(2)
A<C···(3)
即，在本实施方式中，第一杂质区域211与第三杂质区域213之间的距离A被设定为比第一杂质区域211与第二杂质区域212之间的距离B1小、比第三杂质区域213与第四杂质区域214之间的距离B2小且比第二杂质区域212与第四杂质区域214之间的距离C小。例如，距离A可以被设定为距离B1的1/2以下、距离B2的1/2以下且距离C的1/2以下。
由此，在电机驱动电路202中，能够将寄生NPN双极晶体管的hFE(直流电流放大率)抑制为容许值以下，防止寄生晶体管导通而引起的构造损坏，该寄生NPN双极晶体管由N型的多个杂质区域和P型的半导体衬底210形成，在N型的多个杂质区域中，配置有构成H桥电路的多个晶体管，并且减小在电路工作期间寄生晶体管导通的可能性较低的第一杂质区域211与第三杂质区域213之间的距离，由此，能够抑制电路面积的增大并降低成本。
此外，施加于第一杂质区域211与第二杂质区域212之间的最大电压、施加于第三杂质区域213与第四杂质区域214之间的最大电压以及施加于第二杂质区域212与第四杂质区域214之间的最大电压大致相等。因此，如下式(4)所表示的那样，第一杂质区域211与第二杂质区域212之间的距离B1、第三杂质区域213与第四杂质区域214之间的距离B2以及第二杂质区域212与第四杂质区域214之间的距离C可以被设定为彼此相等。
B1＝B2＝C···(4)
由此，能够使分别形成在第一杂质区域211与第二杂质区域212之间、第三杂质区域213与第四杂质区域214之间以及第二杂质区域212与第四杂质区域214之间的寄生晶体管的hFE大致相同，提高了布局效率。
具体而言，可以将距离A设定为20μm左右，将距离B1、距离B2以及距离C分别设定为60μm左右。另外，第一杂质区域211的图中左侧的边界与第二杂质区域212的图中左侧的边界无需位于一条直线上，此外，第三杂质区域213的图中右侧的边界与第四杂质区域214的图中右侧的边界无需位于一条直线上。
<第二实施方式>
图6是示出本发明第二实施方式的电子设备的一部分结构例的电路图。如图6所示，该电子设备包含至少1个电机100a或100b、本发明第二实施方式的半导体装置(电机驱动器IC)200、SoC 300、模拟电路IC 400以及电源电路500。另外，可以省略或者变更图6所示的结构要素的一部分，或者，可以在图6所示的结构要素中附加其他结构要素。
半导体装置200内置有对至少1个电机100a或100b进行驱动的至少1个电机驱动电路202a或者202b以及驱动控制电路203。在图6中，作为一例，示出了：对滑架电机100a进行驱动的电机驱动电路202a，滑架电机100a用于使打印机的搭载有打印头的滑架移动；以及对供纸电机100b进行驱动的电机驱动电路202b，供纸电机100b用于输送利用从打印头排出的墨而被打印的打印介质(用纸等)。
电机驱动电路202a和202b分别具有与图1所示的第一实施方式中的电机驱动电路202的H桥电路相同的第一H桥电路和第二H桥电路。可以在电机驱动电路202a和202b中分别外置有电阻R1(图1)。驱动控制电路203由逻辑电路和模拟电路构成，包含对电机驱动电路202a和202b进行控制的2个系统的驱动控制电路201(图1)，还可以包含对电子设备的其他部分进行控制的控制电路。
此外，半导体装置200内置有开关调节器控制电路204。开关调节器控制电路204由逻辑电路和模拟电路构成，外置有二极管D1、电感器L1、电容器C1以及电阻R2和R3等外围部件，构成了开关调节器。开关调节器将从电源电路500供给的电源电压(例如，42V)降压，生成供给到SoC 300和模拟电路IC 400等的电源电压(例如，3.3V)。
<布局1>
图7是示出图6所示的半导体装置的布局的第一例的俯视图。在图7中示出了半导体衬底210中的、配置有第一H桥电路(Ch1)的布局区域210a、配置有第二H桥电路(Ch2)的布局区域210b、配置有驱动控制电路203的布局区域210c以及配置有开关调节器控制电路204的布局区域210d。
在布局区域210a和210b中分别设置有N型的第一杂质区域211～第四杂质区域214。此外，在布局区域210c中设置有N型的第五杂质区域215，在布局区域210d中设置有N型的第六杂质区域216。另外，在图7中，布局区域210a与布局区域210b沿图中的左右排列，但布局区域210a与布局区域210b也可以沿图中的上下排列。此外，也可以将布局区域210c与布局区域210d相反地配置，还可以沿图中的上下排列。
在构成第一H桥电路(Ch1)的晶体管内，第一P沟道MOS晶体管在布局区域210a中配置于第一杂质区域211，第一N沟道MOS晶体管在布局区域210a中配置于第二杂质区域212。此外，第二P沟道MOS晶体管在布局区域210a中配置于第三杂质区域213，第二N沟道MOS晶体管在布局区域210a中配置于第四杂质区域214。
在构成第二H桥电路(Ch2)的晶体管内，第一P沟道MOS晶体管在布局区域210b中配置于第一杂质区域211，第一N沟道MOS晶体管在布局区域210b中配置于第二杂质区域212。此外，第二P沟道MOS晶体管在布局区域210b中配置于第三杂质区域213，第二N沟道MOS晶体管在布局区域210b中配置于第四杂质区域214。
第一H桥电路(Ch1)和第二H桥电路(Ch2)的布局条件与第一实施方式中的H桥电路的布局条件相同。在图7中，布局区域210a和210b中的第二杂质区域212与第四杂质区域214之间的距离由“C”表示。此外，第一H桥电路(Ch1)的第一杂质区域211～第四杂质区域214与第二H桥电路(Ch2)的第一杂质区域211～第四杂质区域214之间的距离(最短距离)由“D”表示。
电机驱动电路202a与电机驱动电路202b非同步地动作，因此，在图7所示的例子中，在布局区域210a中配置有第一H桥电路(Ch1)的第二N沟道MOS晶体管的第四杂质区域214的电位与在布局区域210b中配置有第二H桥电路(Ch2)的第一N沟道MOS晶体管的第二杂质区域212的电位存在何种关系是不确定的。
因此，在本实施方式中，第一H桥电路(Ch1)的第一杂质区域211～第四杂质区域214与第二H桥电路(Ch2)的第一杂质区域211～第四杂质区域214之间的距离D被设定为第一H桥电路(Ch1)或者第二H桥电路(Ch2)中的第二杂质区域212与第四杂质区域214之间的距离C以上。
由此，能够将寄生NPN双极晶体管的hFE抑制为容许值以下，防止由寄生晶体管导通而引起的构造损坏，该寄生NPN双极晶体管由N型的多个杂质区域和P型的半导体衬底210形成，在N型的多个杂质区域中，配置有构成第一H桥电路(Ch1)和第二H桥电路(Ch2)的多个晶体管。
此外，驱动控制电路203包含P沟道MOS晶体管，该P沟道MOS晶体管在半导体衬底210中配置于第五杂质区域215、或者直接配置于半导体衬底210并具有第五杂质区域215。在图7中，当在布局区域210c中，第五杂质区域215配置为最接近布局区域210a或者210b的情况下，第五杂质区域215与第一杂质区域211～第四杂质区域214之间的距离由“E”表示。
同样地，开关调节器控制电路204包含P沟道MOS晶体管(也可以是P沟道EDMOS晶体管)，该P沟道MOS晶体管在半导体衬底210中配置于第六杂质区域216、或者直接配置于半导体衬底210并具有第六杂质区域216。在图7中，当在布局区域210d中，第六杂质区域216配置为最接近布局区域210a或者210b的情况下，第六杂质区域216与第一杂质区域211～第四杂质区域214之间的距离由“F”表示。
在本实施方式中，第五杂质区域215与第一杂质区域211～第四杂质区域214之间的距离E在第二杂质区域212与第四杂质区域214之间的距离C以上，第六杂质区域216与第一杂质区域211～第四杂质区域214之间的距离F在第二杂质区域212与第四杂质区域214之间的距离C以上。
由此，即使构成第一H桥电路(Ch1)或者第二H桥电路(Ch2)的多个晶体管进行开关动作而产生了噪声，也能降低噪声对驱动控制电路203和开关调节器控制电路204的影响。
因此，能够提供内置有电机驱动电路202a或202b、以及即使电机驱动电路202a或202b进行开关动作也不容易受到噪声的影响的驱动控制电路203和开关调节器控制电路204的半导体装置200，该电机驱动电路202a或202b防止寄生双极晶体管导通而引起的构造损坏并且抑制了电路面积的增大，该寄生双极晶体管由N型的多个杂质区域和P型的半导体衬底210形成，在N型的多个杂质区域中，配置有构成第一H桥电路(Ch1)或第二H桥电路(Ch2)的多个晶体管。
<布局2>
图8是示出图6所示的半导体装置的布局的第二例的俯视图。在图8中示出了第一H桥电路(Ch1)的第一杂质区域211～第四杂质区域214、第二H桥电路(Ch2)的第一杂质区域211以及第二杂质区域212的一部分。
在第二例中，在相邻的2个杂质区域之间设置有与半导体衬底相同导电型的至少1个保护区域。例如，在使用P型的半导体衬底210的情况下，保护区域由具有比半导体衬底210高的杂质浓度的P型的杂质区域构成，并与被供给第二电源电位VSS的端子(焊盘)P1～P3电连接。关于其他方面，第二例可以与图7所示的第一例相同。
如图8所示，在第一杂质区域211～第四杂质区域214之间或者周围设置有用于配置其他电路元件的布局区域，因此，各个杂质区域的形状不限于长方形。在这样的情况下，例如，第一杂质区域211与第二杂质区域212之间的距离是指最接近的第一杂质区域211的边与第二杂质区域212的边之间的距离。
在半导体衬底210中，在第一杂质区域211与第二杂质区域212之间，设置有沿着第一杂质区域211的靠第二杂质区域212侧的边和第二杂质区域212的靠第一杂质区域211侧的边延伸的至少1个第一保护区域251。
此外，在第三杂质区域213与第四杂质区域214之间，设置有沿着第三杂质区域213的靠第四杂质区域214侧的边和第四杂质区域214的靠第三杂质区域213侧的边延伸的至少1个第二保护区域252。
而且，在第二杂质区域212与第四杂质区域214之间，设置有沿着第二杂质区域212的靠第四杂质区域214侧的边和第四杂质区域214的靠第二杂质区域212侧的边延伸的至少1个第三保护区域253。
利用以上布局，在第一杂质区域211与第二杂质区域212之间、第三杂质区域213与第四杂质区域214之间以及第二杂质区域212与第四杂质区域214之间，能够防止耗尽层扩散而产生穿通。
而且，在半导体衬底210中，可以在第一杂质区域211与第三杂质区域213之间，设置有沿着第一杂质区域211的靠第三杂质区域213侧的边和第三杂质区域213的靠第一杂质区域211侧的边延伸的至少1个第四保护区域254。
此外，可以是，当在半导体衬底210中设置有多个第一保护区域251、多个第二保护区域252以及多个第三保护区域253的情况下，第四保护区域254的数量比第一保护区域251的数量少、比第二保护区域252的数量少且比第三保护区域253的数量少。例如，在图8中，设置有1个第四保护区域254、2个第一保护区域251、2个第二保护区域252以及2个第三保护区域253。
由此，能够使设置于在电路工作期间产生穿通的可能性较低的第一杂质区域211与第三杂质区域213之间的第四保护区域254的数量比第一保护区域251～第三保护区域253各自的数量少，抑制了电路面积的增大。
或者，可以是，在半导体衬底210中设置有在第一H桥电路(Ch1)与第二H桥电路(Ch2)之间延伸的多个第五保护区域255。在该情况下，可以是，第五保护区域255的数量在第一保护区域251的数量以上、在第二保护区域252的数量以上且在第三保护区域253的数量以上。
例如，在图8中，设置有3个第五保护区域255、2个第一保护区域251、2个第二保护区域252以及2个第三保护区域253。由此，能够有效防止第一H桥电路(Ch1)与第二H桥电路(Ch2)之间的穿通。
而且，可以是，在图7所示的配置有第一H桥电路(Ch1)或第二H桥电路(Ch2)的布局区域210a或210b、与配置有驱动控制电路203的布局区域210c或配置有开关调节器控制电路204的布局区域210d之间，设置有第六保护区域256或第七保护区域257。
<布局3>
图9是示出图6所示的半导体装置的布局的第三例的俯视图。在第三例中，在半导体衬底210中设置有在第一H桥电路(Ch1)与第二H桥电路(Ch2)之间延伸的2个第五保护区域255。关于其他方面，第三例可以与图8所示的第二例相同。
根据第三例，能够使第一H桥电路(Ch1)和第二H桥电路(Ch2)中的第二杂质区域212与第四杂质区域214之间的距离C(参照图7)等于第一H桥电路(Ch1)的第一杂质区域211～第四杂质区域214与第二H桥电路(Ch2)的第一杂质区域211～第四杂质区域214之间的距离D(参照图7)。
<布局4>
图10是示出图6所示的半导体装置的布局的第四例的俯视图。在第四例中，保护区域的形状和数量与第二例不同。关于其他方面，第四例可以与图8所示的第二例相同。
如图10所示，在半导体衬底210中，设置有在第一杂质区域211与第二杂质区域212之间延伸的第一保护区域251，设置有在第三杂质区域213与第四杂质区域214之间延伸的第二保护区域252，设置有在第二杂质区域212与第四杂质区域214之间延伸的第三保护区域253。
而且，可以在半导体衬底210中设置有在第一杂质区域211与第三杂质区域213之间延伸的第四保护区域254。在该情况下，可以是，第四保护区域254的宽度比第一保护区域251的宽度小、比第二保护区域252的宽度小且比第三保护区域253的宽度小。
由此，能够使设置于在电路工作期间产生穿通的可能性较低的第一杂质区域211与第三杂质区域213之间的第四保护区域254的宽度比第一保护区域251～第三保护区域253各自的宽度小，抑制了电路面积的增大。
或者，可以是，在半导体衬底210中设置有在第一H桥电路(Ch1)与第二H桥电路(Ch2)之间延伸的第五保护区域255。在该情况下，可以是，第五保护区域255的宽度在第一保护区域251的宽度以上、在第二保护区域252的宽度以上且在第三保护区域253的宽度以上。由此，能够有效防止第一H桥电路(Ch1)与第二H桥电路(Ch2)之间的穿通。
第五保护区域255具有位于第一H桥电路(Ch1)的第三杂质区域213与第二H桥电路(Ch2)的第一杂质区域211之间的第一部分255a、以及位于第一H桥电路(Ch1)的第四杂质区域214与第二H桥电路(Ch2)的第二杂质区域212之间的第二部分255b。
在图10中，为了使布局容易，使第五保护区域的第一部分255a的宽度与第二部分255b的宽度相同。但是，第五保护区域的第一部分255a的宽度只要在第四保护区域254的宽度以上即可，也可以比第五保护区域的第二部分255b的宽度小。此外，也可以在第一H桥电路(Ch1)与第二H桥电路(Ch2)之间配置其他电路元件。
<第三实施方式>
图11是示出第三实施方式中的电机驱动电路的具体例的剖视图。在第三实施方式中，在图1所示的H桥电路中，作为晶体管QN1和QN2，使用EDMOS晶体管。关于其他方面，第三实施方式也可以与第一或第二实施方式相同。
如图11所示，第一P沟道MOS晶体管QP1是EDMOS晶体管，在半导体衬底210中配置于N型的第一杂质区域211。此外，第一N沟道MOS晶体管QN1是EDMOS晶体管，在半导体衬底210中具有N型的第二杂质区域235。
虽然在图11中未示出，但第二P沟道MOS晶体管QP2是EDMOS晶体管，在半导体衬底210中配置于N型的第三杂质区域。此外，第二N沟道MOS晶体管QN2是EDMOS晶体管，在半导体衬底210中具有N型的第四杂质区域。以下，作为一例，对晶体管QP1和QN1的结构进行说明，但晶体管QP2和QN2也具有相同的结构。
在半导体衬底210中，配置有构成晶体管QN1的扩展漏极的第二杂质区域235、构成晶体管QN1的漏极的N型的杂质区域236、构成晶体管QN1的源极的N型的杂质区域237以及P型的接触区域238。N型的杂质区域236具有比第二杂质区域235高的杂质浓度。
在半导体衬底210中，在第一杂质区域211与第二杂质区域235之间配置有具有比半导体衬底210高的杂质浓度的P型的杂质区域(P+)217，在P型的杂质区域217中配置有P型的接触区域218。P型的杂质区域217相当于保护区域，用于防止耗尽层在第一杂质区域211与第二杂质区域235之间扩散而产生穿通。
此外，在半导体衬底210上隔着栅绝缘膜而配置有晶体管QP1的栅电极241和晶体管QN1的栅电极243。而且，在配置有栅电极241和243等的半导体衬底210上隔着层间绝缘膜而配置有包含多个布线的布线层。层间绝缘膜和布线层可以根据需要而采用多层构造。
N型的接触区域221和P型的杂质区域222经由布线而与第一节点N1连接。P型的接触区域218经由布线而与第五节点N5连接。N型的杂质区域237和P型的接触区域238经由布线而与第二节点N2连接。P型的杂质区域224和N型的杂质区域236经由布线而与第三节点N3连接。另外，P型的接触区域238与P型的杂质区域217之间的半导体衬底210的电阻值相比电阻R1的电阻值足够大，因此，在P型的接触区域238与P型的杂质区域217之间几乎不流过电流。
这里，如图11所示，以N型的第一杂质区域211为集电极、以P型的半导体衬底210为基极、以N型的第二杂质区域235为发射极而形成了寄生NPN双极晶体管。在第一杂质区域211中，从第一节点N1经由N型的接触区域221而被供给第一电源电位VBB(例如，+42V)，在半导体衬底210中，从第五节点N5经由P型的接触区域218和P型的杂质区域217而被供给第二电源电位VSS(例如，0V)。
在图2的(B)所示的高速衰减模式中，当再生电流从第五节点N5经由晶体管QN1和QP2等而流向第一节点N1时，对第三节点N3施加负电位(例如，-1V左右)。因此，从第三节点N3经由N型的杂质区域236向第二杂质区域235施加负电位。
由此，寄生晶体管导通，寄生电流Ip从第一杂质区域211经由半导体衬底210流向第二杂质区域235。在寄生晶体管的hFE(直流电流放大率)较大的情况下，有时会流过超过容许限度的较大的寄生电流Ip，而引起IC的构造损坏。
第一杂质区域211与第二杂质区域235之间的距离Dw越小，则寄生晶体管的hFE越大。因此，通过使第一杂质区域211与第二杂质区域235之间的距离Dw为规定的距离以上，能够将寄生晶体管的hFE抑制为不产生IC的构造损坏的容许值以下。
或者，在第三实施方式中，作为晶体管QN1和QN2，可以使用普通的MOS晶体管。在该情况下，代替图11所示的晶体管QN1的扩展漏极而设置有N型的偏移区域，N型的偏移区域相当于第二杂质区域。此外，代替晶体管QN2的扩展漏极而设置有N型的偏移区域，N型的偏移区域相当于第四杂质区域。
<第四实施方式>
图12是示出第四实施方式中的电机驱动电路的具体例的剖视图。在第四实施方式中，在图1所示的H桥电路中，作为晶体管QP1和QP2，使用普通的MOS晶体管。关于其他方面，第四实施方式可以与第一～第三实施方式中的任意一个相同。
如图12所示，第一P沟道MOS晶体管QP1是普通的MOS晶体管，在半导体衬底210中配置于N型的第一杂质区域211。此外，第一N沟道MOS晶体管QN1是LDMOS晶体管，在半导体衬底210中配置于N型的第二杂质区域212。
虽然在图12中未示出，但第二P沟道MOS晶体管QP2是普通的MOS晶体管，在半导体衬底210中配置于N型的第三杂质区域。此外，第二N沟道MOS晶体管QN2是LDMOS晶体管，在半导体衬底210中配置于N型的第四杂质区域。以下，作为一例，对晶体管QP1和QN1的结构进行说明，但晶体管QP2和QN2也具有相同的结构。
在第一杂质区域211中，配置有N型的接触区域221、构成晶体管QP1的源极的P型的杂质区域222、P型的偏移区域225以及P型的杂质区域226。P型的杂质区域226具有比P型的偏移区域225高的杂质浓度，与P型的偏移区域225一起构成了晶体管QP1的漏极。
在半导体衬底210中，在第一杂质区域211与第二杂质区域212之间配置有具有比半导体衬底210高的杂质浓度的P型的杂质区域(P+)217，在P型的杂质区域217中配置有P型的接触区域218。P型的杂质区域217相当于保护区域，用于防止耗尽层在第一杂质区域211与第二杂质区域212之间扩散而产生穿通。
此外，在半导体衬底210上隔着栅绝缘膜而配置有晶体管QP1的栅电极244和晶体管QN1的栅电极242。而且，在配置有栅电极244和242等的半导体衬底210上隔着层间绝缘膜而配置有包含多个布线的布线层。层间绝缘膜和布线层可以根据需要而采用多层构造。
N型的接触区域221和P型的杂质区域222经由布线而与第一节点N1连接。P型的接触区域218经由布线而与第五节点N5连接。P型的接触区域233和N型的杂质区域234经由布线而与第二节点N2连接。P型的杂质区域226和N型的杂质区域232经由布线而与第三节点N3连接。
这里，如图12所示，以N型的第一杂质区域211为集电极、以P型的半导体衬底210为基极、以N型的第二杂质区域212为发射极而形成了寄生NPN双极晶体管。在第一杂质区域211中，从第一节点N1经由N型的接触区域221而被供给第一电源电位VBB(例如，+42V)，在半导体衬底210中，从第五节点N5经由P型的接触区域218和P型的杂质区域217而被供给第二电源电位VSS(例如，0V)。
在图2的(B)所示的高速衰减模式中，当再生电流从第五节点N5经由晶体管QN1和QP2等而流向第一节点N1时，对第三节点N3施加负电位(例如，-1V左右)。因此，从第三节点N3经由N型的杂质区域232向第二杂质区域212施加负电位。
由此，寄生晶体管导通，寄生电流Ip从第一杂质区域211经由半导体衬底210流向第二杂质区域212。在寄生晶体管的hFE(直流电流放大率)较大的情况下，有时会流过超过容许限度的较大的寄生电流Ip，而引起IC的构造损坏。
第一杂质区域211与第二杂质区域212之间的距离Dw越小，则寄生晶体管的hFE越大。因此，通过使第一杂质区域211与第二杂质区域212之间的距离Dw为规定的距离以上，能够将寄生晶体管的hFE抑制为不产生IC的构造损坏的容许值以下。
<第五实施方式>
图13是示出第五实施方式中的电机驱动电路的具体例的剖视图。在第五实施方式中，代替图3所示的P型的半导体衬底210而使用N型的半导体衬底(例如，包含磷或砷等N型杂质的硅衬底)260。伴随于此，半导体衬底内的P型的区域与N型的区域变得相反，P沟道晶体管与N沟道晶体管变得相反，与此对应地，电路间的连接关系发生变更。关于其他方面，第五实施方式可以与第一～第四实施方式中的任意一个相同。
第五实施方式中的电机驱动电路具有H桥电路，该H桥电路与如下节点连接：第一节点N1，其被供给第一电源电位VBB(例如，0V)；第二节点N2，其被供给比第一电源电位VBB低的第二电源电位VSS(例如，-42V)；第三节点N3和第四节点N4(参照图1)，它们分别与作为驱动对象的电机100的2个端子连接。
第一电源电位VBB也被供给到第七节点N7。如图13所示，在电阻R1连接于第七节点N7与第一节点N1之间的情况下，第一电源电位VBB经由电阻R1而被供给到第一节点N1。
第五实施方式中的H桥电路是通过在图1所示的H桥电路中，将P沟道EDMOS晶体管置换为P沟道LDMOS晶体管、并将N沟道LDMOS晶体管置换为N沟道EDMOS晶体管而得的。
因此，第一N沟道MOS晶体管QN1是EDMOS晶体管，在半导体衬底260中配置于P型的第一杂质区域261。此外，第一P沟道MOS晶体管QP1是LDMOS晶体管，在半导体衬底260中配置于P型的第二杂质区域262。
虽然在图13中未示出，但第二N沟道MOS晶体管QN2是EDMOS晶体管，在半导体衬底260中配置于P型的第三杂质区域。此外，第二P沟道MOS晶体管QP2是LDMOS晶体管，在半导体衬底260中配置于P型的第四杂质区域。以下，作为一例，对晶体管QN1和QP1的结构进行说明，但晶体管QN2和QP2也具有相同的结构。
在第一杂质区域261中配置有P型的接触区域271、构成晶体管QN1的源极的N型的杂质区域272、构成晶体管QN1的扩展漏极的N型的杂质区域273以及构成晶体管QN1的漏极的N型的杂质区域274。N型的杂质区域274具有比N型的杂质区域273高的杂质浓度。
在第二杂质区域262中配置有N型的体区域281以及构成晶体管QP1的漏极的P型的杂质区域282。在N型的体区域281中配置有N型的接触区域283以及构成晶体管QP1的源极的P型的杂质区域284。
在半导体衬底260中，在第一杂质区域261与第二杂质区域262之间，配置有具有比半导体衬底260高的杂质浓度的N型的杂质区域(N+)265，在N型的杂质区域265中配置有N型的接触区域266。N型的杂质区域265相当于保护区域，用于防止耗尽层在第一杂质区域261与第二杂质区域262之间扩散而产生穿通。
此外，在半导体衬底260上隔着栅绝缘膜而配置有晶体管QN1的栅电极291和晶体管QP1的栅电极292。而且，在配置有栅电极291和292的半导体衬底260上隔着层间绝缘膜而配置有包含多个布线的布线层。
N型的接触区域283和P型的杂质区域284经由布线而与第一节点N1连接。N型的接触区域266经由布线而与第七节点N7连接。P型的接触区域271和N型的杂质区域272经由布线而与第二节点N2连接。P型的杂质区域282和N型的杂质区域274经由布线而与第三节点N3连接。
这里，如图13所示，以P型的第二杂质区域262为发射极、以N型的半导体衬底260为基极、以P型的第一杂质区域261为集电极而形成了寄生PNP双极晶体管。在第一杂质区域261中，从第二节点N2经由P型的接触区域271而被供给第二电源电位VSS(例如，-42V)，在半导体衬底260中，从第七节点N7经由N型的接触区域266和N型的杂质区域265而被供给第一电源电位VBB(例如，0V)。
在高速衰减模式中，当再生电流从第二节点N2经由晶体管QN2和QP1等而流向第七节点N7时，对第三节点N3施加正电位(例如，+1V左右)。因此，从第三节点N3经由P型的杂质区域282向第二杂质区域262供给正电位。
由此，寄生晶体管导通，寄生电流Ip从第二杂质区域262经由半导体衬底260流向第一杂质区域261。在寄生晶体管的hFE(直流电流放大率)较大的情况下，有时会流过超过容许限度的较大的寄生电流Ip，而引起IC的构造损坏。
因此，通过在图4～图12及其说明中，使半导体衬底内的P型的区域与N型的区域相反，第一～第四实施方式也适用于第五实施方式。即，代替图5和图7～图10所示的N型的第一杂质区域211～第六杂质区域216而设置有P型的第一杂质区域～第六杂质区域。
例如，第一杂质区域与第三杂质区域之间的距离A被设定为比第一杂质区域与第二杂质区域之间的距离B1小、比第三杂质区域与第四杂质区域之间的距离B2小且比第二杂质区域与第四杂质区域之间的距离C小。
由此，在电机驱动电路中，能够将寄生PNP双极晶体管的hFE抑制为容许值以下，防止寄生晶体管导通而引起的构造损坏，该寄生PNP双极晶体管由P型的多个杂质区域和N型的半导体衬底260形成，在该P型的多个杂质区域中，配置有构成H桥电路的多个晶体管，并且减小在电路工作期间寄生晶体管导通的可能性较低的第一杂质区域与第三杂质区域之间的距离，由此，能够抑制电路面积的增大并降低成本。
此外，在使用N型的半导体衬底260的情况下，保护区域由具有比半导体衬底260高的杂质浓度的N型的杂质区域构成，并与被供给第一电源电位VBB的端子(焊盘)电连接。因此，代替图8～图10所示的P型的第一保护区域251～第七保护区域257而设置有N型的第一保护区域～第七保护区域。
而且，根据本发明的第一～第五实施方式，能够使用电机驱动电路用来提供可靠性高且紧凑的电子设备，该电机驱动电路防止寄生双极晶体管导通而引起的构造损坏，并且抑制了电路面积的增大，该寄生双极晶体管由相同导电型的多个杂质区域和与其相反的导电型的半导体衬底形成，在相同导电型的多个杂质区域中，配置或构成有构成H桥电路的多个晶体管。
本发明不限于以上说明的实施方式，对于本领域技术人员而言，能够在本发明的技术思想内进行多种变形。例如，也能够将从以上说明的实施方式内选择的多个实施方式组合而实施。

Claims (12)

1.一种电机驱动电路，其具有第一H桥电路，该第一H桥电路与如下节点连接：第一节点，其被供给第一电源电位；第二节点，其被供给比所述第一电源电位低的第二电源电位；以及第三节点和第四节点，它们分别与作为驱动对象的电机的2个端子连接，在所述电机驱动电路中，所述第一H桥电路包含：
第一P沟道MOS晶体管，其在P型的半导体衬底中配置于N型的第一杂质区域，连接于所述第一节点与所述第三节点之间；
第一N沟道MOS晶体管，其在所述半导体衬底中配置于N型的第二杂质区域、或者直接配置于所述半导体衬底并具有N型的第二杂质区域，该第一N沟道MOS晶体管连接于所述第二节点与所述第三节点之间；
第二P沟道MOS晶体管，其在所述半导体衬底中配置于N型的第三杂质区域，连接于所述第一节点与所述第四节点之间；以及
第二N沟道MOS晶体管，其在所述半导体衬底中配置于N型的第四杂质区域、或者直接配置于所述半导体衬底并具有N型的第四杂质区域，该第二N沟道MOS晶体管连接于所述第二节点与所述第四节点之间，
所述第一杂质区域与所述第三杂质区域之间的距离小于所述第一杂质区域与所述第二杂质区域之间的距离、小于所述第三杂质区域与所述第四杂质区域之间的距离且小于所述第二杂质区域与所述第四杂质区域之间的距离。
2.根据权利要求1所述的电机驱动电路，其中，
所述第一P沟道MOS晶体管是EDMOS晶体管，
所述第二P沟道MOS晶体管是EDMOS晶体管，
所述第一N沟道MOS晶体管是LDMOS晶体管，
所述第二N沟道MOS晶体管是LDMOS晶体管。
3.一种电机驱动电路，其具有第一H桥电路，该第一H桥电路与如下节点连接：第一节点，其被供给第一电源电位；第二节点，其被供给比所述第一电源电位低的第二电源电位；以及第三节点和第四节点，它们分别与作为驱动对象的电机的2个端子连接，在所述电机驱动电路中，所述第一H桥电路包含：
第一N沟道EDMOS晶体管，其在N型的半导体衬底中配置于P型的第一杂质区域，连接于所述第二节点与所述第三节点之间；
第一P沟道LDMOS晶体管，其在所述半导体衬底中配置于P型的第二杂质区域，连接于所述第一节点与所述第三节点之间；
第二N沟道EDMOS晶体管，其在所述半导体衬底中配置于P型的第三杂质区域，连接于所述第二节点与所述第四节点之间；以及
第二P沟道LDMOS晶体管，其在所述半导体衬底中配置于P型的第四杂质区域，连接于所述第一节点与所述第四节点之间，
所述第一杂质区域与所述第三杂质区域之间的距离小于所述第一杂质区域与所述第二杂质区域之间的距离、小于所述第三杂质区域与所述第四杂质区域之间的距离且小于所述第二杂质区域与所述第四杂质区域之间的距离。
4.根据权利要求1～3中的任意一项所述的电机驱动电路，其中，
所述第一杂质区域与所述第二杂质区域之间的距离、所述第三杂质区域与所述第四杂质区域之间的距离以及所述第二杂质区域与所述第四杂质区域之间的距离彼此相等。
5.根据权利要求1～4中的任意一项所述的电机驱动电路，其中，
该电机驱动电路还具有：
与所述半导体衬底相同导电型的至少1个第一保护区域，其在所述半导体衬底中，在所述第一杂质区域与所述第二杂质区域之间，沿着所述第一杂质区域的靠所述第二杂质区域侧的边和所述第二杂质区域的靠所述第一杂质区域侧的边延伸；
与所述半导体衬底相同导电型的至少1个第二保护区域，其在所述半导体衬底中，在所述第三杂质区域与所述第四杂质区域之间，沿着所述第三杂质区域的靠所述第四杂质区域侧的边和所述第四杂质区域的靠所述第三杂质区域侧的边延伸；以及
与所述半导体衬底相同导电型的至少1个第三保护区域，其在所述半导体衬底中，在所述第二杂质区域与所述第四杂质区域之间，沿着所述第二杂质区域的靠所述第四杂质区域侧的边和所述第四杂质区域的靠所述第二杂质区域侧的边延伸。
6.根据权利要求5所述的电机驱动电路，其中，
该电机驱动电路具有多个所述第一保护区域、多个所述第二保护区域和多个所述第三保护区域，并且还具有与所述半导体衬底相同导电型的至少1个第四保护区域，该第四保护区域在所述半导体衬底中，在所述第一杂质区域与所述第三杂质区域之间，沿着所述第一杂质区域的靠所述第三杂质区域侧的边和所述第三杂质区域的靠所述第一杂质区域侧的边延伸，所述第四保护区域的数量比所述第一保护区域的数量少、比所述第二保护区域的数量少且比所述第三保护区域的数量少。
7.根据权利要求5所述的电机驱动电路，其中，
该电机驱动电路还具有与所述半导体衬底相同导电型的第四保护区域，该第四保护区域在所述半导体衬底中，在所述第一杂质区域与所述第三杂质区域之间，沿着所述第一杂质区域的靠所述第三杂质区域侧的边和所述第三杂质区域的靠所述第一杂质区域侧的边延伸，所述第四保护区域的宽度比所述第一保护区域的宽度小、比所述第二保护区域的宽度小且比所述第三保护区域的宽度小。
8.根据权利要求1～7中的任意一项所述的电机驱动电路，其中，
该电机驱动电路还具有第二H桥电路，该第二H桥电路具有与所述第一H桥电路相同的结构，所述第一H桥电路的所述第一杂质区域～所述第四杂质区域与所述第二H桥电路的所述第一杂质区域～所述第四杂质区域之间的距离在所述第一H桥电路或者所述第二H桥电路中的所述第二杂质区域与所述第四杂质区域之间的距离以上。
9.根据权利要求5或6所述的电机驱动电路，其中，
该电机驱动电路还具有：
第二H桥电路，其具有与所述第一H桥电路相同的结构；以及
与所述半导体衬底相同导电型的多个第五保护区域，它们在所述半导体衬底中，在所述第一H桥电路与所述第二H桥电路之间延伸，
所述第五保护区域的数量在所述第一保护区域的数量以上、在所述第二保护区域的数量以上且在所述第三保护区域的数量以上。
10.根据权利要求5或7所述的电机驱动电路，其中，
该电机驱动电路还具有：
第二H桥电路，其具有与所述第一H桥电路相同的结构；以及
与所述半导体衬底相同导电型的第五保护区域，其在所述半导体衬底中，在所述第一H桥电路与所述第二H桥电路之间延伸，
所述第五保护区域的宽度在所述第一保护区域的宽度以上、在所述第二保护区域的宽度以上且在所述第三保护区域的宽度以上。
11.一种半导体装置，其具有：
权利要求1～10中的任意一项所述的电机驱动电路；
驱动控制电路，其包含晶体管，该晶体管在所述半导体衬底中配置于第五杂质区域、或者直接配置于所述半导体衬底并具有第五杂质区域；以及
开关调节器控制电路，其包含晶体管，该晶体管在所述半导体衬底中配置于第六杂质区域、或者直接配置于所述半导体衬底并具有第六杂质区域，
在所述半导体装置中，
所述第五杂质区域与所述第一杂质区域～所述第四杂质区域之间的距离在所述第二杂质区域与所述第四杂质区域之间的距离以上，所述第六杂质区域与所述第一杂质区域～所述第四杂质区域之间的距离在所述第二杂质区域与所述第四杂质区域之间的距离以上。
12.一种电子设备，其具有：
权利要求1～10中的任意一项所述的电机驱动电路；以及
所述电机，其具有分别与所述第三节点和所述第四节点连接的所述2个端子。
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