TWI506945B - 電路裝置及電子機器 - Google Patents

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TWI506945B TW102148510A TW102148510A TWI506945B TW I506945 B TWI506945 B TW I506945B TW 102148510 A TW102148510 A TW 102148510A TW 102148510 A TW102148510 A TW 102148510A TW I506945 B TWI506945 B TW I506945B
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Description

電路裝置及電子機器
本發明係關於一種電路裝置及電子機器等。
作為驅動直流馬達之馬達驅動器，已知有藉由控制斬波電流而控制馬達之轉數之方法。該方法中，藉由感測電阻對流過H橋式電路之電流進行電流/電壓轉換，並將該電壓與基準電壓進行比較，藉此檢測斬波電流。而且，將其檢測結果反饋至控制電路，而對橋式電路之驅動信號進行PWM(Pulse Width Modulation，脈寬調變)控制，藉此使馬達以固定之速度旋轉。作為此種馬達驅動器之先前技術，已知有專利文獻1、2所揭示之技術。
該馬達驅動器之H橋式電路包含驅動用之第1~第4電晶體(開關元件)，第1、第4電晶體與第2、第3電晶體係相對於馬達電性地對角連接。而且，於充電期間，第1、第4電晶體變為接通。藉此，馬達之正極側(+)端子被設定為高電位之電壓，負極側(-)端子被設定為低電位之電壓。另一方面，於放電期間，第2、第3電晶體變為接通。藉此，馬達之正極側端子被設定為低電位之電壓，負極側端子被設定為高電位之電壓。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2003-189683號公報
[專利文獻2]日本專利特開2008-042975號公報
如此，於自充電期間切換為放電期間之情形時，在馬達之端子之節點產生急遽之電壓變動。於該情形時，在驅動用之電晶體存在閘極電容(閘極-汲極間電容)。因此，可判明若於馬達之端子之節點產生急遽之電壓變動，則該電壓變動經由閘極電容而傳遞至驅動用之電晶體之閘極節點，產生所謂之自接通，從而產生貫通電流流動等異常狀態。
根據本發明之若干態樣，可提供一種能抑制由橋式電路之電晶體之自接通等所導致之異常狀態之產生之電路裝置及電子機器等。
本發明之一態樣係關於一種電路裝置，其包括：H橋型或半橋型橋式電路，其包含設置於高電位側電源之節點與第1節點之間之P型第1電晶體、及設置於上述第1節點與低電位側電源之節點之間之N型第2電晶體；預驅動器電路，其分別對上述第1電晶體之第1閘極節點、上述第2電晶體之第2閘極節點輸出第1驅動信號、第2驅動信號；第1開關電路，其設置於上述高電位側電源之節點與上述第1電晶體之上述第1閘極節點之間；及控制電路，其進行上述第1開關電路之接通、斷開控制；上述控制電路於上述預驅動器電路對上述第1電晶體之上述第1閘極節點輸出低位準之上述第1驅動信號之期間，使上述第1開關電路斷開，於上述預驅動器電路使上述第1驅動信號自低位準變化為高位準之情形時，使上述第1開關電路自斷開變為接通。
於本發明之一態樣中，於高電位側電源之節點與第1電晶體之第1閘極節點之間設置有第1開關電路。而且，於對P型第1電晶體之第1閘極節點輸出低位準之第1驅動信號之期間，第1開關電路成為斷開。 藉此，可抑制經由第1開關電路而流動無用之消耗電流之情況。而且，若第1驅動信號自低位準變化為高位準，則第1開關電路自斷開變為接通。如此，例如，即便於作為第1電晶體之汲極節點之第1節點存在較大之電壓變動之情形時，由於藉由第1開關電路而將第1閘極節點設定為高電位側電源之電壓位準，故而亦可抑制第1電晶體自接通之異常情況之產生。
又，於本發明之一態樣中，上述控制電路亦可於自上述預驅動器電路使上述第1驅動信號自低位準變化為高位準之時序經過所給期間之時序，使上述第1開關電路自斷開變為接通。
又，於本發明之一態樣中，上述控制電路亦可於較上述預驅動器電路使上述第1驅動信號自高位準變化為低位準之時序僅提前所給期間之時序，使上述第1開關電路自接通變為斷開。
如此一來，可抑制構成預驅動器電路之電晶體之接通期間與第1開關電路之接通期間重疊而流動貫通電流之情況等。
又，於本發明之一態樣中，亦可為進而包括位準偏移器，上述預驅動器電路包含對上述第1電晶體之上述第1閘極節點輸出上述第1驅動信號之第1預驅動器，於將上述高電位側電源之電壓設為VBB，將上述低電位側電源之電壓設為VSS，將上述高電位側電源與上述低電位側電源之間之第2低電位側電源之電壓設為VSS2(VBB>VSS2>VSS)之情形時，上述第1預驅動器將VBB~VSS2之振幅範圍之上述第1驅動信號輸出至上述第1電晶體之上述第1閘極節點，上述位準偏移器將接通、斷開上述第1開關電路之控制信號之振幅範圍位準偏移為VBB~VSS2之振幅範圍。
如此，只要藉由位準偏移器將第1開關電路之接通、斷開之控制信號之振幅範圍位準偏移為VBB~VSS2之振幅範圍，則即便於構成第1開關電路之電晶體為例如低耐壓電晶體之情形時，亦可抑制產生 電晶體破壞等。
又，於本發明之一態樣中，亦可為上述第1電晶體及上述第2電晶體為高耐壓電晶體，且構成上述預驅動器電路及上述第1開關電路之電晶體為低耐壓電晶體。
若如此般將高耐壓電晶體限定為第1、第2電晶體，而由低耐壓電晶體構成其他電路，則可謀求電路裝置之小規模化等。
又，於本發明之一態樣中，上述第1電晶體及上述第2電晶體亦可為DMOS(Double-diffusion Metal Oxide Semiconductor，雙擴散金屬氧化物半導體)構造之電晶體。
若使用此種DMOS構造，則可使第1、第2電晶體之耐壓為更高之耐壓。
又，於本發明之一態樣中，亦可包括設置於上述低電位側電源之節點與上述第2電晶體之上述第2閘極節點之間之第2開關電路，上述控制電路於上述預驅動器電路對上述第2電晶體之上述第2閘極節點輸出高位準之上述第2驅動信號之期間，使上述第2開關電路斷開，於上述預驅動器電路使上述第2驅動信號自高位準變化為低位準之情形時，使上述第2開關電路自斷開變為接通。
如此，於對第2電晶體之第2閘極節點輸出高位準之第2驅動信號之期間，若使第1開關電路斷開，則可抑制經由第2開關電路而流動多餘之消耗電流之情況。而且，於第2驅動信號自高位準變化為低位準之情形時，若使第2開關電路接通，則可抑制第2電晶體自接通之異常情況之產生。
又，於本發明之一態樣中，上述控制電路亦可於自上述預驅動器電路使上述第2驅動信號自高位準變化為低位準之時序經過所給期間之時序，使上述第2開關電路自斷開變為接通。
又，於本發明之一態樣中，上述控制電路亦可於較上述預驅動 器電路使上述第2驅動信號自低位準變化為高位準之時序僅提前所給期間之時序，使上述第2開關電路自接通變為斷開。
如此一來，可抑制構成預驅動器電路之電晶體之接通期間與第2開關電路之接通期間重疊而流動貫通電流之情況等。
又，於本發明之一態樣中，亦可包括檢測上述第1電晶體之上述第1閘極節點之電壓位準之變化之檢測電路，上述控制電路係基於上述檢測電路之檢測結果而產生接通、斷開上述第1開關電路之控制信號。
如此一來，可檢測第1電晶體之第1閘極節點之電壓位準之變化，並基於其檢測結果而控制第1開關電路之接通、斷開，因此可更確實地抑制第1電晶體之自接通之情況。
又，於本發明之一態樣中，亦可為上述橋式電路係進而包含設置於上述高電位側電源之節點與第2節點之間之P型第3電晶體、及設置於上述第2節點與上述低電位側電源之節點之間之N型第4電晶體之H橋型橋式電路，且進而包含：第3開關電路，其設置於上述高電位側電源之節點與上述第3電晶體之第3閘極節點之間；及第4開關電路，其設置於上述低電位側電源之節點與上述第4電晶體之第4閘極節點之間；上述控制電路於上述預驅動器電路對上述第3電晶體之上述第3閘極節點輸出低位準之上述第3驅動信號之期間，使上述第3開關電路斷開，於上述預驅動器電路使上述第3驅動信號自低位準變化為高位準之情形時，使上述第3開關電路自斷開變為接通，於上述預驅動器電路對上述第4電晶體之上述第4閘極節點輸出高位準之上述第4驅動信號之期間，使上述第4開關電路斷開，於上述預驅動器電路使上述第4驅動信號自高位準變化為低位準之情形時，使上述第4開關電路自斷開變為接通。
如此一來，即便於在第2節點存在急遽之電壓變動之情形時，藉 由接通第3、第4開關電路，亦可抑制第3、第4電晶體自接通之異常情況之產生。
又，本發明之另一態樣係關於一種包括上述任一項記載之電路裝置之電子機器。
10‧‧‧橋式電路
20‧‧‧預驅動器電路
30‧‧‧控制電路
50‧‧‧位準偏移器
52‧‧‧位準偏移器
60‧‧‧檢測電路
100‧‧‧馬達
110‧‧‧延遲電路
120‧‧‧計數器
130‧‧‧延遲電路
200‧‧‧電路裝置
280‧‧‧馬達
300‧‧‧處理部
310‧‧‧記憶部
320‧‧‧操作部
330‧‧‧輸入輸出部
340‧‧‧匯流排
410‧‧‧第1區域
420‧‧‧第2區域
431~433‧‧‧邊界區域
441‧‧‧P型基板
451、452‧‧‧N型埋入層
461‧‧‧深N型井
471‧‧‧P型主體
481~484‧‧‧N型插栓
491~498‧‧‧P型層
501‧‧‧P型埋入層
502‧‧‧P型層
511‧‧‧P型井
512‧‧‧N型井
521~529‧‧‧N型層
531~535‧‧‧P型層
541~543‧‧‧閘極層
551‧‧‧絕緣層
CD1‧‧‧閘極電容
CD2‧‧‧閘極．汲極間電容
CP‧‧‧比較電路
CS1‧‧‧閘極電容
DET‧‧‧檢測信號
DG1~DG4‧‧‧第1~第4驅動信號
IC‧‧‧充電電流
ICP‧‧‧斬波電流
ID‧‧‧放電電流
IN‧‧‧信號
IN1~IN4‧‧‧輸入信號
IN1'‧‧‧輸入信號
IP1‧‧‧電流
MQ1‧‧‧信號
MQ2‧‧‧信號
MQ3‧‧‧信號
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
NG1~NG4‧‧‧第1~第4閘極節點
OR1‧‧‧邏輯和電路
OR2‧‧‧邏輯和電路
PR1~PR4‧‧‧第1~第4預驅動器
Q1~Q4‧‧‧第1~第4電晶體
R1‧‧‧電阻
RS‧‧‧感測電阻
SC1~SC4‧‧‧控制信號
SC1'‧‧‧控制信號
SW1~SW4‧‧‧第1~4之開關電路
t0‧‧‧時序
t1‧‧‧時序
t2‧‧‧時序
t3‧‧‧時序
t4‧‧‧時序
t5‧‧‧時序
t6‧‧‧時序
T11、T12、T21、T22、T31、T32、T41、T42‧‧‧電晶體
TC1‧‧‧充電期間
TD1‧‧‧放電期間
TD2‧‧‧放電期間
TS1、TS2、TS3、TS4‧‧‧電晶體
V1‧‧‧電壓
V2‧‧‧電壓
VBB‧‧‧電壓
VR‧‧‧基準電壓
VRF1‧‧‧基準電壓
VS‧‧‧電壓
VSS‧‧‧電壓
VSS2‧‧‧電壓
圖1(A)、圖1(B)係橋式電路之動作說明圖。
圖2係使用感測電阻之斬波動作之控制方法之說明圖。
圖3係使用感測電阻之斬波動作之控制方法之說明圖。
圖4係關於構成橋式電路之電晶體之閘極電容之說明圖。
圖5係本實施形態之比較例之電路裝置之構成例。
圖6(A)、圖6(B)係比較例之電路裝置之問題點之說明圖。
圖7係本實施形態之電路裝置之構成例。
圖8係本實施形態之電路裝置之詳細之構成例。
圖9係說明本實施形態之電路裝置之動作之信號波形例。
圖10(A)、圖10(B)係控制電路之構成、動作之說明圖。
圖11係設置位準偏移器之方法之說明圖。
圖12係本實施形態之電路裝置之第1變化例。
圖13係第1變化例之動作說明圖。
圖14係本實施形態之電路裝置之第2變化例。
圖15係DMOS構造之電路裝置之第1例。
圖16係DMOS構造之電路裝置之第2例。
圖17係電子機器之構成例。
以下，對本發明之較佳之實施形態進行詳細說明。再者，以下所說明之本實施形態並非不當地限定申請專利範圍所記載之本發明之內容者，本實施形態中所說明之所有構成並非必須作為本發明之解決 方法。
1. 橋式電路
首先，使用圖1(A)、圖1(B)對橋式電路10之基本動作進行說明。橋式電路10包括馬達100之驅動用之電晶體Q1、Q2、Q3、Q4。該等電晶體Q1~Q4之閘極節點NG1~NG4係藉由來自預驅動器PR1~PR4之驅動信號DG1~DG4而驅動。
而且，於充電期間，如圖1(A)所示，電晶體Q1、Q4成為接通。藉此，充電電流IC自高電位側之電源VBB經由電晶體Q1、馬達100(馬達線圈)、電晶體Q4而流動至低電位側之電源VSS(GND(ground，接地))。另一方面，於放電期間，如圖1(B)所示，電晶體Q2、Q3成為接通，放電電流ID自電源VSS經由電晶體Q2、馬達100、電晶體Q3而流動至電源VBB。該等充電電流IC、放電電流ID均自馬達100之正極側端子流向負極側端子。
而且，如圖2所示，於連接有電晶體Q2、Q4之源極之節點N3與電源VSS之節點之間設置有感測電阻RS，比較電路(比較器)CP對節點N3之電壓VS與基準電壓VR進行比較。而且，如圖3所示，進行將流過橋式電路10之斬波電流ICP保持為固定之斬波動作之控制。具體而言，以斬波電流ICP成為固定之方式控制PWM信號之脈衝寬度，並基於該PWM信號而產生電晶體Q1~Q4之接通、斷開之控制信號。
例如，若於圖3之時序t0開始驅動馬達100，則成為圖1(A)所示之充電期間，電晶體Q1、Q4成為接通，電晶體Q2、Q3成為斷開。藉此，驅動電流(充電電流IC)自電源VBB經由電晶體Q1、馬達100、電晶體Q4而流動至電源VSS。而且，於時序t1，若馬達100之驅動電流達到斬波電流ICP，則切換為放電期間TD1。具體而言，若驅動電流變大，節點N3之電壓VS超過基準電壓VR，則比較電路CP之輸出自低位準成為高位準，於時序t1切換為放電期間TD1。該時序t1之馬達100 之驅動電流為斬波電流ICP，且藉由檢測電壓VS而檢測斬波電流ICP。
若切換為放電期間TD1，則如圖1(B)所示，電晶體Q2、Q3成為接通，電晶體Q1、Q4成為斷開。藉此，驅動電流(放電電流ID)自電源VSS經由電晶體Q2、馬達100、電晶體Q3而流動至電源VBB。於該放電期間TD1內，如圖3所示，馬達100之驅動電流隨著時間經過而減少。
而且，電路裝置(控制電路)係使用例如計時器(計數器電路)等檢測出自放電期間TD1之開始經過特定時間而自放電期間TD1切換為充電期間TC1。於充電期間TC1，若馬達100之驅動電流增加而達到斬波電流ICP，則再次切換為放電期間TD2。以下，藉由重複該等動作而以作為驅動電流之峰值電流之斬波電流ICP成為固定之方式進行控制，從而將馬達100之旋轉速度保持為固定。
此處，將連接有電晶體Q1、Q2之汲極及馬達100之正極側端子之節點N1之電壓設為V1。又，將連接有電晶體Q3、Q4之汲極及馬達100之負極側端子之節點N2之電壓設為V2。又，將電晶體Q1、Q2、Q3、Q4之接通電阻設為RON1、RON2、RON3、RON4。又，將高電位側電源之電壓設為VBB，將低電位側電源之電壓設為VSS=0V。
如此一來，於充電電流IC流動之圖1(A)之充電期間，電壓V1、V2如下式(1)、(2)般表示。
V1=VBB-IC×RON1 (1)
V2=IC×RON4 (2)
另一方面，於放電電流ID流動之圖1(B)之放電期間，電壓V1、V2如下式(3)、(4)般表示。
V1=-ID×RON2 (3)
V2=VBB+ID×RON3 (4)
此處，為了增大對馬達100之驅動能力，電晶體Q1~Q4之尺寸變得非常大，該等之接通電阻RON1~RON4變得非常小。因此，上式(1)之充電期間之V1成為接近VBB之電壓(例如42V左右)，上式(3)之放電期間之V1成為接近VSS之電壓(例如0V左右)。因此，於自充電期間向放電期間切換時，在馬達100之正極側端子之節點N1產生急遽之電壓變動(例如自42V左右向0V左右之電壓變動)。
另一方面，如圖4所示，於電晶體Q1~Q4存在閘極電容。以電晶體Q1為例，於其閘極-汲極間、閘極-源極間存在閘極電容CD1、CS1。而且，如上所述，由於電晶體Q1等之尺寸較大，故而CD1等亦成為較大之寄生電容。
因此，若如上所述般於節點N1之電壓V1產生急遽之電壓變動，則該急遽之電壓變動經由閘極-汲極間電容CD1傳遞至電晶體Q1之閘極節點NG1，而導致閘極節點NG1之電壓產生變動。
例如，於放電期間，由於將電晶體Q1斷開，故而閘極節點NG1之電壓成為高位準。然而，節點N1之電壓變動(自42V左右向0V左右)經由閘極-汲極間電容CD1傳遞，而將閘極節點NG1之電壓向低位準側牽引。其結果，產生應斷開之電晶體Q1僅一瞬間成為接通之自接通之現象。而且，若產生此種自接通，則電晶體Q1、Q2之兩者成為接通，而產生貫通電流自電源VBB經由電晶體Q1、Q2而流動至電源VSS之異常狀態。
同樣地，於自放電期間向充電期間切換時，於節點N1亦產生急遽之電壓變動(例如自0V左右向42V左右)。而且，於充電期間，由於將電晶體Q2斷開，故而閘極節點NG2之電壓成為低位準，節點N1之電壓變動經由閘極-汲極間電容CD2傳遞，而將閘極節點NG2之電壓向高位準側牽引。其結果，產生電晶體Q2之自接通之現象，從而產生貫通電流等流過電晶體Q1、Q2之異常狀態。相同之異常狀態亦於 電晶體Q3、Q4產生。而且，此種異常狀態之產生會引起使可靠性降低、或使消耗電流增加等問題。
圖5表示成為本實施形態之比較例之電路裝置之例。於該比較例之電路裝置中，為了防止產生如上所述之異常狀態，而於電源VBB與電晶體Q1之閘極節點NG1之間設置有電阻R1。若設置此種電阻R1，則即便於節點N1存在急遽之電壓變動之情形時，由於電晶體Q1之閘極節點NG1藉由電阻R1而上拉，故而亦可抑制電晶體Q1產生自接通。
然而，若設置此種電阻R1，則例如於預驅動器PR1之輸入信號IN1為高位準，且構成預驅動器PR1之N型電晶體T12為接通狀態時，如圖5所示之電流IP1經由電阻R1及電晶體T12而流動。如此，由於持續流動之電流IP1為單純地持續損耗之消耗電流，故而電路裝置之消耗電力增加。
例如，圖6(A)、圖6(B)表示圖5之電路裝置中之輸入信號IN1、驅動信號DG1、電流IP1之波形例。
如圖6(A)之A1所示，驅動信號DG1之電壓雖因節點N1之急遽之電壓變動而被牽引至低位準側，但如A2所示般藉由電阻R1之上拉而返回至高位準側，從而抑制電晶體Q1產生自接通。
此時，如圖6(A)所示，於電阻R1之電阻值較小之情形時，電流IP1變大，消耗電力大為增加。另一方面，如圖6(B)所示，若增大電阻R1之電阻值，則由於電流IP1變小，故而可於某程度上抑制消耗電力之增加。然而，如A3所示，於驅動信號DG1之電壓返回至高位準之前需要時間，從而產生電晶體Q1等之接通、斷開控制之時序有偏差之問題或流動貫通電流之問題。
2. 電路裝置之構成
將解決如上所述之問題之本實施形態之電路裝置之構成例示於 圖7中。該電路裝置(馬達驅動器)包括橋式電路10、預驅動器電路20、控制電路30、及第1~第4開關電路SW1~SW4。
再者，本實施形態之電路裝置之構成並不限定於圖7，可實施省略其構成要素之一部分、或追加其他構成要素等各種變化。例如，於進行斬波控制之情形時，可設置圖2所說明之感測電阻RS或比較電路CP。於該情形時，感測電阻RS例如可作為電路裝置之外接零件而設置，比較電路CP或產生基準電壓VR之電路等可作為電路裝置之內置電路而設置。
又，圖7係橋式電路10為H橋型之情形之例，但本實施形態並不限定於此，亦可為如下述圖14所示之半橋型。又，以下，以驅動馬達100之情形為例進行說明，但本實施形態之電路裝置之驅動對象並不限定於馬達100，可將具有電感器(線圈)之各種元件、裝置作為驅動對象。
橋式電路10包含第1~第4電晶體Q1、Q2、Q3、Q4。第1電晶體Q1係設置於高電位側之電源VBB之節點與第1節點N1之間之P型電晶體。第2電晶體Q2係設置於第1節點N1與低電位側之電源VSS之節點之間之N型電晶體。第3電晶體Q3係設置於電源VBB之節點與第2節點N2之間之P型電晶體。第4電晶體Q4係設置於第2節點N2與電源VSS之節點之間之N型電晶體。第1節點N1係連接於馬達100(廣義而言為電感器)之正極側端子(廣義而言為第1端子)之節點，第2節點N2係連接於馬達100之負極側端子(廣義而言為第2端子)之節點。
預驅動器電路20係驅動橋式電路10之電路。具體而言，預驅動器電路20分別對橋式電路10之第1電晶體Q1之第1閘極節點NG1、第2電晶體Q2之第2閘極節點NG2輸出第1驅動信號DG1、第2驅動信號DG2。又，預驅動器電路20分別對橋式電路10之第3電晶體Q3之第3閘極節點NG3、第4電晶體Q4之第4閘極節點NG4輸出第3驅動信號 DG3、第4驅動信號DG4。
第1開關電路SW1係設置於高電位側之電源VBB之節點與第1電晶體Q1之第1閘極節點NG1之間。第2開關電路SW2係設置於低電位側之電源VSS之節點與第2電晶體Q2之第2閘極節點NG2之間。第3開關電路SW3係設置於電源VBB之節點與第3電晶體Q3之第3閘極節點NG3之間。第4開關電路SW4係設置於電源VSS之節點與第4電晶體Q4之第4閘極節點NG4之間。再者，亦可實施僅設置高電位側之開關電路SW1、SW3而不設置低電位側之開關電路SW2、SW4之變化。
控制電路30係進行各種控制處理之電路。例如，控制電路30進行開關電路SW1~SW4之接通、斷開控制。具體而言，將接通、斷開之控制信號SC1~SC4輸出至開關電路SW1~SW4而進行其接通、斷開控制。又，控制電路30對預驅動器電路20輸出接通、斷開之控制信號而亦進行電晶體Q1~Q4之接通、斷開控制。例如，於進行如圖2之斬波控制之情形時，控制電路30接收來自比較電路CP之比較結果信號或來自計時器之信號，而以流過橋式電路10之斬波電流ICP成為固定之方式控制PWM信號之脈衝寬度，並基於該PWM信號而產生電晶體Q1~Q4之接通、斷開之控制信號並輸出至預驅動器電路20。預驅動器電路20接收該等控制信號而將驅動信號DG1~DG4輸出至電晶體Q1~Q4。
而且，於本實施形態中，控制電路30於預驅動器電路20對電晶體Q1之閘極節點NG1輸出低位準(邏輯「0」之電壓位準)之驅動信號DG1之期間，使開關電路SW1斷開。即，於驅動信號DG1成為低位準，且P型電晶體Q1成為接通之期間，使開關電路SW1斷開。
藉此，可抑制如圖5之比較例般電流IP1持續流動而徒勞地消耗電力之情況。又，於如圖5之比較例般使用電阻R1之方法中，由於電阻R1之佈局面積較大，故而存在電路裝置之晶片之佈局面積亦變大之 問題。於該方面，根據使用包含電晶體等之開關電路SW1之本實施形態之方法，亦可縮小電路裝置之佈局面積。
而且，控制電路30係於預驅動器電路20使驅動信號DG1自低位準變化為高位準(邏輯「1」之電壓位準)之情形時，使開關電路SW1自斷開變為接通。例如，於驅動信號DG1自低位準變化為高位準之後，使開關電路SW1自斷開變為接通。
藉此，藉由開關電路SW1而將閘極節點NG1設定為作為電源VBB之電壓位準之高位準。因此，例如，於自充電期間(廣義而言為第1期間)切換為放電期間(廣義而言為第2期間)時，於在節點N1產生急遽之電壓變動之情形時，亦可抑制因該電壓變動所導致之自接通之產生。 即，由於藉由成為接通之開關電路SW1而將閘極節點NG1之電壓設定為高位準，故而可抑制節點N1之急遽之電壓變動經由電晶體Q1之閘極-汲極間電容CD1而傳遞至閘極節點NG1之情況，從而可消除自接通之問題。
於該情形時，控制電路30於自預驅動器電路20使驅動信號DG1自低位準變化為高位準之時序經過所給期間之時序，使開關電路SW1自斷開變為接通。即，待經過所給期間後，使開關電路SW1自斷開變為接通。又，控制電路30於較預驅動器電路20使驅動信號DG1自高位準變化為低位準之時序僅提前所給期間之時序，使開關電路SW1自接通變為斷開。藉此，可有效地抑制驅動電晶體Q1之預驅動器電路20之N型電晶體(圖8之T12)之接通期間與開關電路SW1之接通期間在時間上重疊而導致貫通電流自電源VBB經由開關電路SW1及該N型電晶體而流動至電源VSS之情況。
又，控制電路30於預驅動器電路20對電晶體Q2之閘極節點NG2輸出高位準之驅動信號DG2之期間，使開關電路SW2斷開。即，於驅動信號DG2成為高位準，N型電晶體Q2變為接通之期間，使開關電路 SW2斷開。藉此，可防止圖5之比較例中成為問題之無用之消耗電流之產生。
而且，控制電路30於預驅動器電路20使驅動信號DG2自高位準變化為低位準之情形時，使開關電路SW2自斷開變為接通。藉此，藉由開關電路SW2而將閘極節點NG2設定為低位準之電壓。因此，例如，當自放電期間(第2期間)切換為充電期間(第1期間)時，於在節點N1產生急遽之電壓變動之情形時，亦可抑制因該電壓變動所導致之自接通之產生。
進而，控制電路30於自預驅動器電路20使驅動信號DG2自高位準變化為低位準之時序經過所給期間之時序，使開關電路SW2自斷開變為接通。又，控制電路30於較預驅動器電路20使驅動信號DG2自低位準變化為高位準之時序僅提前所給期間之時序，使開關電路SW2自接通變為斷開。藉此，可抑制驅動電晶體Q2之預驅動器電路20之P型電晶體(圖8之T21)之接通期間與開關電路SW2之接通期間在時間上重疊而流動貫通電流之情況。
控制電路30對開關電路SW3、SW4亦進行與以上相同之開關控制處理。具體而言，控制電路30於預驅動器電路20對電晶體Q3之閘極節點NG3輸出低位準之驅動信號DG3之期間，使開關電路SW3斷開，於預驅動器電路20使驅動信號DG3自低位準變化為高位準之情形時，使開關電路SW3自斷開變為接通。又，於預驅動器電路20對電晶體Q4之閘極節點NG4輸出高位準之驅動信號DG4之期間，使開關電路SW4斷開，於預驅動器電路20使驅動信號DG4自高位準變化為低位準之情形時，使開關電路SW4自斷開變為接通。藉此，可一併實現消除自接通之問題與低消耗電力化等。
3. 電路裝置、控制電路之詳細之構成及動作
圖8表示本實施形態之電路裝置之詳細之構成例。於圖8中，圖7 之預驅動器電路20包括第1~第4預驅動器PR1~PR4。PR1~PR4之各預驅動器包括包含P型電晶體與N型電晶體之反相器電路。例如，第1預驅動器PR1包含P型電晶體T11與N型電晶體T12，第2預驅動器PR2包含P型電晶體T21與N型電晶體T22。第3、第4預驅動器PR3、PR4亦相同。對該等第1~第4預驅動器PR1~PR4輸入來自控制電路30之接通、斷開控制信號作為輸入信號IN1~IN4。
又，於圖8中，圖7之開關電路SW1~SW4包含電晶體TS1~TS4。例如，開關電路SW1包含P型電晶體TS1，該P型電晶體TS1係設置於電源VBB之節點與閘極節點NG1之間，且對其閘極輸入來自控制電路30之控制信號SC1。開關電路SW2包含N型電晶體TS2，該N型電晶體TS2係設置於閘極節點NG2與電源VSS之節點之間，且對其閘極輸入來自控制電路30之控制信號SC2。包含電晶體TS3、TS4之開關電路SW3、SW4亦相同。
圖9係說明本實施形態之電路裝置之動作之信號波形例。首先，對電晶體Q1、Q4之動作進行說明。
例如，如圖9之B1所示，於充電期間(圖1(A))內，由於來自控制電路30之輸入信號IN1成為高位準，預驅動器PR1之驅動信號DG1成為低位準(VSS2)，故而橋式電路10之P型電晶體Q1成為接通。此時，來自控制電路30之控制信號SC1成為高位準，開關電路SW1之P型電晶體TS1成為斷開。藉此，抑制如圖5之比較例之無用之消耗電流之產生。
同樣地，如圖9之B2所示，於充電期間，由於輸入信號IN4成為低位準，預驅動器PR4之驅動信號DG4成為高位準，故而橋式電路10之N型電晶體Q4成為接通。此時，由於控制信號SC4成為低位準，開關電路SW4之N型電晶體TS4成為斷開，故而抑制無用之消耗電流之產生。
其次，於時序t1，若自充電期間切換為放電期間(圖1(B))，則如B3所示，輸入信號IN1成為低位準，驅動信號DG1成為高位準，因此橋式電路10之P型電晶體Q1成為斷開。此時，由於控制信號SC1成為低位準，故而開關電路SW1之P型電晶體TS1變為接通。藉此，由於將閘極節點NG1設定為作為電源VBB之電壓位準之高位準，故而抑制因節點N1之急遽之電壓變動而導致電晶體Q1產生自接通。
於該情形時，如B4所示，於自驅動信號DG1自低位準變化為高位準之時序t1經過所給期間之時序t2，控制信號SC1自高位準變化為低位準，開關電路SW1之電晶體TS1成為接通。又，如B5所示，於較驅動信號DG1自高位準變化為低位準之時序t4僅提前所給期間之時序t3，控制信SC1自低位準變化為高位準，開關電路SW1之電晶體TS1變為斷開。因此，可抑制開關電路SW1之電晶體TS1之接通期間與預驅動器PR1之N型電晶體T12之接通期間重疊而流動貫通電流之情況。
又，若切換為放電期間，則如B6所示，輸入信號IN4成為高位準，驅動信號DG4成為低位準，因此橋式電路10之N型電晶體Q4成為斷開。此時，由於控制信號SC4成為高位準，故而開關電路SW4之N型電晶體TS4成為接通。藉此，將閘極節點NG4設定為作為電源VSS之電壓位準之低位準，從而抑制因節點N2之急遽之電壓變動而導致電晶體Q4產生自接通。
於該情形時，如B7所示，於自驅動信號DG4自高位準變化為低位準之時序t1經過所給期間之時序t2，控制信號SC4自低位準變化為高位準，開關電路SW4之電晶體TS4變為接通。又，如B8所示，於較驅動信號DG4自低位準變化為高位準之時序t4僅提前所給期間之時序t3，控制信SC4自高位準變化為低位準，開關電路SW4之電晶體TS4變為斷開。因此，可抑制開關電路SW4之電晶體TS4之接通期間與預驅動器PR4之P型電晶體T41之接通期間重疊而流動貫通電流之情況。
其次，對電晶體Q2、Q3之動作進行說明。如圖9之C1所示，於放電期間，輸入信號IN2成為低位準，預驅動器PR2之驅動信號DG2成為高位準，因此橋式電路10之N型電晶體Q2成為接通。此時，控制信號SC2成為低位準，開關電路SW2之N型電晶體TS2成為斷開。藉此，抑制產生無用之消耗電流。
同樣地，如C2所示，於放電期間，輸入信號IN3成為高位準，預驅動器PR3之驅動信號DG3成為低位準，因此橋式電路10之P型電晶體Q3成為接通。此時，由於控制信號SC3成為高位準，開關電路SW3之P型電晶體TS3成為斷開，故而抑制產生無用之消耗電流。
其次，於時序t3，若自放電期間切換為充電期間，則如C3所示，輸入信號IN2成為高位準，驅動信號DG2成為低位準，因此橋式電路10之N型電晶體Q2變為斷開。此時，由於控制信號SC2成為高位準，故而開關電路SW2之N型電晶體TS2成為接通。藉此，由於將閘極節點NG2設定為低位準，故而抑制因節點N1之急遽之電壓變動而導致電晶體Q2產生自接通。
於該情形時，如C4所示，於自驅動信號DG2自高位準變化為低位準之時序t3經過所給期間之時序t4，控制信號SC2自低位準變化為高位準，開關電路SW2之電晶體TS2成為接通。又，如C5所示，於較驅動信號DG2自低位準變化為高位準之時序t6僅提前所給期間之時序t5，控制信SC2自高位準變化為低位準，開關電路SW2之電晶體TS2變為斷開。因此，可抑制開關電路SW2之電晶體TS2之接通期間與預驅動器PR2之P型電晶體T21之接通期間重疊而流動貫通電流之情況。
又，若切換為充電期間，則如C6所示，輸入信號IN3成為低位準，驅動信號DG3成為高位準，因此橋式電路10之P型電晶體Q3變為斷開。此時，由於控制信號SC3成為低位準，故而開關電路SW3之P型電晶體TS3成為接通。藉此，由於將閘極節點NG3設定為高位準， 故而抑制因節點N2之急遽之電壓變動而導致電晶體Q3產生自接通。
於該情形時，如C7所示，於自驅動信號DG3自低位準變化為高位準之時序t3經過所給期間之時序t4，控制信號SC3自高位準變化為低位準，開關電路SW3之電晶體TS3成為接通。又，如C8所示，於較驅動信號DG3自高位準變化為低位準之時序t6僅提前所給期間之時序t5，控制信SC3自低位準變化為高位準，開關電路SW3之電晶體TS3變為斷開。因此，可抑制開關電路SW3之電晶體TS3之接通期間與預驅動器PR3之電晶體T32之接通期間重疊而流動貫通電流之情況。
如上所述，根據本實施形態之開關控制方法，可抑制因節點N1或N2中之急遽之電壓變動所導致之自接通之產生並且亦有效地抑制無用之消耗電流之產生或預驅動器中之貫通電流之產生。
圖10(A)、圖10(B)係說明控制電路30之詳細之構成及動作之圖。圖10(A)表示控制電路30中之產生向預驅動器PR1之輸入信號IN1之電路之構成。產生向其他預驅動器PR2~PR4之輸入信號IN2~IN4之電路亦成為相同之構成。
信號IN被輸入至延遲電路110，延遲後之信號MQ1被輸入至計數器120之重設端子。繼而，將信號MQ1與計數器120之輸出信號MQ2輸入至邏輯和電路OR1而產生如圖10(B)所示之控制信號SC1。又，計數器120之輸出信號MQ2被輸入至對其重設端子輸入信號IN之延遲電路130。繼而，來自延遲電路130之延遲後之信號MQ3與信號IN被輸入至邏輯和電路OR2而產生如圖10(B)所示之向預驅動器PR1之輸入信號IN1。藉此，可產生圖9之各信號。
4. 位準偏移器
如圖11所示，於本實施形態中，電晶體Q1、Q2成為高耐壓電晶體(例如42V以上之耐壓)。例如，成為如下所述之DMOS(Double-diffused Metal Oxide Semiconductor)構造之電晶體。另一方面，構成 預驅動器PR1、PR2(預驅動器電路20)或開關電路SW1、SW2等之電晶體成為低耐壓電晶體(例如6~10V左右之耐壓)。具體而言，於圖7、圖8中，電晶體Q1~Q4成為高耐壓電晶體，且成為DMOS構造之電晶體。另一方面，構成開關電路SW1~SW4、預驅動器電路20、控制電路30之電晶體成為低耐壓電晶體。
如此，藉由僅將馬達100之驅動用之電晶體Q1~Q4設為高耐壓電晶體，而將構成其他電路之電晶體設為低耐壓電晶體，可縮小電路裝置之晶片之佈局面積。即，高耐壓電晶體之佈局面積較大，但藉由如此般將佈局面積較大之電晶體限定為Q1~Q4，可縮小電路裝置之整體之晶片面積。又，於電晶體Q1~Q4為DMOS構造，且為實現低接通電阻之Tr尺寸之情形時，其閘極-汲極間電容與CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)構造相比較大，亦有容易產生自接通之不良情況之虞，但根據上述本實施形態之開關控制方法可消除此種不良情況。
而且，於本實施形態中，為了適當地接通、斷開各電晶體而設置有如圖11所示之位準偏移器50、52。
例如，於圖11中，預驅動器PR1、PR2分別對電晶體Q1、Q2之閘極節點NG1、NG2輸出驅動信號DG1、DG2。而且，將高電位側電源之電壓設為VBB，將低電位側電源之電壓設為VSS，將高電位側電源與低電位側電源之間之第2低電位側電源之電壓設為VSS2。此處，關於該等電源之電壓關係，VBB>VSS2>VSS之關係成立。
於該情形時，預驅動器PR1將VBB~VSS2之振幅範圍之驅動信號DG1輸出至電晶體Q1之閘極節點NG1。即，預驅動器PR1成為串聯連接有其源極連接於電源VBB之P型電晶體T11與其源極連接於電源VSS2之N型電晶體T12之反相器電路，預驅動器PR1輸出VBB~VSS2之振幅範圍之驅動信號DG1。例如，於VBB=42V、VSS2=38V之情 形時，將高位準(邏輯「1」)成為42V、低位準(邏輯「0」)成為38V之驅動信號DG1輸出至電晶體Q1。藉此，可適當地接通、斷開電晶體Q1。
而且，位準偏移器50將接通、斷開開關電路SW1之控制信號SC1之振幅範圍(電壓範圍)位準偏移為VBB~VSS2之振幅範圍。例如，來自控制電路30之控制信號SC1'之振幅範圍成為VDD~VSS(例如5V~0V、或3.3V~0V)，位準偏移器50接收該控制信號SC1'而進行振幅範圍之位準偏移，並將VBB~VSS2之振幅範圍之控制信號SC1輸出至開關電路SW1之電晶體TS1之閘極。藉此，例如可使用低耐壓電晶體作為開關電路SW1之電晶體TS1。即，由於對電晶體TS1之源極供給來自高電壓之電源VBB之電壓(42V)，故而若對電晶體TS1之閘極輸入較低之振幅範圍VDD~VSS之控制信號SC1'，則有產生低耐壓之電晶體TS1被破壞之情況之虞。於該方面，藉由位準偏移器50將振幅範圍被轉換為VBB~VSS2之控制信號SC1輸出至電晶體TS1之閘極，可防止產生此種情況。
再者，位準偏移器52接收來自控制電路30之VDD~VSS之振幅範圍之輸入信號IN1'而進行振幅範圍之位準偏移，並將VBB~VSS2之振幅範圍之輸入信號IN1輸出至預驅動器PR1。又，於圖11中，雖表示關於預驅動器PR1、開關電路SW1、電晶體Q1之位準偏移器50、52之例，但對預驅動器PR3、開關電路SW3、電晶體Q3等亦設置與圖11相同之位準偏移器而進行振幅範圍之位準偏移。
5. 變化例
其次，對本實施形態之變化例進行說明。
於圖12之第1變化例中，除圖7、圖8之構成以外，還進而設置有檢測電路60。該檢測電路60(電壓降檢測器)檢測電晶體Q1之閘極節點NG1之電壓位準之變化。例如，檢測閘極NG1之電壓位準是否低於基 準電壓VRF1。而且，控制電路30係基於檢測電路60之檢測結果而產生接通、斷開開關電路SW1之控制信號SC1。即，控制電路30基於來自檢測電路60之檢測信號DET而產生控制信號SC1並輸出至開關電路SW1。
圖13係說明圖12之第1變化例之動作之信號波形例。例如，於時序t1，若輸入信號IN1自高位準變化為低位準而自充電期間切換為放電期間，則如D1所示，節點N1之電壓自VBB左右急遽地變動為0V左右。由此，如上所述，節點N1之電壓變動經由閘極-汲極間電容而傳遞至閘極節點N1，從而導致欲變化為高位準側之電壓(VBB)之驅動信號DG1之電壓，如D2所示般被牽引至低位準側而欲下降。
此時，檢測電路60檢測出驅動信號DG1之電壓低於例如基準電壓VRF1而如D3所示般使檢測信號DET自低位準變化為高位準並輸出至控制電路30。接收檢測信號DET後之控制電路30係如D4所示般使控制信號SC1自高位準變化為低位準。藉此，開關電路SW1之電晶體TS1變為接通，從而如D5所示般驅動信號DG1之電壓位準被牽引至高位準側而上升。
如此，於圖12之第1變化例中，在閘極節點NG1之電壓位準因節點N1之電壓變動而被牽引至低位準側之情形時，檢測出該情況而使開關電路SW1接通，因此可更確實地抑制電晶體Q1之自接通。
再者，於圖12中，雖表示藉由檢測電路60檢測閘極節點NG1之電壓變化之情形，但亦可藉由檢測電路60檢測其他閘極節點NG2、NG3、NG4之電壓變化而產生開關電路之控制信號。
圖14表示本實施形態之第2變化例。於圖7、圖8中，對橋式電路10為H橋型之情形進行了說明，但於圖14之第2變化例中，橋式電路10成為半橋型。即，於圖7、圖8中，橋式電路10包含4個電晶體Q1~Q4，但於圖14中僅設置有2個電晶體Q1、Q2。又，例如，於圖7、圖8 中，作為開關電路而設置有4個開關電路SW1~SW4，但於圖14中僅設置有2個開關電路SW1、SW2，於預驅動器電路20中，亦僅設置有2個預驅動器PR1、PR2。根據該半橋型橋式電路10，不僅可驅動馬達還可驅動各種電感器(線圈)等元件。例如，根據圖14之構成，亦可應用於利用電晶體之開關驅動電感器而產生所需之電壓之交換調整器等。
6. DMOS構造
如圖11所說明般，於本實施形態中，使用DMOS(Double-diffused Metal Oxide Semiconductor)構造之電晶體作為構成橋式電路10之電晶體。對該DMOS構造之電晶體之詳細例進行說明。
圖15係為使用DMOS構造之電晶體之電路裝置之第1例且作為電路裝置之半導體裝置之剖面圖。再者，以下，為了簡化說明而以DMOS構造之N型電晶體為例進行說明。
於圖15中，在基板設置有如下區域：第1區域410，其配置有第1電路；第2區域420，其配置有第2電路；邊界區域431，其設置於第1區域410之一端部；及邊界區域432，其設置於第1區域410與第2區域420之間。第1電路為包含DMOS構造之電晶體之橋式電路10。第2電路為包含CMOS(Complementary Metal Oxide Semiconductor)電晶體之電路，例如為預驅動器電路20、或控制電路30、或開關電路SW1~SW4、或比較電路CP、或基準電壓產生電路等。
於第1區域410形成有DMOS構造之N型電晶體(以下，稱作N型DMOS)。具體而言，於作為矽基板之P型基板441上形成有N型埋入層451(NBL：N+Buried Layer)，於N型埋入層451上形成有N型DMOS之深N型井461。於深N型井461之源極側形成有P型主體471(P型雜質層)，於P型主體471上形成有P型層531(P型雜質層)與N型層522(N型雜質層)。該N型層522係對應於N型DMOS之源極區域。於深N型井461之 汲極側形成有對應於N型DMOS之汲極區域之N型層523。於深N型井461上，與N型層523接觸而形成有絕緣層551(例如LOCOS(local oxidation of silicon，矽局部氧化))，於P型主體471、深N型井461、及絕緣層551上形成有閘極層541(例如多晶矽層)。
於邊界區域431設置有用以對N型埋入層451供給電位之N型插栓481(N型雜質層)。具體而言，於N型埋入層451上形成有N型插栓481，於該N型插栓481之兩側形成有P型層491、492，於N型插栓481上形成有N型層521。而且，將賦予至N型層521之電位經由N型插栓481而供給至N型埋入層451。對N型層521供給與N型DMOS之汲極電壓(N型層523)相同之電壓。
於邊界區域432之第1區域410側設置有用以對N型埋入層451供給電位之N型插栓482。N型插栓482之構成與N型插栓481相同。又，於邊界區域432之第2區域420側設置有用以對P型基板441供給電位之P型埋入層501(PBL：P+ Buried Layer)。具體而言，於P型基板441上形成有P型埋入層501，於P型埋入層501上形成有P型井511，於P型井511上形成有P型層532。而且，將賦予至P型層532之電位經由P型井511與P型埋入層501而供給至P型基板441。對P型層532供給低電位側電源電壓。
於第2區域420形成有CMOS構造之N型電晶體(以下，稱作NMOS)與P型電晶體(以下，稱作PMOS)。具體而言，於P型基板441上形成有NMOS之P型井511(例如中耐壓P型井(MV PWELL))，於P型井511上形成有作為NMOS之N型源極區域之N型層525，且形成有作為NMOS之N型汲極區域之N型層526。於N型層525與N型層526之間之P型井511上形成有閘極層542。於P型井511上進而形成有用以對P型井511供給電位之P型層533。對P型層533供給低電位側電源電壓。
又，於P型基板441上形成有PMOS之N型井512(例如中耐壓N型井 (MV NWELL))，於N型井512上形成有作為PMOS之P型源極區域之P型層535，且形成有作為PMOS之汲極區域之P型層534。於P型層534與P型層535之間之N型井512上形成有閘極層543。於N型井512上進而形成有用以對N型井512供給電位之N型層527。對N型層527供給例如高電位側電源電壓。
且說，當包含DMOS電晶體之橋式電路10藉由斬波電流而驅動馬達時，於DMOS電晶體之汲極(N型層523)流動大電流。由於該大電流藉由斬波動作而接通/斷開(或流向反轉)，故而汲極之電壓較大地變動。該汲極之N型層523係經由深N型井461而連接於N型埋入層451，因PN接面而導致於N型埋入層451與P型基板441之間產生寄生電容QP。因此，汲極之電壓變動經由寄生電容QP而傳遞至P型基板441，並經由P型基板441而傳遞至第2區域420。於第2區域420內，由於P型基板441接觸於CMOS電晶體之P型井511或N型井512，故而P型基板441之電壓變動會對包含CMOS電晶體之電路造成影響。
例如，於圖2中，比較電路CP將感測電阻RS之一端側之電壓VS與基準電壓VR進行比較，藉此將流過橋式電路10之斬波電流保持為固定。此時，若比較電路CP、或產生基準電壓VR之電路因P型基板441之電壓變動而受到影響，則基準電壓VR產生變動、或比較電路CP之比較精度降低，因此存在斬波電流產生偏差之可能性。
又，於放電期間，回充電流自電源VSS流向電源VBB。因此，電晶體Q3之汲極電壓因感測電阻RS之電壓降而變得低於VSS(GND)之電壓。由此，於圖15之DMOS構造中，連接於汲極之N型埋入層451變得低於VSS之電壓，而於其與P型基板441之間產生順向電壓，因此，因流入之電流而導致P型基板441之電壓產生波動。如此，除經由寄生電容QP以外亦存在使P型基板441波動之因素。
圖16係使用DMOS構造之電晶體之電路裝置之第2例。圖16之第2 例消除圖15之第1例之問題點。
於基板設置有如下區域：第1區域410，其配置有第1電路；第2區域420，其配置有第2電路；邊界區域431，其設置於第1區域410之一端部；邊界區域432，其設置於第1區域410與第2區域420之間；及邊界區域433，其設置於第2區域420之一端部。再者，第1區域410及邊界區域431之構成與圖15相同，因此省略說明。
於第2區域420形成有用以將CMOS電晶體自P型基板441隔離之N型埋入層452。具體而言，於P型基板441上形成有N型埋入層452，於該N型埋入層452上形成有P型層502。而且，於該P型層502上形成有NMOS電晶體及PMOS電晶體。該等電晶體之構成與圖15相同。再者，P型層502亦可為P型埋入層。例如，亦可於P型層502中之N型井512之下之部分形成P型埋入層，於P型層502中之P型井511之下之部分形成不為埋入層之P型層。或者，亦可僅於N型井512之下之部分設置P型層502，使P型井511接觸於N型埋入層452。
於邊界區域432之第1區域410側與圖15同樣地設置有N型插栓482。於邊界區域432之第2區域420側設置有用以對N型埋入層452供給電位之N型插栓483。具體而言，於N型埋入層451上形成有N型插栓483，於該N型插栓483之兩側形成有P型層495、496，於N型插栓483上形成有N型層528。而且，賦予至N型層528之電位經由N型插栓483而供給至N型埋入層452。對N型層528供給高電位側電源電壓。
又，於邊界區域432，在N型插栓482與N型插栓483之間設置有用以對P型基板441供給電位之P型埋入層501。P型埋入層501之構成與圖15相同，賦予至P型層532之低電位側電源電壓經由P型井999與P型埋入層501而供給至P型基板441。
於邊界區域433設置有用以對N型埋入層452供給電位之N型插栓484。N型插栓484之構成與邊界區域432之N型插栓483相同，賦予至N 型層529之高電位側電源電壓經由N型插栓484而供給至N型埋入層452。
對圖16之構成而言，可藉由與第1N型埋入層451分離之第2N型埋入層452將包含CMOS構造之電晶體之第2電路自P型基板441隔離。
例如，如圖15所說明般，若DMOS構造之電晶體進行開關動作，則其汲極之電位之波動自第1N型埋入層451經由寄生電容QP等而傳遞至P型基板441。
於該方面，根據圖16之構成，由於將第2電路自P型基板441隔離，故而即便於P型基板441之電位產生波動之情形時，第2電路亦不易受到其影響而可進行誤差較少之動作。
此處，所謂埋入層係指形成於較基板表層之雜質層(例如圖16之P型主體471或深N型井461)更下層之雜質層。具體而言，對矽基板導入N型雜質或P型雜質，並於該矽基板上成長磊晶層(單晶矽層)，藉此於磊晶層下形成埋入層。
又，於圖16中，第2電路之區域(第2區域420)由設定第2N型埋入層452之電位之N型插栓區域(於俯視下設置有N型插栓483、484之區域)包圍。
如此，可由第2N型埋入層452與包圍其之N型插栓區域形成浴缸型N型區域，藉由該N型區域可將第2電路之區域自P型基板441隔離。又，即便P型基板之電位之波動傳遞至第2N型埋入層452，由於自N型插栓設定電位，故而亦可將第2電路區域確實地隔離。又，由於可將第2N型埋入層452設定為高於P型基板441之電位(例如電源電壓)，故而具有可藉由反向電壓之PN接面而隔離之優勢。
7.電子機器
圖17表示應用本實施形態之電路裝置200(馬達驅動器)之電子機器之構成例。電子機器包括處理部300、記憶部310、操作部320、輸 入輸出部330、電路裝置200、連接該等各部之匯流排340、及馬達280。以下，以藉由馬達驅動控制噴頭或進紙之印表機為例進行說明，但本實施形態並不限定於此，可應用於各種電子機器。
輸入輸出部330包含例如USB(Universal Serial Bus，通用串列匯流排)連接器或無線LAN(Wireless Local Area Network，無線區域網路)等介面，且被輸入圖像資料或文字資料。所輸入之資料被記憶於例如作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等內部記憶裝置之記憶部310。若藉由操作部320而接收到印刷指示，則處理部300開始記憶於記憶部310之資料之印刷動作。處理部300係配合於資料之印刷佈局而對電路裝置200(馬達驅動器)發送指示，電路裝置200基於該指示使馬達280旋轉而進行噴頭之移動或進紙。
再者，如上所述，對本實施形態進行了詳細說明，但熟悉此技藝者可容易地理解能實施不實質性地脫離本發明之新穎事項及效果之多種變化。因此，此種變化例全部包含於本發明之範圍內。例如，於說明書或圖式中，至少一次與更廣義或同義之不同之用語一併記載之用語，於說明書或圖式之任何部位均可替換為其不同之用語。又，本實施形態及變化例之所有組合亦包含於本發明之範圍內。又，電路裝置、電子機器之構成、動作或開關之控制方法或馬達之驅動方法等，亦不限定於本實施形態中所說明者，可實施各種變化。
10‧‧‧橋式電路
100‧‧‧馬達
DG1~DG4‧‧‧第1~第4驅動信號
IC‧‧‧充電電流
IN1~IN4‧‧‧輸入信號
N1‧‧‧節點
N2‧‧‧節點
NG1~NG4‧‧‧第1~第4閘極節點
PR1~PR4‧‧‧第1~第4預驅動器
Q1~Q4‧‧‧第1~第4電晶體
T11、T12‧‧‧電晶體
V1‧‧‧電壓
V2‧‧‧電壓
VBB‧‧‧電壓
VSS‧‧‧電壓

Claims (12)

  1. 一種電路裝置，其特徵在於包括：H橋型或半橋型橋式電路，其包含設置於高電位側電源之節點與第1節點之間之P型第1電晶體、及設置於上述第1節點與低電位側電源之節點之間之N型第2電晶體；預驅動器電路，其分別對上述第1電晶體之第1閘極節點、上述第2電晶體之第2閘極節點輸出第1驅動信號、第2驅動信號；第1開關電路，其設置於上述高電位側電源之節點與上述第1電晶體之上述第1閘極節點之間；及控制電路，其進行上述第1開關電路之接通、斷開控制；且上述控制電路，於上述預驅動器電路對上述第1電晶體之上述第1閘極節點輸出低位準之上述第1驅動信號之期間，使上述第1開關電路斷開，且於上述預驅動器電路使上述第1驅動信號自低位準變化為高位準之情形時，使上述第1開關電路自斷開變為接通。
  2. 如請求項1之電路裝置，其中上述控制電路係：於自上述預驅動器電路使上述第1驅動信號自低位準變化為高位準之時序經過所給期間之時序，使上述第1開關電路自斷開變為接通。
  3. 如請求項2之電路裝置，其中上述控制電路，於較上述預驅動器電路使上述第1驅動信號自高位準變化為低位準之時序僅提前所給期間之時序，使上述第1開關電路自接通變為斷開。
  4. 如請求項1至3中任一項之電路裝置，其進而包括位準偏移器， 且上述預驅動器電路，包含對上述第1電晶體之上述第1閘極節點輸出上述第1驅動信號之第1預驅動器，於將上述高電位側電源之電壓設為VBB，將上述低電位側電源之電壓設為VSS，將上述高電位側電源與上述低電位側電源之間之第2低電位側電源之電壓設為VSS2(VBB>VSS2>VSS)之情形時，上述第1預驅動器，將VBB~VSS2之振幅範圍之上述第1驅動信號輸出至上述第1電晶體之上述第1閘極節點，上述位準偏移器，將接通、斷開上述第1開關電路之控制信號之振幅範圍位準偏移為VBB~VSS2之振幅範圍。
  5. 如請求項4之電路裝置，其中上述第1電晶體及上述第2電晶體為高耐壓電晶體，且構成上述預驅動器電路及上述第1開關電路之電晶體為低耐壓電晶體。
  6. 如請求項5之電路裝置，其中上述第1電晶體及上述第2電晶體為DMOS構造之電晶體。
  7. 如請求項4之電路裝置，其包括設置於上述低電位側電源之節點與上述第2電晶體之上述第2閘極節點之間之第2開關電路，且上述控制電路，於上述預驅動器電路對上述第2電晶體之上述第2閘極節點輸出高位準之上述第2驅動信號之期間，使上述第2開關電路斷開， 於上述預驅動器電路使上述第2驅動信號自高位準變化為低位準之情形時，使上述第2開關電路自斷開變為接通。
  8. 如請求項7之電路裝置，其中上述控制電路，於自上述預驅動器電路使上述第2驅動信號自高位準變化為低位準之時序經過所給期間之時序，使上述第2開關電路自斷開變為接通。
  9. 如請求項8之電路裝置，其中上述控制電路，於較上述預驅動器電路使上述第2驅動信號自低位準變化為高位準之時序僅提前所給期間之時序，使上述第2開關電路自接通變為斷開。
  10. 如請求項1之電路裝置，其包括檢測上述第1電晶體之上述第1閘極節點之電壓位準之變化之檢測電路，且上述控制電路，基於上述檢測電路之檢測結果而產生接通、斷開上述第1開關電路之控制信號。
  11. 如請求項1之電路裝置，其中上述橋式電路為H橋型橋式電路，其進而包含設置於上述高電位側電源之節點與第2節點之間之P型第3電晶體、及設置於上述第2節點與上述低電位側電源之節點之間之N型第4電晶體，且該電路裝置進而包含：第3開關電路，其設置於上述高電位側電源之節點與上述第3電晶體之第3閘極節點之間；及第4開關電路，其設置於上述低電位側電源之節點與上述第4電晶體之第4閘極節點之間；上述控制電路，於上述預驅動器電路對上述第3電晶體之上述第3閘極節點輸出低位準之上述第3驅動信號之期間，使上述第3開關電路斷 開，於上述預驅動器電路使上述第3驅動信號自低位準變化為高位準之情形時，使上述第3開關電路自斷開變為接通，於上述預驅動器電路對上述第4電晶體之上述第4閘極節點輸出高位準之上述第4驅動信號之期間，使上述第4開關電路斷開，於上述預驅動器電路使上述第4驅動信號自高位準變化為低位準之情形時，使上述第4開關電路自斷開變為接通。
  12. 一種電子機器，其特徵在於包括如請求項1至11中任一項之電路裝置。
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