JP4380726B2 - ブリッジ回路における縦型mosfet制御方法 - Google Patents

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Description

本発明は、縦型MOSFETにより構成されるブリッジ回路における縦型MOSFET制御方法に関するものである。
MOSFETのスイッチングによって発生する逆回復電流は損失となるばかりでなく、高速スイッチングを妨げる要因の一つである。従来は、FRD(ファーストリカバリーダイオード)やSBD(ショットキーバリアダイオード)をMOSFETへ並列接続し、ボディダイオードを無効化する逆阻止ダイオードを接続することで、逆回復電流を低減し、スイッチング損失低減やスイッチングスピードの高速化を図っている。並列接続された外付けのSBDは、半導体素子の逆回復時に、MOSFETの内蔵ダイオードで生じる電圧降下約2.0Vを0.4Vに抑えるために使用されている。
一方、特許文献1において、横型MOSFETにバックゲートと分離された絶縁ゲートを設け、バックゲートに逆バイアスを印加することにより、逆阻止ダイオードを使用しないで逆回復現象を抑制する方法が提案されている。
特開平7−194105号公報
しかしながら、従来のように逆阻止ダイオードを接続する場合、逆阻止ダイオードが新たに必要になるため、MOSFETのオン抵抗増加、回路の複雑化や大型化などの問題が生じる。
一方、逆阻止ダイオードを使用しない特許文献1の手法は、横型MOSFETでしか実現できず、大電流用途として都合の良い縦型MOSFETには不向きである。また、MOSFETに新たな制御端子と逆バイアス電源が必要であり、回路の複雑化や大型化などの問題がある。
さらに、一般に、帰還容量/入力容量の比が大きなMOSFETの場合、スイッチング動作において素子のゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生し易いという問題もある。
また、チャネル抵抗の低減を目的に、p型ベース層とゲート酸化膜との間にn−型チャネル層を形成した蓄積型のnチャネル縦型MOSFETが提案されている。図14は、この縦型MOSFETの断面図である。この図に示すように、炭化珪素からなるn型基板J1の主表面上に炭化珪素からなるn型ドリフト層J2が積層され、このn型ドリフト層J2の表層部にp型ベース領域J3が形成されている。p型ベース領域J3の表層部にはn型ソース領域J4が形成され、n型ソース領域J4とn型ドリフト層J2とを繋ぐように、p型ベース領域J3の表面部にはn型SiC層J5が延設されている。このn型SiC層J5は、デバイスの動作時にチャネル形成層として機能する。さらに、n型SiC層J5の上面およびn型ソース領域J4の上面には熱酸化にてゲート酸化膜J7が形成され、このゲート酸化膜J7の上にゲート電極J8が形成されている。ゲート電極J8は絶縁膜J9で覆われ、この絶縁膜J9の上にn型ソース領域J4およびp型ベース領域J3と電気的に接続されたソース電極J10が形成されると共に、n型基板J1の裏面にドレイン電極J11が形成されることで、縦型MOSFETが構成されている。
このような縦型MOSFETの場合、チャネル抵抗低減を図れるが、構造に起因する以下の特有の問題が生じる。図15に、nチャネル縦型MOSFETの内蔵ダイオード(寄生ダイオード)と外付けのSBDの順方向電圧に対する電流特性を示し、この図を参照して説明する。
まず、ゲート電圧=0VでMOSFETをオフした時にドレイン−ソース間電圧<0Vの場合、ドレイン電極J11→n型基板J1→n−ドリフト層J2を通じてn−型SiC層J5へ電界が加わってしまい、MOSFETのチャネルが開きかけた状態となり、電流漏れが発生するという問題が発生する。
また、ゲート電圧=0Vでオフすると、内蔵ダイオードの順方向電圧がVf1へ低下するため、並列接続されたSBDのVfdとの差が小さくなり、図15中の(2)に示した小電流領域では本来よりも内蔵ダイオードへ電流が流れ易くなってしまう。このため、SBDの微小な逆回復特性を有効に機能させられない。また逆阻止ダイオードを設置すると、オン抵抗が増加する。
一方、ゲート電圧=−10Vでオフにすると、内蔵ダイオードの順方向電圧がVf2へ高くなるため、並列接続されたSBDの順方向電流Ifよりも内蔵ダイオードのIfの方が多量に流れる図15中の(1)の電流領域では、内蔵ダイオードの順方向電圧がVf2へ高くなった分だけ(Vf2−Vf1)電圧降下が大きくなり、内蔵ダイオードにおける損失が増加する。
本発明は上記点に鑑みて、縦型MOSFETの内蔵ダイオードに対して外付けダイオードを並列接続したブリッジ回路において、逆阻止ダイオードを不要にし、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することを目的とする。
上記目的を達成するため、本発明では、縦型MOSFETと、縦型MOSFETに対して逆並列接続された外付けダイオード(D1、D2)とを有し、縦型MOSFETと外付けダイオードを有する2つの回路を直列接続したブリッジ回路における縦型MOSFET制御方法であって、縦型MOSFETをオフするゲート電圧として第1のオフ電圧(Voff1)と該第1のオフ電圧よりも低い第2のオフ電圧(Voff2)があり、ゲート電圧を第1のオフ圧とするときの縦型MOSFETの内蔵ダイオードの順方向電圧Vf1と、ゲート電圧を第2のオフ電圧とするときの縦型MOSFETの内蔵ダイオードの順方向電圧Vf2の間に、Vf1<Vf2の関係が成立する前記縦型MOSFETのスイッチング制御回路を用いて内蔵ダイオードと外付けダイオードの逆回復が発生する期間に、縦型MOSFETのゲート電圧を第2のオフ電圧(Voff2)とし、かつ逆回復終了後に第2のオフ電圧から第1のオフ電圧へ変化させることを特徴としている。
このように、縦型MOSFETのゲート電圧を第1のオフ電圧(Voff1)もしくは第2のオフ電圧(Voff2)に制御し、順方向電圧(Vf)を変化させることにより、内蔵ダイオードへ電流を流しやすくする第1オフ状態にしたり、外付けダイオード(D1、D2)へ電流を流しやすくする第2オフ状態にすることが可能となる。これを利用して、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することが可能となる。そして、これらの効果を逆阻止ダイオードが無くても得られるため、逆阻止ダイオードを無くすことが可能となる。
具体的には縦型MOSFETをオンするゲート電圧として、オン電圧(Von)を印加することで該縦型MOSFETをオン状態にし、縦型MOSFETのゲート電圧を第1のオフ電圧(Voff1)もしくは第2のオフ電圧(Voff2)とすることでオフ状態にする縦型MOSFETのスイッチング制御回路を用いて、ブリッジ回路の2つの縦型MOSFETのうちの一方の縦型MOSFETがオフ状態からオン状態へ変化するときに、他方の縦型MOSFETのゲート電圧を第1、第2のオフ電圧を切り替え制御する。これにより、上記本発明の特徴にある効果を得ることが可能となる。
例えば、ブリッジ回路の2つの縦型MOSFETを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行う場合、2つの縦型MOSFETの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、前記一方をオン状態からオフ状態に切替えてデッドタイムに入ったときに、前記一方のゲート電圧を第1オフ電圧に切替えたのち、他方をオン状態に切替える以前に前記一方のゲート電圧を第2オフ電圧に切替え、さらに、他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を再び第1オフ電圧に切替えるという動作を行うようにすると良い。
また、ブリッジ回路の2つの縦型MOSFETを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行う場合、2つの縦型MOSFETの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、前記一方をオン状態からオフ状態に切替えてデッドタイムに入ったときに、前記一方のゲート電圧を第2オフ電圧に切替え、さらに、他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を第1オフ電圧に切替えるという動作を行うようにしても良い。
また、ブリッジ回路の2つの縦型MOSFETの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせる場合、2つの縦型MOSFETの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を第2オフ電圧に切替え、2つの縦型MOSFETの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に一方のゲート電圧を第2オフ電圧とし、該他方をオン状態に切替えてから所定期間後に一方のゲート電圧を第1オフ電圧に切替えるという動作を行うようにしても良い。
また、ブリッジ回路の2つの縦型MOSFETの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせる場合、2つの縦型MOSFETの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を第2オフ電圧に切替え、2つの縦型MOSFETの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に一方のゲート電圧を第2オフ電圧とし、該他方をオン状態に切替えてから再びオフ状態に切替えるときに、一方のゲート電圧を第1オフ電圧に切替えるという動作を行うようにしても良い。
なお、2つの縦型MOSFETの他方をオン状態に切替える前に前記一方のゲート電圧を第2オフ電圧に切替える時間として、ゲート電圧が第1のオフ電圧(Voff1)から第2のオフ電圧(Voff2)に変化するために必要な期間を前記他方がオン状態に切り替わる時間から遡った時間(Ta)より前の時間に設定することができる。
この場合、ゲート電圧が第1のオフ電圧(Voff1)から第2のオフ電圧(Voff2)に変化するために必要な期間として、予め決めた期間を用いることができる。この予め決めた期間としては、例えば実験などにより求めた期間とすることができる。
また、所定期間として、2つの縦型MOSFETがオフ状態からオン状態に切り替わる際に発生する逆回復現象が終了するまでに要する期間以上の期間を用いることができる。
この場合、逆回復現象が終了するまでに要する期間を、2つの縦型MOSFETに流れる電流を電流検出部にて検出し、該電流検出部で逆回復現象が終了したことを検出するまでの期間とすることができる。
また、逆回復現象が終了するまでに要する期間として、2つの縦型MOSFETのドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が0になるまでに要する期間とすることもできる。
さらに、逆回復現象が終了するまでに要する期間として、2つの縦型MOSFETのドレイン−ソース間の最大定格電流の場合の逆回復電流が0になるまでに要する期間とすることもできる。
このような制御方法は、2つの縦型MOSFETとして、第1導電型ベース層とゲート酸化膜との間に第2導電型チャネル層を形成した蓄積型チャネルを形成する縦型MOSFETを用いる場合に特に有効である。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかる縦型MOSFETにて構成された負荷駆動を行うハーフブリッジ回路1とその制御装置の回路概略図である。
図1に示すように、ハーフブリッジ回路1は、例えば降圧インバータとして用いられ、2つの縦型MOSFET2、3が直列接続されて構成されている。縦型MOSFET2、3は、反転型と蓄積型のいずれであっても構わないが、p型ベース層とゲート酸化膜との間にn型チャネル層を形成した蓄積型のnチャネル縦型MOSFET2、3に本実施形態を適用すると特に有効である。
また、各縦型MOSFET2、3の内蔵ダイオード2a、3aに対して外付けダイオードが並列接続され、各縦型MOSFET2、3の内蔵ダイオード2a、3aの順方向電圧Vfは、ゲート電圧により制御可能となっている。このハーフブリッジ回路1には、直列接続された2つの縦型MOSFET2、3の両端に、入力電源Eおよび電源安定化コンデンサC1が接続されると共に、2つの縦型MOSFET2、3の中点においてインダクタLを介して負荷やコンデンサC2が接続される。また、2つの縦型MOSFET2、3には、外付けダイオードD1、D2がそれぞれ逆並列接続されている。そして、2つの縦型MOSFET2、3を交互にオンオフすることにより、負荷4の駆動を行う。駆動される負荷4としては、例えばモータ等の誘導性負荷や抵抗負荷又はこれらの複合負荷などが挙げられる。以下、2つの縦型MOSFET2、3のうちハイサイド側のMOSFETをHi−MOSFET2といい、ローサイド側のMOSFETをLo−MOSFET3という。
また、ハーフブリッジ回路1の制御装置は、電流検出部5a、5b、PWM波形発生器6およびゲートドライブ回路7で構成されている。
電流検出部5a、5bは、Hi−MOSFET2およびLo−MOSFET3それぞれに流れる電流の検出を行う。各電流検出部5a、5bは、逆回復電流が正の値から負の値へ変化し、負の値からゼロとなる方向に設置されている。そして、この電流検出部5a、5bにて検出した電流を電圧変換した値、具体的にはHi−MOSFET2に流れる電流に応じた電圧信号Vri_hiとLo−MOSFET3に流れる電流に応じた電圧信号Vri_loをPWM波形発生器6に伝達している。このような電流検出部5a、5bとしては、例えばホール素子やシャント抵抗等を用いた一般的な電流−電圧変換素子などを用いることができる。
PWM波形発生器6は、電圧指令値と電流検出部5a、5bからの信号を基に、Hi−MOSFET2およびLo−MOSFET3をオン、オフするタイミングとその電圧値を決定し、各種信号Vg1’、Vg2’、Vp1、Vp2を出力する。
ゲートドライブ回路7は、PWM波形発生器6から出力された各種信号Vg1’、Vg2’、Vp1、Vp2に基づき、Hi−MOSFET2およびLo−MOSFET3に印加するゲート電圧の印加タイミングおよび印加電圧値を制御し、Hi−MOSFET2やLo−MOSFET3に対して所定のタイミングに、所定の電圧値のゲート電圧を印加することで、これらのオンオフを制御する。
図2、図3は、これらPWM波形発生器6およびゲートドライブ回路7の具体例を示した回路図である。
図2に示すように、PWM波形発生器6は、2つのコンパレータ6a、6b、搬送波発生器6c、デッドタイム発生器6dによって信号Vg1’、Vg2’を生成すると共に、2つのヒステリシス付きのコンパレータ6e、6fおよび電源制御信号発生器6gにて信号Vp1、Vp2を生成する。
図示しない負荷制御を行うためのECUから出力される指令電圧値がPWM波形発生器6に入力されるようになっており、この指令電圧値がコンパレータ6aの非反転入力端子ならびにコンパレータ6bの反転入力端子に与えられる。一方、コンパレータ6aの反転入力端子ならびにコンパレータ6bの非反転入力端子には、搬送波発生器6cより出力されるPWM変調の搬送波(三角波)が与えられている。このため、コンパレータ6aからは、搬送波のレベルよりも電圧指令値のレベルが高い場合にハイレベルとなる信号Vc1が出力され、コンパレータ6bからは、信号Vc1の反転信号Vc2が出力されてデッドタイム発生器6dに与えられる。つまり、コンパレータ6aとコンパレータ6bにより、ハイレベルとローレベルを反転させた信号Vc1、Vc2が生成される。なお、これらコンパレータ6a、6bは、電圧指令値および搬送波がいずれもデジタルデータとして出力される場合はマグニチュードコンパレータとなり、両者がいずれもアナログデータとして出力される場合はアナログコンパレータとなる。
デッドタイム発生器6dは、例えばオンオフ切替えの際にHi−MOSFET2およびLo−MOSFET3が同時にオン状態となることを防止するために、両者いずれもがオフ状態となるデッドタイムを設けるため、信号Vc1、Vc2間のオンオフタイミングを修正するものである。このデッドタイム発生器6dからは、ゲート信号Vg1’、Vg2’が出力され、ゲートドライブ回路7に与えられる。
コンパレータ6eの非反転入力端子には、Hi−MOSFET2に流れる電流を電圧変換した電圧信号Vri_hiが入力され、コンパレータ6fの非反転入力端子には、Lo−MOSFET3に流れる電流を電圧変換した電圧信号Vri_loが入力される。また、コンパレータ6e、6fの反転入力端子は、接地されることでゼロ(零)電位が与えられている。このため、コンパレータ6eからは、接地されたゼロレベルよりもHi−MOSFET2に流れる電流を電圧変換した電圧信号Vri_hiのレベルが低い場合に、信号Vf1がローレベルとなり、コンパレータ6fからは、接地されたゼロレベルよりもLo−MOSFET3に流れる電流を電圧変換した電圧信号Vri_loのレベルが低い場合に、信号Vf2がローレベルとなる。そして、これら信号Vf1、Vf2が電源制御信号発生器6gに与えられる。すなわち、縦型MOSFET2、3で発生する逆回復電流は、電流検出部5a、5bにおいて逆回復現象による電流値が正から負へ変化し、さらに負からゼロへ変化するため、負の値を示す電圧値の期間を逆回復現象の期間として検出されるので、信号Vf1、Vf2がローレベルを示す期間を逆回復期間として特定することができる。
なお、これらコンパレータ6e、6fは、縦型MOSFET2、3の電流値がいずれもデジタルデータとして出力される場合はマグニチュードコンパレータとなり、両者がいずれもアナログデータとして出力される場合はアナログコンパレータとなる。アナログコンパレータは、判定にヒステリシス特性をもたせることにより、電流値の変化や電流値の確定を安定できる。以下では、コンパレータ6e、6fは電流値の判定にヒステリシス特性をもたせたアナログコンパレータとし、縦型MOSFET2、3の電流値が正→ゼロへ変化する場合に信号Vf1、Vf2はローレベルを示し、負→ゼロへ変化する場合に信号Vf1、Vf2はハイレベルを示す。
電源制御信号発生器6gは、信号Vg1’、Vg2’に基づき、Hi−MOSFET2もしくはLo−MOSFET3のどちらがオフ状態からオン状態に変化するかと、オフ状態を継続してどちらに逆回復現象が発生するかを識別すると共に、信号Vf1、Vf2からインダクタLに流れる電流方向を特定し、2つのオフ状態を制御するための信号Vp1、Vp2を出力する。
また、図3に示すように、ゲートドライブ回路7は、第1、第2ゲートドライブ回路71、72を有しており、それぞれ、フォトカプラ71a、72a、駆動IC(ドライバ)71b、72b、2つのコンプリメンタリバイポーラトランジスタ71c、71d、72c、72dからなるプッシュプル回路を有して構成されている。これら第1、第2ゲートドライブ回路71、72は、ゲート信号Vg1’、Vg2’を入力し、各部を介してHi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2として出力する。
第1、第2ゲートドライブ回路71、72では、プッシュプル回路のハイサイド側電位が電圧Von1、Von2とされ、ローサイド側電位がオフ電圧VL1、VL2とされるが、これらの電圧Von1、Von2およびオフ電圧VL1、VL2は、第1、第2電源回路73、74にて形成される。第1、第2電源回路73、74は、電源電圧Vcc1、Vcc2に基づいて3つの出力電圧Von、Voff1、Voff2を出力する3出力電源73a、74aと、2つの出力電圧Voff1、Voff2の出力切替を行うVoff切替器73b、74bとを有して構成されている。この3出力電源73a、74aから出力される出力電圧Vonがプッシュプル回路のハイサイド側電位となる電圧Von1、Von2として用いられ、出力電圧Voff1、Voff2のうちVoff切替器73b、74bにて選択された方がプッシュプル回路のローサイド側電位がオフ電圧VL1、VL2として用いられる。
具体的には、出力電位Vonはオン状態のゲート電圧に相当し、出力電位Voff1およびVoff2は2つのオフ状態のゲート電圧に相当している。Voff切替器73b、74bは、信号Vp1、Vp2がハイレベル時に出力電圧Voff1を選択し、ローレベル時に出力電圧Voff2を選択するように切替えられる。これら各電圧の大小関係は、Von>Voff1>Voff2とされ、特にVoff2<Vth(縦型MOSFET2、3の閾値)の関係となる場合に有効である。また、例えば、Vonが10V、Voff1が0V、Voff2が−10Vのように、Von+Voff2=0、かつ、Voff1=0Vの関係が成立するようにすると、第1、第2電源回路73、74を簡素化することが可能になる。
なお、Voff切替器73b、74bの切替えは、機械的な機構による切替えでも、半導体素子による切替えでも可能であるが、切替え速度やチャタリングの有無を考慮すると、半導体素子による切替えが望ましい。
次に、上記のように構成されたハーフブリッジ回路1およびその制御装置の作動について説明する。ここでは、インダクタLに流れる電流が負荷から2つの縦型MOSFET2、3の中点(矢印)の方向へ流れる場合を用いて、デッドタイムの後にLo−MOSFET3がオンし、Hi−MOSFET2に逆回復現象が発生するタイミングについて説明する。
図4および図5は、本実施形態にかかるハーフブリッジ回路1およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。
まず、電源制御信号発生器6gでは、時点T1において信号Vg1’がハイレベルからローレベルに変化したときに、これ以前の信号Vg1’および信号Vg2’の変化経緯に基づき、次にオフ状態からオン状態に変化するのがLo−MOSFET3であり、信号Vf1、Vf2からインダクタに流れる電流方向が負荷から2つの縦型MOSFET2、3の中点(矢印)の方向であることを特定し、Hi−MOSFET2に逆回復現象が発生すると識別する。
デッドタイムの期間(時点T1以降)になると、電源制御信号発生器6gは、信号Vp1をハイレベルとして出力し、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL1が出力電圧Voff1とされる。これにより、Hi−MOSFET2のゲート電圧として出力電圧Voff1が印加される。このため、Hi−MOSFET2は第1オフ状態となる。また、電源制御信号発生器6gは、信号Vp2もハイレベルとして出力し、第2ゲートドライブ回路72のVoff切替器74bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL2が出力電圧Voff1とされる。これにより、Lo−MOSFET3のゲート電圧として出力電圧Voff1が印加される。このため、Lo−MOSFET3も第1オフ状態となる。
ここで、第1オフ状態について、図15を参照して説明する。第1オフ状態とは、Hi−MOSFET2やLo−MOSFET3のゲート電圧が出力電圧Voff1とされたときのオフ状態のことを示している。Hi−MOSFET2やLo−MOSFET3のゲート電圧が出力電圧Voff1とされた場合、図15に示すように内蔵ダイオード2a、3aの順方向電圧が電圧Vf1に制御される。このような状態においては、内蔵ダイオード2a、3aの順方向電圧が後述する電圧Vf2とされる場合よりも低く制御されるため、本来よりも内蔵ダイオード2a、3aへ電流が流れ易くすることができる。このため、第1オフ状態とすることにより、外付けダイオードD1、D2に電流が多く流れないようにでき、外付けダイオードD1、D2に電流が多く流れることによるダイオード損失を低減することが可能となる。
次に、時点T2において、電源制御信号発生器6gは、信号Vp1としてローレベルを出力し、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff2を選択するように切替えられ、オフ電圧VL1が出力電圧Voff2とされる。これにより、Hi−MOSFET2のゲート電圧として出力電圧Voff2が印加される。このため、Hi−MOSFET2は第2オフ状態となる。このとき、Voff切替器73bによる出力電圧Voff1からVoff2への切替えタイミング(時点T2)は、予め実験により求めて定められる。具体的には、Hi−MOSFET2のゲート容量をゲート電圧で充電したときにゲート電圧が出力電圧Voff1からVoff2へ変化するのに必要な時間Taを求めておき、Lo−MOSFET3のゲートに出力電圧Vonを印加するタイミング(後述する時点T3)から時間Ta以上遡った時間に定められる。
ここで、第2オフ状態について、図15を参照して説明する。第2オフ状態とは、Hi−MOSFET2やLo−MOSFET3のゲート電圧が出力電圧Voff2とされたときのオフ状態のことを示している。Hi−MOSFET2やLo−MOSFET3のゲート電圧が出力電圧Voff2とされた場合、図15に示すように内蔵ダイオード2a、3aの順方向電圧が電圧Vf2に制御される。このような状態においては、内蔵ダイオード2a、3aの順方向電圧が上述した電圧Vf1とされる場合よりも高く制御されるため、内蔵ダイオード2a、3aへ電流が流れ難くなる。このため、第2オフ状態とすることにより、外付けダイオードD1、D2に電流を多く流し、逆回復特性を改善することが可能となる。また、第2オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止することも可能となる。
また、時点T3において、Lo−MOSFET3のオン期間開始と同時に、Lo−MOSFET3は、ゲート電圧として出力電圧Vonが印加されることでオン状態となる。これにより、逆回復現象が発生する。このとき、Hi−MOSFET2側に設置されている電流検出部5a、5bで検出される電流を電圧変換した電圧信号Vri_hiがプラスからマイナスに変化するため、PWM波形発生器6のコンパレータ6eの出力する信号Vf1がローレベルとなる。そして、逆回復現象が終了すると、電圧信号Vri_hiがマイナスからゼロになり、コンパレータ6eの出力する信号Vf1がハイレベルとなる。
電源制御信号発生器6gは、この信号Vf1がローレベルからハイレベルに切り替わるとき(立上がり)を検出して、逆回復現象の終了を識別し、信号Vp1としてハイレベルを出力する。これにより、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL1が出力電圧Voff1とされる。このため、Hi−MOSFET2のゲートにVoff1が印加されて内蔵ダイオード2a、3aの順方向電圧はVf1に制御され、第1オフ状態となる。
そして時点T4において、Lo−MOSFET3のオン期間が終了しデッドタイムの期間になる。電源制御信号発生器6gは、信号Vp2をハイレベルとして出力し、第2ゲートドライブ回路72のVoff切替器74bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL2が出力電圧Voff1とされる。これにより、Lo−MOSFET3のゲート電圧として出力電圧Voff1が印加される。このため、Lo−MOSFET3は第1オフ状態となる。
時点T5において、Hi−MOSFET2のオン期間開始と同時に、Hi−MOSFET2は、ゲート電圧として出力電圧Vonが印加されることでオン状態となる。しかしここでは、電流が外付けダイオードを通って電源Eへ回生されていたため逆回復現象は発生しない。このとき、Lo−MOSFET3側に設置されている電流検出部5a、5bで検出される電流を電圧変換した電圧信号Vri_loがゼロのまま変化しないため、PWM波形発生器6のコンパレータ6fの出力する信号Vf2はハイレベルのままとなる。
時点T6において、Hi−MOSFET2のオン期間が終了しデッドタイムの期間になる。電源制御信号発生器6gは、信号Vp1をハイレベルとして出力し、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL1が出力電圧Voff1とされる。これにより、Hi−MOSFET2のゲート電圧として出力電圧Voff1が印加される。このため、Hi−MOSFET2は第1オフ状態となる。
インダクタLの電流方向が変わらない限り、時点T6以降において、Hi−MOSFET2とLo−MOSFET3の動作は時点T1〜T6の動作が継続される。
上記実施例と逆向きにインダクタ電流が流れている場合には、オンオフ動作する半導体素子がHi−MOSFET2、逆回復現象の発生する半導体素子がLo−MOSFET3の組み合わせに変わり、上記実施例の図4および図5のタイミングチャートおよび電圧信号Vri_hiとVri_loを入れ替えた動作を電源制御信号発生器6gが実施する。
インダクタLの電流方向とオンオフ動作する半導体素子および逆回復現象の発生する半導体素子の組み合わせパターンを図16に示す。
図6は、このような動作を行うときのHi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2の波形を示したタイミングチャートである。また、参考として、図7に、従来の場合のゲート信号Vg1、Vg2の波形を表したタイミングチャートを示す。
従来では、図7に示すように、Hi−MOSFET2とLo−MOSFET3のオンオフ切替えの際に、デッドタイム中、切替え時のセルフターンオンを抑制するために、単にHi−MOSFET2とLo−MOSFET3のうちオフする側のゲート信号Vg1、Vg2を出力電圧Voff2にしていた。このため、常に第2オフ状態となっていた。
これに対し、本実施形態では、デッドタイムの初期時にはHi−MOSFET2とLo−MOSFET3のうちオフする側のゲート信号Vg1、Vg2を出力電圧Voff1とすることで、第1オフ状態にしている。これにより、外付けダイオードD1、D2に電流が多く流れないようにでき、外付けダイオードD1、D2に電流が多く流れることによるダイオード損失を低減することが可能となる。
そして、Hi−MOSFET2とLo−MOSFET3の一方をオンさせる際には、それに先立ってHi−MOSFET2とLo−MOSFET3の他方に逆回復現象が発生する場合には、オフした側のゲート信号Vg1、Vg2を出力電圧Voff2に切替え、第2オフ状態にしている。これにより、外付けダイオードD1、D2に電流を多く流し、逆回復特性を改善することが可能となる。また、第2オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止することも可能となる。
以上説明したように、本実施形態によれば、内蔵ダイオード損失を低減すること、逆回復特性を低減すること、さらにはセルフターンオンを抑制することが可能となる。そして、これらの効果を逆阻止ダイオードが無くても得られるため、逆阻止ダイオードを無くすことが可能となり、MOSFETのオン抵抗増加、回路の複雑化や大型化などの問題を解消できる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態のハーフブリッジ回路1および制御装置の構成に関しては第1実施形態と同様であり、作動に関してのみ異なっている。このため、第1実施形態と異なる部分についてのみ説明する。ここでは、インダクタLに流れる電流が負荷から2つの縦型MOSFET2、3の中点(矢印)の方向へ流れる場合を用いて、デッドタイムの後にLo−MOSFET3がオンし、Hi−MOSFET2に逆回復現象が発生するタイミングについて説明する。
図8は、本実施形態にかかるHi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2の波形を示したタイミングチャートである。
この図に示すように、Hi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2の波形はほぼ第1実施形態と同様であるが、デッドタイム初期時のみ第1実施形態と異なっている。
具体的には、図中時点T10に示すように、デッドタイム初期時、つまりHi−MOSFET2をオフに切替えた当初から、Hi−MOSFET2のゲート電圧として出力電圧Voff2が印加されるようにしている。
このようにすることで、Hi−MOSFET2のゲート電圧を第1実施形態のように複雑に変更する必要が無くなり、制御の簡略化を図ることを可能にしつつ、第1実施形態と同様の効果を得ることが可能となる。ただし、このようにした場合、デッドタイム初期時にHi−MOSFET2を第1オフ状態にすることなく第2オフ状態にしているため、第1オフ状態にした場合に得られたダイオード損失の低減効果が得られなくなる部分が生じる。しかしながら、逆回復電流が0になった時点T11以降でHi−MOSFET2を第1オフ状態に切替えているため、少なくともLo−MOSFET3をオンからオフに切替えた時点T12からHi−MOSFET2を再びオンに切替える時点T13までの期間中は、第1オフ状態にすることによるダイオード損失の低減効果を得ることができる。
なお、このような制御は、第1実施形態に対して第1電源回路73および第2電源回路74による出力電圧Voff1、Voff2の切替えタイミングを変更すれば良い。すなわち、PWM波形発生器6に備えられる電源制御信号発生器6gにて信号Vp1、Vp2を出力しているが、第1実施形態では、電源制御信号発生器6gから予め実験により求めて定めておいたタイミングに信号Vp1、Vp2をハイレベルからローレベルに切替え、それに伴って第1電源回路73および第2電源回路74が出力電圧Voff1から出力電圧Voff2に切替えられる。これを、信号Vg1’、Vg2’がハイレベルからローレベルに切替わったときに、電源制御信号発生器6gから出力される信号Vp1、Vp2がハイレベルからローレベルに切替わるようにすれば良い。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態も、ハーフブリッジ回路1および制御装置の構成に関しては第1実施形態と同様であり、作動に関してのみ異なっている。このため、第1実施形態と異なる部分についてのみ説明する。
図9は、本実施形態にかかるHi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2の波形を示したタイミングチャートである。また、参考として、図10に、従来の場合のゲート信号Vg1、Vg2の波形を表したタイミングチャートを示す。
図9に示すように、Lo−MOSFET3に関してはオンオフを交互に繰り返す動作を行い、Hi−MOSFET2に関しては常時オフ動作を行っている。このような動作を行う場合、従来では、図10に示すように、Lo−MOSFET3のゲート信号Vg2を出力電圧Vonと出力電圧Voff2と交互に繰り返すだけで、Hi−MOSFET2に関しては常に出力電圧Voff2とするのみであった。
これに対し、本実施形態では、Lo−MOSFET3に関しては、オン時にはゲート電圧として出力電圧Vonを印加し、オフ時にはゲート電圧として出力電圧Voff2を印加している。そして、Lo−MOSFET3をオフからオンに切替える以前の時点T21と切替えた後の時点T23において、Hi−MOSFET2に関して、時点T21ではゲート電圧を出力電圧Voff1から出力電圧Voff2に切替え、時点T23では逆回復現象が終了すると、再びゲート電圧を出力電圧Voff2から出力電圧Voff1に切替えるようにしている。
このようにすれば、Lo−MOSFET3をオフからオンに切替える際に逆回復特性を改善しつつ、セルフターンオン現象が発生することを防止することができる。また、逆回復現象が終了した後に、再びHi−MOSFET2のゲート電圧を出力電圧Voff1にしているため、Lo−MOSFET3をオフしている期間中のHi−MOSFET2のダイオード損失の低減効果を得ることも可能となる。
次に、本実施形態のハーフブリッジ回路1およびその制御装置の作動について説明する。ここでは、インダクタに流れる電流が負荷から2つの縦型MOSFET2、3の中点(矢印)の方向へ流れる場合を用いて、Lo−MOSFET3がオフからオンに切替わり、Hi−MOSFET2に逆回復現象が発生するタイミングについて説明する。
まず、電源制御信号発生器6gでは、時点T20において信号Vg2’がハイレベルからローレベルに変化したときに、これ以前の信号Vg1’および信号Vg2’の変化経緯に基づき、次にオフ状態からオン状態に変化するのがLo−MOSFET3であり、Hi−MOSFET2に逆回復現象が発生すると識別される。
また、時点T20のLo−MOSFET3がオフの期間になると、電源制御信号発生器6gは、信号Vp2をローレベルとして出力し、第2ゲートドライブ回路72のVoff切替器74bが出力電圧Voff2を選択するように切替えられ、オフ電圧VL2が出力電圧Voff2とされる。これにより、Lo−MOSFET3のゲート電圧として出力電圧Voff2が印加される。このため、Lo−MOSFET3は第2オフ状態となる。さらに、電源制御信号発生器6gは、信号Vp1をハイレベルとして出力し、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL1が出力電圧Voff1とされる。これにより、Hi−MOSFET2のゲート電圧として出力電圧Voff1が印加される。このため、Hi−MOSFET2は第1オフ状態となる。
次に時点T21では、電源制御信号発生器6gは、信号Vp1としてローレベルを出力し、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff2を選択するように切替えられ、オフ電圧VL1が出力電圧Voff2とされる。これにより、Hi−MOSFET2のゲート電圧として出力電圧Voff2が印加される。このため、Hi−MOSFET2は第2オフ状態となる。このとき、Voff切替器73bによる出力電圧Voff1からVoff2への切替えタイミングは、予め実験により上記第1実施形態の説明と同様の手法により求めて定められる。
そして時点T22では、Lo−MOSFET3のオン期間開始と同時に、Lo−MOSFET3は、ゲート電圧として出力電圧Vonが印加されることでオン状態となる。これにより、逆回復現象が発生する。このとき、Hi−MOSFET2側に設置されている電流検出部5a、5bで検出される電流を電圧変換した電圧信号Vri_hiがプラスからマイナスに変化するため、PWM波形発生器6のコンパレータ6eの出力する信号Vf1がローレベルとなる。そして、逆回復現象が終了すると、電圧信号Vri_hiがマイナスからゼロになり、コンパレータ6eの出力する信号Vf1がハイレベルとなる。
電源制御信号発生器6gは、この信号Vf1がローレベルからハイレベルに切り替わるとき(立上がり)を検出して、逆回復現象の終了を識別し、信号Vp1としてハイレベルを出力する。これにより、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL2が出力電圧Voff1とされる。このため、Hi−MOSFET2のゲートにVoff1が印加されて内蔵ダイオード2a、3a順方向電圧はVf1に制御され、第1オフ状態となる。
そして時点T23では、Lo−MOSFET3のオン期間が終了すると、電源制御信号発生器6gは、信号Vp2をローレベルとして出力し、第2ゲートドライブ回路72のVoff切替器74bが出力電圧Voff2を選択するように切替えられ、オフ電圧VL2が出力電圧Voff2とされる。これにより、Lo−MOSFET3のゲート電圧として出力電圧Voff2が印加される。このため、Lo−MOSFET3は第2オフ状態となる。
インダクタLの電流方向が変わらない限り、時点T23以降において、Hi−MOSFET2とLo−MOSFET3の動作は時点T20〜T23の動作が継続される。
このように、電源制御信号発生器6gが信号Vg1’、Vg2’に基づいて生成する信号Vp1、Vp2の出力のさせ方を第1実施形態に対して変更することにより、本実施形態の動作を行うことが可能となる。
なお、本実施形態の場合、デッドタイムを設ける必要が無いため、図2に示したデッドタイム発生器6dによるデッドタイムを0にすれば良い。また、デッドタイム発生器6dをなくし、信号Vc1、Vc2をそのまま信号Vg1’、Vg2’として用いても良い。
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態も、ハーフブリッジ回路1および制御装置の構成に関しては第1実施形態と同様である。また、作動に関しては、第3実施形態を変更したものであるため、第3実施形態と異なる部分についてのみ説明する。
図11は、本実施形態にかかるHi−MOSFET2およびLo−MOSFET3のゲート信号Vg1、Vg2の波形を示したタイミングチャートである。
図11に示すように、本実施形態も、Lo−MOSFET3に関してはオンオフを交互に繰り返す動作を行い、Hi−MOSFET2に関しては常時オフ動作を行っている。
ただし、本実施形態では、ゲート電圧を出力電圧Voff2から出力電圧Voff1に切替える動作を逆回復現象が終了すると直ぐに行うのではなく、Lo−MOSFET3をオンからオフに切替えるときに行うようにしている。
このようにしても、Lo−MOSFET3をオフからオンに切替える際に逆回復特性を改善しつつ、セルフターンオン現象が発生することを防止することができる。また、逆回復現象が終了した後、Lo−MOSFET3をオンからオフに切替えるときに再びHi−MOSFET2のゲート電圧を出力電圧Voff1にしているため、Lo−MOSFET3をオフしている期間中のHi−MOSFET2のダイオード損失の低減効果を得ることも可能となる。
なお、このような制御は、第3実施形態に対して、PWM波形発生器6に備えられる電源制御信号発生器6gによる信号Vp1、Vp2の出力方法を変更することにより実現できる。すなわち、第3実施形態では、信号Vf1がローレベルからハイレベルに切り替わるとき(立上がり)を検出して、逆回復現象の終了を識別し、信号Vp1としてハイレベルを出力しているが、本実施形態では、Lo−MOSFET3をオンからオフに切替わることを信号Vg1’、Vg2’に基づいて認識し、このときに信号Vp1としてハイレベルを出力すれば良い。これにより、第1ゲートドライブ回路71のVoff切替器73bが出力電圧Voff1を選択するように切替えられ、オフ電圧VL1が出力電圧Voff1とされる。このため、Hi−MOSFET2のゲートにVoff1が印加されて内蔵ダイオード2a、3a順方向電圧はVf1に制御され、第1オフ状態にすることができる。
(第5実施形態)
本発明の第5実施形態について説明する。図12は、本実施形態にかかる縦型MOSFET2、3にて構成された負荷駆動を行うハーフブリッジ回路11とその制御装置の回路概略図である。なお、本実施形態は、ハーフブリッジ回路11への負荷4や入力電源Eなどの接続形態が異なっているが、作動に関しては第1〜第4実施形態と同様である。したがって、第1実施形態と異なっている部分についてのみ説明する。
図12に示すように、本実施形態のハーフブリッジ回路11は、例えば昇圧インバータとして用いられ、直列接続された2つの縦型MOSFET2、3の両端に、負荷4やコンデンサC2が接続されていると共に、2つの縦型MOSFET2、3の中点においてインダクタLを介して入力電源Eおよび電源安定化コンデンサC1が接続される。そして、2つの縦型MOSFET2、3を交互にオンオフすることにより、負荷4の駆動を行う。
このような構成としても、第1〜第4実施形態で説明した作動を行うことができ、上記と同様の効果を得ることが可能となる。
(第6実施形態)
本発明の第6実施形態について説明する。図13は、本実施形態にかかる縦型MOSFETにて構成された負荷駆動を行うフルブリッジ回路とその制御装置の回路概略図である。なお、本実施形態のフルブリッジ回路は、2つの縦型MOSFETが直列接続されたハーフブリッジ回路1、11が結合されて構成されていることと、各ハーフブリッジ回路1、11への負荷4や入力電源Eなどの接続形態が第1、第5実施形態と異なっているが、作動に関しては第1〜第4実施形態と同様である。したがって、第1、第4実施形態と異なっている部分についてのみ説明する。
図13に示すように、本実施形態のフルブリッジ回路は、例えば昇降圧インバータとして用いられ、2つの縦型MOSFET2、3、12、13が直列接続されたハーフブリッジ回路1、11が2組結合されて構成されている。一方のハーフブリッジ回路1は昇圧インバータを構成し、他方のハーフブリッジ回路11は降圧インバータを構成している。一方のハーフブリッジ回路11を構成する直列接続された2つの縦型MOSFET12、13の両端に、入力電源Eおよび電源安定化コンデンサC1が接続されていると共に、他方のハーフブリッジ回路1を構成する2つの縦型MOSFET2、3の両端に、負荷4やコンデンサC2が接続されている。そして、各ハーフブリッジ回路1、11を構成する2つの縦型MOSFET2、3、12、13の中点同士がインダクタLを介して接続されている。
このような構成においては、第1〜第4実施形態で説明した作動方法を用いて、図16に示すハーフブリッジ回路1、11において、コイル電流の向きが同一の昇圧インバータと降圧インバータの組み合わせと考えることにより、コイル電流の向きによって、逆回復現象の発生する半導体とオンオフ動作する半導体素子の組み合わせが容易に判別可能であり、負荷4の駆動を行うことができる。これにより、上記各実施形態と同様の効果を得ることが可能となる。なお、本実施形態に示すフルブリッジ回路は、図16に示したように、2つのハーフブリッジ回路1、11の組み合わせで対応が取れる。
(他の実施形態)
上記各実施形態では、逆回復現象が終了するまでの時間を電流検出部5a、5bの検出結果から求めているが、この時間はある程度決まっているので、予め実験などによって求めておくこともできる。例えば、縦型MOSFET2、3のドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が0になるまでに要する時間に設定したり、縦型MOSFET2、3のドレイン−ソース間の最大定格電流に流れ得る最大電流値の場合の逆回復電流が0になるまでに要する時間に設定することができる。
また上記各実施形態では、インダクタ電流の向きによって変化する逆回復現象の発生する半導体素子の位置と逆回復現象の有無を特定するため、Hi−MOSFET2およびLo−MOSFET3に設置された電流検出部5a、5bで検出される電流を電圧変換した電圧信号Vri_hiおよびVri_loを利用し、電源制御信号発生器6gがゲート電圧を制御している。
しかし、逆回復現象は、デッドタイムの後にオフ状態からオン状態に切替わる半導体素子と反対側のオフ状態を保持する半導体素子に発生しうるものであるので、図17および図18に示したように、前記第1実施形態および第2実施形態のHi−MOSFET2のゲート電圧波形を1/2周期移動した波形をLo−MOSFET3のゲート電圧波形とし、逆回復現象が終了するまでの時間を予め実験などによって求めた値とすることで逆回復現象を検出する必要が無く、制御の簡略化および回路の小型化を図ることを可能にしつつ、第1実施形態と同様の効果を得ることが可能となる。
また、上記各実施形態では、内蔵ダイオード2a、3aおよび外付けダイオードD1、D2の特性が図15の関係になる場合を想定しているが、Vfd<Vf1<Vf2またはVf1<Vfd<Vf2のいずれかの関係が成立していれば良い。
本発明の第1実施形態にかかる縦型MOSFETにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 PWM波形発生器6の具体例を示した回路図である。 ゲートドライブ回路の具体例を示した回路図である。 図1に示すハーフブリッジ回路およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。 図1に示すハーフブリッジ回路およびその制御装置の作動時における各部での信号波形を示したタイミングチャートである。 図5に示す作動を行った場合のHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 従来のHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 本発明の第2実施形態にかかるHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 本発明の第3実施形態にかかるHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 従来のHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 本発明の第4実施形態にかかるHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形を示したタイミングチャートである。 本発明の第5実施形態にかかる縦型MOSFETにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 本発明の第6実施形態にかかる縦型MOSFETにて構成された負荷駆動を行うハーフブリッジ回路とその制御装置の回路概略図である。 蓄積型のnチャネル縦型MOSFETの断面図である。 nチャネル縦型MOSFETの内蔵ダイオード(寄生ダイオード)と外付けのSBDの順方向電圧に対する電流特性を示したグラフである。 本発明の実施形態にかかる回路において、インダクタ電流の向きと逆回復現象の発生する半導体素子およびオンオフ動作する半導体素子の組み合わせの一覧を示した図表である。 本発明の他の実施形態にかかるHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形の別形態を示したタイミングチャートである。 本発明の他の実施形態にかかるHi−MOSFETおよびLo−MOSFETのゲート信号Vg1、Vg2の波形の別形態を示したタイミングチャートである。
符号の説明
1…ハーフブリッジ回路、2…Hi−MOSFET、3…Lo−MOSFET、2a、3a…内蔵ダイオード、4…負荷、5a、5b…各電流検出部、6…PWM波形発生器、6a、6b…コンパレータ、6c…搬送波発生器、6d…デッドタイム発生器、6e、6f…コンパレータ、6g…電源制御信号発生器、7…ゲートドライブ回路、11…ハーフブリッジ回路、71、72…第1、第2ゲートドライブ回路、71a、72a…フォトカプラ、71c、71d、72c、72d…コンプリメンタリバイポーラトランジスタ、73、74…第1、第2電源回路、73a、74a…3出力電源、73b、74b…Voff切替器、C1…電源安定化コンデンサ、C2…コンデンサ、D1、D2…外付けダイオード、E…入力電源、71b、72b…駆動IC、L…インダクタ

Claims (13)

  1. 縦型MOSFETと、前記縦型MOSFETに対して逆並列接続された外付けダイオード(D1、D2)とを有し、前記縦型MOSFETと前記外付けダイオードを有する2つの回路を直列接続したブリッジ回路における縦型MOSFET制御方法であって、
    前記縦型MOSFETをオフするゲート電圧として第1のオフ電圧(Voff1)と該第1のオフ電圧よりも低い第2のオフ電圧(Voff2)があり、前記ゲート電圧を第1のオフ圧とするときの前記縦型MOSFETの内蔵ダイオードの順方向電圧Vf1と、前記ゲート電圧を第2のオフ電圧とするときの前記縦型MOSFETの内蔵ダイオードの順方向電圧Vf2の間に、Vf1<Vf2の関係が成立する前記縦型MOSFETのスイッチング制御回路を用いて
    前記内蔵ダイオードと前記外付けダイオードの逆回復が発生する期間に、前記縦型MOSFETのゲート電圧を前記第2のオフ電圧(Voff2)とし、かつ逆回復終了後に前記第2のオフ電圧から前記第1のオフ電圧へ変化させることを特徴とするブリッジ回路における縦型MOSFET制御方法。
  2. 前記縦型MOSFETをオンするゲート電圧としてオン電圧(Von)を印加することで該縦型MOSFETをオン状態に、前記縦型MOSFETのゲート電圧を前記第1のオフ電圧もしくは前記第2のオフ電圧とすることでオフ状態にする前記縦型MOSFETのスイッチング制御回路を用いて
    記ブリッジ回路の前記2つの縦型MOSFETのうちの一方の前記縦型MOSFETがオフ状態からオン状態へ変化するときに、他方の前記縦型MOSFETの前記ゲート電圧を前記第1、第2のオフ電圧を切り替え制御することを特徴とする請求項1に記載のブリッジ回路における縦型MOSFET制御方法。
  3. 前記ブリッジ回路の前記2つの縦型MOSFETを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行い、
    前記2つの縦型MOSFETの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、
    前記一方をオン状態からオフ状態に切替えて前記デッドタイムに入ったときに、前記一方のゲート電圧を前記第1オフ電圧に切替えたのち、前記他方をオン状態に切替える以前に前記一方のゲート電圧を前記第2オフ電圧に切替え、
    さらに、前記他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を再び前記第1オフ電圧に切替えることを特徴とする請求項2に記載のブリッジ回路における縦型MOSFETの制御方法。
  4. 前記ブリッジ回路の前記2つの縦型MOSFETを交互にオンオフさせるに際し、双方共にオフさせるデッドタイムを設けるオンオフ制御を行い、
    前記2つの縦型MOSFETの一方をオン状態からオフ状態に切替えると共に他方をオフ状態からオン状態に切替える際、
    前記一方をオン状態からオフ状態に切替えて前記デッドタイムに入ったときに、前記一方のゲート電圧を前記第2オフ電圧に切替え、
    さらに、前記他方をオフ状態からオン状態に切替えてから所定期間後に前記一方のゲート電圧を前記第1オフ電圧に切替えることを特徴とする請求項2に記載のブリッジ回路における縦型MOSFETの制御方法。
  5. 前記ブリッジ回路の前記2つの縦型MOSFETの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせ、
    前記2つの縦型MOSFETの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を前記第2オフ電圧に切替え、
    前記2つの縦型MOSFETの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に前記一方のゲート電圧前記第2オフ電圧とし、該他方をオン状態に切替えてから所定期間後に前記一方のゲート電圧を前記第1オフ電圧に切替えることを特徴とする請求項2に記載のブリッジ回路における縦型MOSFETの制御方法。
  6. 前記ブリッジ回路の前記2つの縦型MOSFETの一方を常にオフ状態に制御し、他方のみを繰り返しオンオフさせ、
    前記2つの縦型MOSFETの他方をオン状態からオフ状態に切替えるときに、該他方のゲート電圧を前記第2オフ電圧に切替え、
    前記2つの縦型MOSFETの他方をオフ状態からオン状態に切替えるときに、該他方をオン状態に切替える前に前記一方のゲート電圧前記第2オフ電圧とし、該他方をオン状態に切替えてから再びオフ状態に切替えるときに、前記一方のゲート電圧を前記第1オフ電圧に切替えることを特徴とする請求項2に記載のブリッジ回路における縦型MOSFETの制御方法。
  7. 前記他方をオン状態に切替える前に前記一方のゲート電圧を第2オフ電圧に切替える時間として、前記ゲート電圧が前記第1のオフ電圧から前記第2のオフ電圧に変化するために必要な期間を前記他方がオン状態に切り替わる時間から遡った時間(Ta)より前の時間に設定することを特徴とする請求項3、5、6のいずれか1つに記載のブリッジ回路における縦型MOSFETの制御方法。
  8. 前記ゲート電圧が前記第1のオフ電圧から前記第2のオフ電圧に変化するために必要な期間として、予め決めた期間を用いることを特徴とする請求項7に記載のブリッジ回路における縦型MOSFETの制御方法。
  9. 前記所定期間として、前記2つの縦型MOSFETがオフ状態からオン状態に切り替わる際に発生する逆回復現象が終了するまでに要する期間以上の期間を用いることを特徴とする請求項3ないし5のいずれか1つに記載のブリッジ回路における縦型MOSFETの制御方法。
  10. 前記逆回復現象が終了するまでに要する期間を、前記2つの縦型MOSFETに流れる電流を電流検出部にて検出し、該電流検出部で逆回復現象が終了したことを検出するまでの期間とすることを特徴とする請求項9に記載のブリッジ回路における縦型MOSFETの制御方法。
  11. 前記逆回復現象が終了するまでに要する期間として、前記2つの縦型MOSFETのドレイン−ソース間に流れ得る最大電流値の場合の逆回復電流が0になるまでに要する期間とすることを特徴とする請求項9に記載のブリッジ回路における縦型MOSFETの制御方法。
  12. 前記逆回復現象が終了するまでに要する期間として、前記2つの縦型MOSFETのドレイン−ソース間の最大定格電流の場合の逆回復電流が0になるまでに要する期間とすることを特徴とする請求項9に記載のブリッジ回路における縦型MOSFETの制御方法。
  13. 前記2つの縦型MOSFETとして、第1導電型ベース層とゲート酸化膜との間に第2導電型チャネル層を形成した蓄積型チャネルを形成する縦型MOSFETを用いることを特徴とする請求項2ないし12のいずれか1つに記載のブリッジ回路における縦型MOSFETの制御方法。
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