JP6977460B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ＭＯＳトランジスタのゲートに電圧を印加することにより、逆回復電流を低減させていた（例えば、特許文献１参照）。また、第１ダイオード４２ｈにおける第１転流経路を流れる電流ｉｒと、第１ダイオード４２ｈに並列に接続された第２ダイオード４３ｈおよびインダクタンスＬ２を含む第２転流経路を流れる電流ｉ２との電流差（ｉｒ−ｉ２）の平均値を略ゼロにすることにより、オーム損失を低減させていた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１３−１６５４９８号公報
［特許文献２］ 特開２００９−１９５０５４号公報
ターン・オフしたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に流れる逆回復電流は、逆回復損失となり得る。ＭＯＳＦＥＴの逆回復損失は低減することが望ましい。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、ＭＯＳＦＥＴ部と、ダイオード部とを備えてよい。ダイオード部は、ＭＯＳＦＥＴ部に対して逆並列に接続されてよい。半導体装置においては、ＭＯＳＦＥＴ部の逆回復電流がゼロになった時よりも後に、ダイオード部に逆回復電流が流れてよい。
ダイオード部は、ＭＯＳＦＥＴ部の寄生ダイオードの順方向電圧よりも低い順方向電圧を有してよい。
半導体装置は、第１のインダクタンス部と、第２のインダクタンス部とをさらに備えてよい。第１のインダクタンス部は、ＭＯＳＦＥＴ部に直列に接続されてよい。第１のインダクタンス部のインダクタンスはＬａであってよい。第２のインダクタンス部は、ダイオード部に直列に接続されてよい。第２のインダクタンス部のインダクタンスはＬｂであってよい。第１のインダクタンス部のＬａは、第２のインダクタンス部のＬｂよりも小さくてよい。
ＭＯＳＦＥＴ部の逆回復時間をＴｒｒａとし、並列回路部の一端である第１の接続点と、並列回路部の一端とは反対側の一端である第２の接続点との間に印加される電圧をＶＤＤ２とし、ＭＯＳＦＥＴ部に流れる電流をＩＦａとし、ダイオード部に流れる電流をＩＦｂとした場合に、ＩＦａ・Ｌａ＋Ｔｒｒａ・ＶＤＤ２＜ＩＦｂ・Ｌｂが満たされてよい。並列回路部は、ＭＯＳＦＥＴ部および第１のインダクタンス部と、ダイオード部および第２のインダクタンス部とを有してよい。並列回路部においては、ＭＯＳＦＥＴ部および第１のインダクタンス部と、ダイオード部および第２のインダクタンス部とが並列に接続されてよい。
半導体装置は、第３のインダクタンス部および第４のインダクタンス部をさらに備えてよい。第３のインダクタンス部は、並列回路部の第１の接続点に対して直列に接続されてよい。インダクタンスがＬｘである第３のインダクタンス部は、リードフレームの一部により構成されてよい。第４のインダクタンス部は、並列回路部の第２の接続点に対して直列に接続されてよい。インダクタンスがＬｙである第４のインダクタンス部は、リードフレームの一部により構成されてよい。ＬｘおよびＬｙの和は、ＬａおよびＬｂのいずれよりも十分に大きくてよい。
第１のインダクタンス部は、第１のワイヤーと、第１のリードフレームの第１領域とを有してよい。第１領域は、第３のインダクタンス部である第１のリードフレームの一部とは異なってよい。第１領域は、第１のワイヤーと接触してよい。第２のインダクタンス部は、第２のワイヤーと、第１のリードフレームの第２領域とを有してよい。第２領域は、第３のインダクタンス部である第１のリードフレームの一部および第１領域とは異なってよい。第２領域は、第２のワイヤーと接触してよい。第１領域の厚さは、第２領域の厚さよりも大きくてよい。
第１のインダクタンス部は、第１のワイヤーを含んでよい。第２のインダクタンス部は、第２のワイヤーを含んでよい。第４のインダクタンス部は、第３のワイヤーを含んでよい。第３のワイヤーの長さは、第１のワイヤーの長さおよび第２のワイヤーの長さのいずれよりも長くてよく、これに代えて、第３のワイヤーの直径が第１のワイヤーの直径および第２のワイヤーの直径のいずれよりも小さくてよい。
第１のインダクタンス部は、１本以上の第１のワイヤーを含んでよい。第２のインダクタンス部は、１本以上の第２のワイヤーを含んでよい。第４のインダクタンス部は、１本以上の第３のワイヤーを含んでよい。第３のワイヤーの数は、第１のワイヤーの数および第２のワイヤーの数のいずれよりも少なくてよい。
第１のインダクタンス部は、１本以上の第１のワイヤーを含んでよい。第２のインダクタンス部は、２本以上の第２のワイヤーを含んでよい。第１のワイヤーの数は、第２のワイヤーの数よりも少なくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置の一部である等価回路１００を示す図である。 直列に接続された等価回路１００‐１および等価回路１００‐２を有する等価回路５００を示す図である。 等価回路１００‐１において還流電流が減少するときの電流波形の概略を示す図である。 （ａ）から（ｄ）は、各時刻における電流ＩＦａおよびＩＦｂを示す図である。 第１比較例における半導体装置の一部である等価回路３００を示す図である。 第２比較例における半導体装置の一部である等価回路４００を示す図である。 第１実施形態における半導体装置の一部の上面図である。 図７におけるＡ‐Ａ断面図である。 図７におけるＢ‐Ｂ断面図である。 第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の変形例を示す図である。 第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の他の変形例を示す図である。 第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の他の変形例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態における半導体装置の一部である等価回路１００を示す図である。等価回路１００は、例えば、１以上のＭＯＳＦＥＴ半導体チップと１以上のダイオード半導体チップとを有するパワー半導体モジュールの一部である。本例の等価回路１００は、ＭＯＳＦＥＴ部１０、ダイオード部２０、第１のインダクタンス部１２、第２のインダクタンス部２２、第３のインダクタンス部３２および第４のインダクタンス部４２を有する。なお、他の例において、等価回路１００は、第３のインダクタンス部３２および第４のインダクタンス部４２のいずれか一方を省略してもよい。
ＭＯＳＦＥＴ部１０は、ＭＯＳＦＥＴ１１および寄生ダイオード１３を有してよい。ＭＯＳＦＥＴ１１はゲート１５、ソース１６およびドレイン１７を有してよい。ゲート１５、ソース１６およびドレイン１７は、それぞれＭＯＳＦＥＴ半導体チップにおけるゲート電極、ソース電極およびドレイン電極に対応してよい。ドレイン１７に対してソース１６よりも高い所定の電圧を印加した状態においてゲート１５に所定の高電圧を印加するとＭＯＳＦＥＴ１１をターン・オンすることができる。これにより、ドレイン１７からソース１６へ電流を流すことができる。また、ゲート１５に所定の低電圧を印加することによりＭＯＳＦＥＴ１１をターン・オフすると、ドレイン１７からソース１６へ流れる電流を遮断することができる。
寄生ダイオード１３は、ＭＯＳＦＥＴ１１に対して逆並列に接続してよい。寄生ダイオード１３は、ＭＯＳＦＥＴ１１のＰ型ベース層とＮ型ドリフト層とのＰＮ接合により形成されてよい。寄生ダイオードは、内蔵ダイオードと表現されることもあるが、本例においては、一貫して寄生ダイオードと記載する。寄生ダイオード１３におけるアノードおよびカソードは、それぞれＭＯＳＦＥＴ１１のソース１６およびドレイン１７に電気的に接続してよい。ＭＯＳＦＥＴ１１をターン・オフすると、寄生ダイオード１３に起因してＭＯＳＦＥＴ部１０には逆回復電流等の電流が流れる。
ダイオード部２０は、ＭＯＳＦＥＴ部１０に対して逆並列に接続されてよい。ダイオード部２０は、ＭＯＳＦＥＴ１１をターン・オフしたときにアノードからカソードへ電流を流す還流ダイオード（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）として機能してよい。本例において、ダイオード部２０のアノードはＭＯＳＦＥＴ１１のソース１６に電気的に接続し、ダイオード部２０のカソードはＭＯＳＦＥＴ１１のドレイン１７に電気的に接続する。
ダイオード部２０は、ＭＯＳＦＥＴ部１０の寄生ダイオード１３の順方向電圧（順方向電圧をＶＦと称する）よりも低いＶＦを有してよい。なお、等価回路１００が接続された負荷に起因して、オフ状態における等価回路１００には還流電流が流れ得る。ダイオード部２０のＶＦを低減することにより、オフ状態において等価回路１００に流れる還流電流に起因する発熱を低減することができる。本例のダイオード部２０は、金属および半導体の接合により形成されたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤとも称する））であるが、他の例のダイオード部２０はｐｎ接合を有するダイオードであってもよい。
なお、ＳＢＤダイオード素子は、金属層とｎ型の半導体層との主接合領域の周りを囲む様に設けられ、耐圧構造部として機能するｐ型のガードリング領域を有し得る。ｎ型の半導体層とｐ型のガードリング領域とのｐｎ接合に起因して、ＳＢＤダイオード素子においても逆回復電流が流れ得る。
第１のインダクタンス部１２（インダクタンスＬａ）は、ＭＯＳＦＥＴ部１０に直列に接続されてよい。また、第２のインダクタンス部２２（インダクタンスＬｂ）はダイオード部２０に直列に接続されてよい。本例において、第１のインダクタンス部１２の第１端部ａはソース１６に電気的に接続し、第１のインダクタンス部１２の第２端部ｂは第２のインダクタンス部２２の第２端部ｄに電気的に接続する。また、第２のインダクタンス部２２の第１端部ｃはダイオード部２０のアノードに電気的に接続する。
本例において、第１のインダクタンス部１２の第２端部ｂと第２のインダクタンス部２２の第２端部ｄとは、第１の接続点３０において第３のインダクタンス部３２（インダクタンスＬｘ）の第１端部と電気的に接続する。なお、第３のインダクタンス部３２の第２端部を端子Ｂとする。また、本例において、ＭＯＳＦＥＴ１１のドレイン１７とダイオード部２０のカソードとは、第２の接続点４０において第４のインダクタンス部４２（インダクタンスＬｙ）の第２端部と電気的に接続する。なお、第４のインダクタンス部４２の第１端部を端子Ａとする。
本例において、ＭＯＳＦＥＴ部１０および第１のインダクタンス部１２とダイオード部２０および第２のインダクタンス部２２とは、端子Ａ‐端子Ｂ間において並列に接続されており、並列回路部を構成する。第１の接続点３０は当該並列回路部の一端であり、第２の接続点４０は当該並列回路部の一端とは反対側の一端である。本例において、第３のインダクタンス部３２の第１端部は並列回路部の第１の接続点３０に対して直列に接続し、第４のインダクタンス部４２の第２端部は並列回路の第２の接続点４０に対して直列に接続する。
本例においては、端子Ａおよび端子Ｂ間に印加される電源電圧をＶＤＤ１とし、第１の接続点３０および第２の接続点４０間に印加される電圧をＶＤＤ２とする。また、端子Ａの電位は、端子Ｂの電位よりも高いとする。端子Ａには負荷の一端が電気的に接続してよく、端子Ｂには当該負荷の他端が電気的に接続してよい。ＭＯＳＦＥＴ部１０のターン・オンおよびターン・オフに伴い、電圧ＶＤＤ１および電圧ＶＤＤ２は時間に伴い変化してよい。
図２は、直列に接続された等価回路１００‐１および等価回路１００‐２を有する等価回路５００を示す図である。本例において、等価回路１００‐１および１００‐２は同じ構成を有する。等価回路１００‐１はインバータ回路におけるいわゆる下アームとして機能してよく、等価回路１００‐２はインバータ回路におけるいわゆる上アームとして機能してよい。
等価回路１００‐２の端子Ｃは、等価回路１００‐１の端子Ａに対応する。また、等価回路１００‐２の端子Ｄは、等価回路１００‐１の端子Ｂに対応する。なお、図２においては、端子Ａおよび端子Ｄは同一視してもよい。本例において、端子Ｃは、電源部２６０の正側に接続する。また、端子Ａおよび端子Ｄは負荷２７０の一端に接続する。端子Ｂは、負荷２７０の他端および電源部２６０の負側に接続する。
本例の半導体装置は、等価回路５００を１つ有する。等価回路１００‐２のＭＯＳＦＥＴ部１０‐２がターン・オンすることにより、電源部２６０の正側→端子Ｃ→端子Ｄ→負荷２７０→端子Ｂ→電源部２６０の負側の順にオン電流が流れてよい。オン電流を点線にて示す。
また、等価回路１００‐２のＭＯＳＦＥＴ部１０‐２がターン・オフすることにより、等価回路１００‐１および負荷２７０において、端子Ａ→負荷２７０→端子Ｂ→端子Ａの順に還流電流が流れてよい。還流電流を一点鎖線にて示す。その後、再び、等価回路１００‐２のＭＯＳＦＥＴ部１０‐２がターン・オンすると、還流電流は徐々に減少する。この還流電流が徐々に減少する様子を次図において説明する。
図３は、等価回路１００‐１において還流電流が減少するときの電流波形の概略を示す図である。横軸は時間を示し、縦軸の左側は電流を示し、縦軸の右側は電圧を示す。図３においては、ＭＯＳＦＥＴ部１０‐１に流れる還流電流をＩＦａとし、ダイオード部２０‐１に流れる還流電流をＩＦｂとする。また、還流電流ＩＦａを太い実線で示し、還流電流ＩＦｂを太い破線で示す。また、電圧ＶＤＤ２を細い実線で示す。還流電流ＩＦａにおいては端子Ｂから端子Ａの向きに流れる電流を正とし、還流電流ＩＦｂにおいては端子Ｂから端子Ａに流れる電流を正とする。また、第２の接続点４０の電位が第１の接続点３０の電位よりも高い場合に、電圧ＶＤＤ２は正であるとする。
［時刻ｔ０からｔ１］本例において、時刻ｔ０において上アームのＭＯＳＦＥＴ１１‐２はオフ状態である。本例においては時刻ｔ０からｔ１の間、ＭＯＳＦＥＴ部１０‐２がオン状態である期間に負荷２７０に蓄えられたエネルギーが放出されることにより、ＭＯＳＦＥＴ部１０‐１およびダイオード部２０‐１には還流電流が流れる（上述の図２の一点鎖線を参照されたい）。本例では、下アームのＭＯＳＦＥＴ部１０‐１において、ドレイン１７からソース１６へ一定値の電流ＩＦａが流れる。また、ダイオード部２０において、ＭＯＳＦＥＴ部１０よりも大きな一定値の電流ＩＦｂが流れる。
［時刻ｔ１からｔ２］時刻ｔ１において、上アームのＭＯＳＦＥＴ部１０‐２は、ターン・オンする。これにより、等価回路１００‐１を流れる還流電流は減少し始める。なお、本例においては、時刻ｔ１を、電流遮断を開始する時刻と表現する場合がある。本例においては、時刻ｔ１からｔ２までの間、電流ＩＦａおよび電流ＩＦｂは、時間に対して線形に減少する。なお、時刻ｔ２において、電流ＩＦａはゼロになるとする。本例において、時刻ｔ１からｔ２までの時間をＴＩＦ０ａと表現する。
［時刻ｔ２からｔ３］本例においては、時刻ｔ２からｔ３までの間、電流ＩＦａはゼロまたは負である。本例では、上アームのＭＯＳＦＥＴ部１０‐２がターン・オンして次にターン・オフするまでの期間において、電流ＩＦａが最初にゼロまたは負となることをＭＯＳＦＥＴ部１０に逆回復電流が流れると表現する。本例において、電流ＩＦａは、時刻ｔ２以後もしばらくは線形に減少する。そして、電流ＩＦａは、逆回復電流のピーク値であるＩｒｒａとなった時刻を境に増加に転じて線形に増加し、時刻ｔ３においてゼロとなる。つまり、逆回復電流は、時刻ｔ２において流れ始め、ピーク値Ｉｒｒａとなった後、時刻ｔ３においてゼロになる。本例において、時刻ｔ２からｔ３までの時間をＭＯＳＦＥＴ部１０の逆回復時間Ｔｒｒａと表現する。これに対して、電流ＩＦｂは、時刻ｔ２からｔ３の間、時間に対して略一定の傾きで減少し続ける。ただし、電流ＩＦａは、時刻ｔ３においてゼロより大きいかまたはゼロである。なお、電圧ＶＤＤ２は、ＭＯＳＦＥＴ部１０‐１のターン・オンに起因して、時刻ｔ３近傍において徐々に立ち上がり始める。
［時刻ｔ３からｔ４］本例においては、時刻ｔ３からｔ４までの間、電流ＩＦａはゼロである。つまり、時刻ｔ３からｔ４までの間、ＭＯＳＦＥＴ部１０‐１に還流電流は流れない。これに対して、電流ＩＦｂは、時刻ｔ３においては時間に対して略一定の傾きで減少を続けており、時刻ｔ４においてゼロになる。本例においては、時刻ｔ１からｔ４までの時間をＴＩＦ０ｂと表現する。なお、時刻ｔ３からｔ４の間、電圧ＶＤＤ２は、緩やかな立ち上がりを続ける。
［時刻ｔ４からｔ５］本例においては、時刻ｔ４からｔ５までの間、電流ＩＦｂはゼロまたは負である。本例において、電流ＩＦｂがゼロまたは負であることを、ダイオード部２０に逆回復電流が流れると表現する。電流ＩＦｂは、時刻ｔ５において逆回復電流のピーク値であるＩｒｒｂとなる。なお、電圧ＶＤＤ２は、ダイオード部２０が逆回復動作を開始すると時刻ｔ４から急激に立ち上がり始め、電流ＩＦｂがピーク値Ｉｒｒｂとなる時刻ｔ５においてピーク値となる。
［時刻ｔ５からｔ６］本例において、電流ＩＦｂは、ピーク値Ｉｒｒｂとなった時刻ｔ５を境に増加に転じて線形に増加し、時刻ｔ６においてゼロとなる。なお、時刻ｔ６よりも後において電流ＩＦｂはゼロである。電圧ＶＤＤ２は、時刻ｔ５の後、所定の値だけ減少し、時刻ｔ６には一定値（例えば、電源部２６０の電源電圧にほぼ等しい値）となる。
本例においては、ＭＯＳＦＥＴ部１０‐１の逆回復電流がゼロになった時（時刻ｔ３）よりも後である時刻ｔ４においてダイオード部２０‐１に逆回復電流が流れるように、ＬａおよびＬｂ等の各パラメータを調節する。ダイオード部２０‐１が逆回復動作を開始する時刻ｔ４から時刻ｔ６の間において電圧ＶＤＤ２が急激に上昇し始めるので、ＭＯＳＦＥＴ部１０‐１が逆回復動作を終了した時刻ｔ３の後にダイオード部２０‐１が逆回復動作を開始すれば、ＭＯＳＦＥＴ部１０‐１において逆回復電流が流れている間において電圧ＶＤＤ２は低いままである。本例において、ＭＯＳＦＥＴ部１０‐１において逆回復電流が流れている間、ダイオード部２０は順方向電流を遮断している最中であり、電圧ＶＤＤ２はゼロまたは僅かに負であるに過ぎない。本例においては、時刻ｔ３よりも前にダイオード部２０が逆回復動作を開始する場合に比べて、ＭＯＳＦＥＴ部１０‐１における逆回復損失を低減することができる。
なお、ＭＯＳＦＥＴ部１０‐１の逆回復時間Ｔｒｒａを、逆回復電流がその最大値になる時点までの期間Ｔｓと逆回復電流がほぼ０になるまで期間Ｔｄとの和とすると、ソフトリカバリー特性の向上のため、Ｔｄを大きくしてもよい。この場合において、時刻ｔ３よりも前にダイオード部２０‐１が逆回復動作を開始する場合、ＭＯＳＦＥＴ部１０‐１に発生する逆回復損失がより大きくなってしまう傾向がある。一方、本例においては、時刻ｔ３よりも前にダイオード部２０‐１が逆回復動作を開始する場合に比べて、ＭＯＳＦＥＴ部１０‐１における逆回復損失を低減することができる。
上述のように、ＭＯＳＦＥＴ部１０‐１が逆回復動作を終了した後にダイオード部２０‐１が逆回復動作を開始するためには、［数１］を満たせばよい。
［数１］
ＴＩＦ０ａ＋Ｔｒｒａ＜ＴＩＦ０ｂ
次に、［数１］を満たすためには、各パラメータについてどのような条件が必要であるか検討する。時刻ｔ１から時刻ｔ６までの時間において、端子Ａ‐端子Ｂ間に流れる電流ｉの時間変化をｄｉ／ｄｔとすると、ＶＤＤ１は［数２］で表すことができる。なお、「Ｘ・Ｙ」はＸとＹとの積を意味し、「Ｘ／Ｙ」はＸをＹで除すことを意味する。
［数２］
ＶＤＤ１＝｛Ｌｘ＋Ｌｙ＋（Ｌａ・Ｌｂ）／（Ｌａ＋Ｌｂ）｝・（ｄｉ／ｄｔ）
ＬａおよびＬｂのそれぞれが、ＬｘおよびＬｙの和よりも十分に小さい場合、例えば、Ｌａ＜（Ｌｘ＋Ｌｙ／１０）およびＬｂ＜（Ｌｘ＋Ｌｙ／１０）である場合、［数２］は［数３］に近似することができる。
［数３］
ＶＤＤ１＝（Ｌｘ＋Ｌｙ）・（ｄｉ／ｄｔ）
第１のインダクタンス部１２‐１を流れる電流ｉａとし、第２のインダクタンス部２２‐１を流れる電流ｉｂとすると、ｉ＝ｉａ＋ｉｂである。これを変形して、［数４］が得られる。
［数４］
ｄｉ／ｄｔ＝（ｄｉａ／ｄｔ）＋（ｄｉｂ／ｄｔ）
［数２］から［数４］を満たす状況において、ＶＤＤ２、Ｌａ、Ｌｂ、（ｄｉａ／ｄｔ）および（ｄｉｂ／ｄｔ）の関係は、［数５］となる。
［数５］
ＶＤＤ２＝Ｌａ・（ｄｉａ／ｄｔ）＝Ｌｂ・（ｄｉｂ／ｄｔ）
また、時刻ｔ１以降において電流ＩＦａおよび電流ＩＦｂが一定値からゼロまで線形に減少する時間を考慮すれば、（ｄｉａ／ｄｔ）および（ｄｉｂ／ｄｔ）は［数６］および［数７］で表すことができる。
［数６］
ｄｉａ／ｄｔ＝ＩＦａ／ＴＩＦ０ａ
［数７］
ｄｉｂ／ｄｔ＝ＩＦｂ／ＴＩＦ０ｂ
［数５］および［数６］から、［数８］を得ることができる。また、［数５］および［数７］から、［数９］を得ることができる。
［数８］
ＴＩＦ０ａ＝ＩＦａ・（Ｌａ／ＶＤＤ２）
［数９］
ＴＩＦ０ｂ＝ＩＦｂ・（Ｌｂ／ＶＤＤ２）
［数８］および［数９］を［数１］に代入することにより、［数１０］が得られる。
［数１０］
ＩＦａ・Ｌａ＋ＶＤＤ２・Ｔｒｒａ＜ＩＦｂ・Ｌｂ
［数１０］を満たすように、各パラメータを調節することにより、ＭＯＳＦＥＴ部１０‐１における逆回復損失（＝ＩＦａ・ＶＤＤ２）を低減することができる。また、これに伴い、ＭＯＳＦＥＴ部１０‐１の発熱を低減できるので、ＭＯＳＦＥＴ部１０‐１が発熱により破壊されるリスクを低減することができる。
なお、［数２］から［数４］を満たす状況においては、ＶＤＤ１とＶＤＤ２とはほぼ等しいので、［数１０］は［数１１］と表現してもよい。
［数１１］
ＩＦａ・Ｌａ＋ＶＤＤ１・Ｔｒｒａ＜ＩＦｂ・Ｌｂ
図４における（ａ）から（ｄ）は、各時刻における電流ＩＦａおよびＩＦｂを示す図である。矢印は電流の向き（即ち、電流ＩＦａおよびＩＦｂの正負）に対応し、矢印の長さは電流の大きさに対応する。図３の（ａ）は時刻ｔ０からｔ１に対応し、図３の（ｂ）は時刻ｔ１からｔ２に対応する。また、図３の（ｃ）は時刻ｔ２からｔ３における電流ＩＦａの逆回復期間に対応し、図３の（ｄ）は時刻ｔ４からｔ６における電流ＩＦｂの逆回復期間に対応する。なお、図４は下アームに対応する等価回路１００‐１を示すが、図面の見易さを考慮して「‐１」の表記を省略する。例えば、ＭＯＳＦＥＴ部１０‐１は、ＭＯＳＦＥＴ部１０と示す。
上述したＬａおよびＬｂ等の各パラメータの調整が無い場合、一般的に、ＭＯＳＦＥＴ部１０はＳＢＤ素子であるダイオード部２０に比べて逆回復時間が長い。それゆえ、ＭＯＳＦＥＴ部１０における逆回復損失に起因して、ＭＯＳＦＥＴ部１０が発熱し、その後、破壊に至る場合がある。ＭＯＳＦＥＴ部１０をターン・オン及びターン・オフする周波数が高いほど、ＭＯＳＦＥＴ部１０が破壊に至る可能性は高くなる。これを回避するためには、第１比較例および第２比較例に示す手法を採用することも考えられる。ただし、本実施形態と比較して、第１比較例および第２比較例はそれぞれ問題を有している。
図５は、第１比較例における半導体装置の一部である等価回路３００を示す図である。等価回路３００は、第１実施形態における第１のインダクタンス部１２および第２のインダクタンス部２２に代えて、ブロッキングダイオード３１０を有する。第１比較例は、この点において第１実施形態と異なる。ブロッキングダイオード３１０のアノードは第２の接続点４０に電気的に接続し、同カソードはドレイン１７に電気的に接続する。第１比較例においては、ＭＯＳＦＥＴ１１がターン・オンするためには、第１実施形態に比べてブロッキングダイオード３１０のＶＦだけ損失が増加するという問題がある。また、ブロッキングダイオード３１０の分だけ、部品点数が増加し、半導体装置が大型化するという問題がある。
図６は、第２比較例における半導体装置の一部である等価回路４００を示す図である。等価回路４００は、第１比較例におけるブロッキングダイオード３１０を有しない。ただし、等価回路４００においては、ＭＯＳＦＥＴ部１０として機能する半導体チップのチップ面積をダイオード部２０として機能する半導体チップのチップ面積よりも小さくして、寄生ダイオード１３のＶＦ１３をダイオード部２０のＶＦ２０よりも大きくする。これにより、ＭＯＳＦＥＴ部１０の寄生ダイオード１３が通電することを防ぐ。本例は、係る点において第１比較例と異なる。ただし、第２比較例においては、ＭＯＳＦＥＴ部１０のチップ面積が縮小したことに伴い、ＭＯＳＦＥＴ１１のオン抵抗が増加する問題がある。
図７は、第１実施形態における半導体装置の一部の上面図である。図７においては、右手系を構成するＸ、ＹおよびＺ軸を合わせて示す。Ｘ、ＹおよびＺ軸は、半導体装置の相対的な方向を示すために用いる。Ｚ軸方向は、必ずしも重力方向と平行でなくてよい。本明細書において、Ｚ軸方向と平行な方向を指す表現として「上」および「下」等を用いる場合があるが、これらの用語もまた重力方向における上下方向に限定されない。
本例の半導体装置は、回路パターン基板１６０と、第１の半導体チップ１１０および第２の半導体チップ１２０と、複数の第１のワイヤー１４および複数の第２のワイヤー２４と、第１のリードフレーム３４と、第２のリードフレーム４４と、複数の第３のワイヤーとを有する。本例の第１の半導体チップ１１０および第２の半導体チップ１２０は、回路パターン基板１６０上に設けられる。回路パターン基板１６０は、例えば、絶縁層上に銅で形成された配線パターンを有する基板である。本例において、第１の半導体チップ１１０はＭＯＳＦＥＴ部１０として機能する半導体チップであり、第２の半導体チップ１２０はダイオード部２０として機能する半導体チップである。
第１の半導体チップ１１０において、ドレイン１７は半田層を介して回路パターン基板１６０の配線パターンと電気的に接続してよく、ソース１６は第１のワイヤー１４を介して第１のリードフレーム３４に電気的に接続してよい。また、第２の半導体チップ１２０において、カソードは半田層を介して回路パターン基板１６０の配線パターンと電気的に接続してよく、アノードは第２のワイヤー２４を介して第１のリードフレーム３４に電気的に接続してよい。
第１のインダクタンス部１２は、第１のワイヤー１４と、第１領域１８とを有してよい。第１領域１８は、第１のリードフレーム３４のＸ軸方向における延伸部の一部であり且つ第１のワイヤー１４と接触する部分である。本例において第１のインダクタンス部１２のインダクタンスは、複数の第１のワイヤー１４のインダクタンスと、第１領域１８のインダクタンスとの和である。
第２のインダクタンス部２２は、第２のワイヤー２４と、第２領域２８とを有してよい。第２領域２８は、第１領域１８とは異なり、第１のリードフレーム３４のＸ軸方向における延伸部の他の一部であり且つ第２のワイヤー２４と接触する部分である。本例において第２のインダクタンス部２２のインダクタンスは、複数の第２のワイヤー２４のインダクタンスと、第２領域２８のインダクタンスとの和である。
また、第３のインダクタンス部３２は、第１のリードフレーム３４の一部であるＹ軸方向の延伸部を有してよい。本例において、第１のリードフレーム３４のＹ軸方向における延伸部は、それぞれ第１のリードフレーム３４のＸ軸方向における延伸部の一部である第１領域１８および第２領域２８とは、異なる領域である。これに対して、本例の第４のインダクタンス部４２は、複数の第３のワイヤー４６と、第２のリードフレーム４４のＹ軸方向における延伸部と、第２のリードフレーム４４におけるＸ軸方向とＹ軸方向との交差部であって複数の第３のワイヤー４６が接触する部分とを有する。
第１のインダクタンス部１２のＬａは、第２のインダクタンス部２２のＬｂよりも小さくてよい。インダクタンスＬｂは、Ｌａの１．１倍以上であってよく、２倍以上であってよく、５倍以上であってもよい。このことは、［数１０］の左辺を右辺よりも小さくすることに寄与してよい。つまり、Ｌａ＜Ｌｂとすることは、ＭＯＳＦＥＴ部１０の電流ＩＦａをダイオード部２０の電流ＩＦｂに比べて速やかに遮断することに寄与し得る。
また、［数２］および［数３］において説明したように、第１のリードフレーム３４のインダクタンスＬｘおよびＬｙの和は、インダクタンスＬａおよびＬｂのいずれよりも十分に大きくてよい。例えば、第１のリードフレーム３４のＹ軸方向の延伸長さを、第１のワイヤー１４の長さおよび第２のワイヤー２４の長さのいずれよりも長くすることにより、ＬｘおよびＬｙの和をＬａおよびＬｂのいずれよりも十分に大きくすることができる。
図８は、図７におけるＡ‐Ａ断面図である。Ａ‐Ａ断面は、第１のリードフレーム３４、第１のワイヤー１４および第２のワイヤー２４を通るＸ‐Ｚ面に平行な断面図である。本例においては、第１領域１８の厚さ１９を第２領域２８の厚さ２９よりも大きくすることにより、第１のインダクタンス部１２のＬａを第２のインダクタンス部２２のＬｂよりも小さくする。これにより、Ｌａ＜Ｌｂを実現する。
図９は、図７におけるＢ‐Ｂ断面図である。Ｂ‐Ｂ断面は、第１のリードフレーム３４の第１領域１８、回路パターン基板１６０および第１の半導体チップ１１０を通るＹ‐Ｚ面に平行な断面図である。本例において、第１のワイヤー１４は、第１のリードフレーム３４の第１領域１８上にボールボンディングされており（図９においてＢと示す）、第１の半導体チップ１１０上にステッチボンディングされている（図９においてＳと示す）。このように、第１のワイヤー１４は、Ｙ軸方向において、第１のリードフレーム３４の第１領域１８と一箇所で電気的に接続し、且つ、第１の半導体チップ１１０のソース１６と一箇所で電気的に接続する。なお、Ｙ軸方向は、第１の方向の一例である。
第１実施形態においては、（ｉ）第１のリードフレーム３４の厚さ１９を厚さ２９に比べて大きくすることにより、インダクタンスＬａに比べてインダクタンスＬｂを大きくした。ただし、Ｌａ＜Ｌｂを実現するためには、（ｉｉ）第１のワイヤー１４の本数を第２のワイヤー２４の本数を少なくすることにより、インダクタンスＬａをインダクタンスＬｂよりも小さくしてもよい。Ｌａ＜Ｌｂを実現するためには、（ｉ）および（ｉｉ）のうちいずれか一つを適用してよく、全てを適用してもよい。
図１０は、第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の変形例を示す図である。本例において、第３のワイヤー４６の長さＬ３は、第１のワイヤー１４の長さＬ１および第２のワイヤー２４の長さＬ２のいずれよりも長い。なお、ワイヤーの長さＬとはＸ‐Ｙ平面視におけるワイヤーの長さではなく、実際のワイヤーの長さ（例えば、Ｙ‐Ｚ平面視におけるワイヤーの長さ）を意味する。Ｙ‐Ｚ平面視における各ワイヤーを、各ワイヤーの横に示す。本例では、ワイヤーの長さを調節することにより、第４のインダクタンス部４２のＬｙを第１のインダクタンス部１２のＬａおよび第２のインダクタンス部２２のＬｂのいずれよりも大きくする。これにより、ＬｘおよびＬｙの和を、ＬａおよびＬｂのいずれよりも十分に大きくすることができる。
図１１は、第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の他の変形例を示す図である。本例において、第３のワイヤー４６の直径Ｒ３は、第１のワイヤー１４の直径Ｒ１および第２のワイヤー２４の直径Ｒ２のいずれよりも小さい。本例では、ワイヤーの直径を調節することにより、第４のインダクタンス部４２のＬｙを第１のインダクタンス部１２のＬａおよび第２のインダクタンス部２２のＬｂのいずれよりも大きくする。これにより、ＬｘおよびＬｙの和を、ＬａおよびＬｂのいずれよりも十分に大きくすることができる。
図１２は、第１のワイヤー１４、第２のワイヤー２４、および、第３のワイヤー４６の他の変形例を示す図である。第１のインダクタンス部１２は１本以上の第１のワイヤー１４を含んでよく、第２のインダクタンス部２２は１本以上の第２のワイヤー２４を含んでよく、第４のインダクタンス部４２は１本以上の第３のワイヤー４６を含んでよい。本例では、第４のインダクタンス部４２は２本の第１のワイヤー１４を含み、第１のインダクタンス部１２および第２のインダクタンス部２２の各々は４本のワイヤーを含む。本例では、第３のワイヤー４６の数は、第１のワイヤー１４の数および第２のワイヤー２４の数のいずれよりも少ない。このように、ワイヤーの数を調節することにより、第４のインダクタンス部４２のＬｙを第１のインダクタンス部１２のＬａおよび第２のインダクタンス部２２のＬｂのいずれよりも大きくする。これにより、ＬｘおよびＬｙの和を、ＬａおよびＬｂのいずれよりも十分に大きくすることができる。
なお、図１０から図１２では、第４のインダクタンス部４２のＬｙを大きくすることにより、ＬｘおよびＬｙの和を、ＬａおよびＬｂのいずれよりも十分に大きくした。しかし、第３のインダクタンス部３２のＬｘを大きくすることにより、ＬｘおよびＬｙの和を、ＬａおよびＬｂのいずれよりも十分に大きくしてもよい。また、ＬｘおよびＬｙの双方を大きくしてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＭＯＳＦＥＴ部、１１・・ＭＯＳＦＥＴ、１２・・第１のインダクタンス部、１３・・寄生ダイオード、１４・・第１のワイヤー、１５・・ゲート、１６・・ソース、１７・・ドレイン、１８・・第１領域、１９・・厚さ、２０・・ダイオード部、２２・・第２のインダクタンス部、２４・・第２のワイヤー、２８・・第２領域、２９・・厚さ、３０・・第１の接続点、３２・・第３のインダクタンス部、３４・・第１のリードフレーム、４０・・第２の接続点、４２・・第４のインダクタンス部、４４・・第２のリードフレーム、４６・・第３のワイヤー、１００・・等価回路、１１０・・第１の半導体チップ、１２０・・第２の半導体チップ、１６０・・回路パターン基板、２６０・・電源部、２７０・・負荷、３００・・等価回路、３１０・・ブロッキングダイオード、４００・・等価回路、５００・・等価回路

Claims (7)

  1. ＭＯＳＦＥＴ部と、
    前記ＭＯＳＦＥＴ部に対して逆並列に接続されるダイオード部と、
    前記ＭＯＳＦＥＴ部に直列に接続され、インダクタンスがＬ ａ である第１のインダクタンス部と、
    前記ダイオード部に直列に接続され、インダクタンスがＬ ｂ である第２のインダクタンス部と
    を備え、
    前記ＭＯＳＦＥＴ部の逆回復電流がゼロになった時よりも後に、前記ダイオード部に逆回復電流が流れ、
    前記第１のインダクタンス部の前記Ｌ ａ は、前記第２のインダクタンス部の前記Ｌ ｂ よりも小さく、
    前記ＭＯＳＦＥＴ部の逆回復時間をＴ ｒｒａ とし、
    前記ＭＯＳＦＥＴ部および前記第１のインダクタンス部と、前記ダイオード部および前記第２のインダクタンス部とを有し、前記ＭＯＳＦＥＴ部および前記第１のインダクタンス部と、前記ダイオード部および前記第２のインダクタンス部とが並列に接続された並列回路部において、前記並列回路部の一端である第１の接続点と、前記並列回路部の一端とは反対側の一端である第２の接続点との間に印加される電圧をＶ ＤＤ２ とし、
    前記ＭＯＳＦＥＴ部に流れる電流をＩ Ｆａ とし、
    前記ダイオード部に流れる電流をＩ Ｆｂ とした場合に、
    Ｉ Ｆａ ・Ｌ ａ ＋Ｔ ｒｒａ ・Ｖ ＤＤ２ ＜Ｉ Ｆｂ ・Ｌ ｂ
    が満たされる
    半導体装置。
  2. 前記ダイオード部は、前記ＭＯＳＦＥＴ部の寄生ダイオードの順方向電圧よりも低い順方向電圧を有する
    請求項１に記載の半導体装置。
  3. 前記並列回路部の前記第１の接続点に対して直列に接続され、第１のリードフレームの一部により構成されており、インダクタンスがＬｘである第３のインダクタンス部と、
    前記並列回路部の前記第２の接続点に対して直列に接続され、第２のリードフレームの一部により構成されており、インダクタンスがＬｙである第４のインダクタンス部と
    をさらに備え、
    前記ＬｘおよびＬｙの和は、前記Ｌａおよび前記Ｌｂのいずれよりも十分に大きい
    請求項１または２に記載の半導体装置。
  4. 前記第１のインダクタンス部は、
    第１のワイヤーと、
    前記第１のリードフレームの前記一部とは異なり且つ前記第１のワイヤーと接触する前記第１のリードフレームの第１領域と
    を有し、
    前記第２のインダクタンス部は、
    第２のワイヤーと、
    前記第１のリードフレームの前記一部および前記第１領域とは異なり、且つ、前記第２のワイヤーと接触する前記第１のリードフレームの第２領域と
    を有し、
    前記第１領域の厚さは、前記第２領域の厚さよりも大きい
    請求項３に記載の半導体装置。
  5. 前記第１のインダクタンス部は、第１のワイヤーを含み、
    前記第２のインダクタンス部は、第２のワイヤーを含み、
    前記第４のインダクタンス部は、第３のワイヤーを含み、
    前記第３のワイヤーの長さが前記第１のワイヤーの長さおよび前記第２のワイヤーの長さのいずれよりも長い、または、前記第３のワイヤーの直径が前記第１のワイヤーの直径および前記第２のワイヤーの直径のいずれよりも小さい
    請求項３または４に記載の半導体装置。
  6. 前記第１のインダクタンス部は、１本以上の第１のワイヤーを含み、
    前記第２のインダクタンス部は、１本以上の第２のワイヤーを含み、
    前記第４のインダクタンス部は、１本以上の第３のワイヤーを含み、
    前記第３のワイヤーの数は、前記第１のワイヤーの数および前記第２のワイヤーの数のいずれよりも少ない
    請求項３から５のいずれか一項に記載の半導体装置。
  7. ＭＯＳＦＥＴ部と、
    前記ＭＯＳＦＥＴ部に対して逆並列に接続されるダイオード部と、
    前記ＭＯＳＦＥＴ部に直列に接続され、インダクタンスがＬ ａ である第１のインダクタンス部と、
    前記ダイオード部に直列に接続され、インダクタンスがＬ ｂ である第２のインダクタンス部と
    を備え、
    前記ＭＯＳＦＥＴ部の逆回復電流がゼロになった時よりも後に、前記ダイオード部に逆回復電流が流れ、
    前記第１のインダクタンス部の前記Ｌ ａ は、前記第２のインダクタンス部の前記Ｌ ｂ よりも小さく、
    前記第１のインダクタンス部は、１本以上の第１のワイヤーを含み、
    前記第２のインダクタンス部は、２本以上の第２のワイヤーを含み、
    前記第１のワイヤーの数は、前記第２のワイヤーの数よりも少ない
    半導体装置。
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