JP7293176B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。ＧａＮ系のトランジスタでは、ゲートに電圧を印加しない限り導通しないノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百Ｖ～１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタを接続したカスコード接続を行うことにより、ノーマリーオフ動作を実現する回路構成が提案されている。
また、ドレイン－ソース間を流れる主回路電流とゲート－ソース間を流れる駆動電流がソースインダクタンスを共有する回路構成の場合、主回路電流の時間変化に伴いソースインダクタンスに発生する起電力のため、駆動電流も変調されてしまう。これに伴い発生する、パワー半導体デバイスの立ち上がり速度や立ち下がり速度の低下といった遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギングが問題となっていた。そこで、主回路電流とゲート駆動電流がソースインダクタンスを共有しない、ケルビン接続を用いた回路構成が提案されている。
特開２０１４－２２９８２３号公報
本発明が解決しようとする課題は、多様な使用態様に適用可能である半導体装置を提供することにある。
実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するn型チャネルノーマリーオフトランジスタ（以下n型ノーマリーオフトランジスタ）と、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、を有する半導体パッケージと、半導体パッケージに設けられ、第１電極に電気的に接続された第１端子と、半導体パッケージに設けられ、第２電極又は第３電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第２端子と、半導体パッケージに設けられ、第４電極に電気的に接続された第３端子と、半導体パッケージに設けられ、第１制御電極に電気的に接続された第４端子と、半導体パッケージに設けられ、第２制御電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第５端子と、を備える半導体装置である。
第１実施形態の電力変換システムの模式図である。 第１実施形態の半導体装置の回路図である。 第１実施形態の半導体装置の模式上面図である。 第１実施形態の半導体装置の第１使用態様を示す回路図である。 第１実施形態の半導体装置の第１使用態様を示す模式上面図である。 第１実施形態の半導体装置の第２使用態様を示す模式上面図である。 第１実施形態の半導体装置の第３使用態様を示す模式上面図である。 第１実施形態の半導体装置の第４使用態様を示す回路図である。 第１実施形態の半導体装置の第４使用態様を示す模式上面図である。 第１実施形態の半導体装置の第５使用態様を示す回路図である。 第１実施形態の半導体装置の第５使用態様を示す模式上面図である。 第１実施形態の半導体装置の第６使用態様を示す回路図である。 第１実施形態の半導体装置の第７使用態様を示す回路図である。 Ｖｇ＿ｏｎの一例を示す模式図である。 第１実施形態の比較形態となる半導体装置の回路図である。 第１実施形態の作用効果を説明するグラフである。 第２実施形態の半導体装置の回路図である。 第３実施形態の半導体装置の回路図である。 第３実施形態の半導体装置の模式上面図である。 第４実施形態の半導体装置の模式上面図である。 第５実施形態の半導体装置の模式上面図である。 第６実施形態の半導体装置の回路図である。 第６実施形態の半導体装置の模式上面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
また、本明細書中、半導体装置とは、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュール、又は、ディスクリート半導体等の複数の素子にこれらの素子を駆動する駆動回路や自己保護機能を組み込んだインテリジェントパワーモジュール、あるいは、パワーモジュールやインテリジェントパワーモジュールを備えたシステム全体を包含する概念である。
また、本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
（第１実施形態）
実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するn型チャネルノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第２制御電極に電気的に接続された第１アノードと、第３電極に電気的に接続された第１カソードと、を有する第１ダイオードと、第１電極に電気的に接続された第２アノードと、第２電極に電気的に接続された第２カソードと、を有するツェナーダイオードと、を有する半導体パッケージと、半導体パッケージに設けられ、第１電極に電気的に接続された第１端子と、半導体パッケージに設けられ、第１電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第２端子と、半導体パッケージに設けられ、第４電極に電気的に接続された第３端子と、半導体パッケージに設けられ、第１制御電極に電気的に接続されたそれぞれ第１方向に並ぶ複数第４端子と、半導体パッケージに設けられ、第２制御電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第５端子と、を備える半導体装置
図１は、本実施形態の電力変換システム９００の模式図である。
電力変換システム９００は、電力変換装置８００と、モーター８１０と、を備える。
電力変換装置８００は、トランジスタ６００ａ、６００ｂ、６００ｃ、６００ｄ、６００ｅ及び６００ｆと、直流電源３００と、コンバータ４００と、平滑コンデンサ５００と、を備える。なお、後述するように、トランジスタ６００ａ、６００ｂ、６００ｃ、６００ｄ、６００ｅ及び６００ｆは、複数のトランジスタ、及びその他の素子等を含んでいてもかまわない。
直流電源３００は、直流電圧を出力する。コンバータ４００はＤＣ－ＤＣコンバータであり、直流電源３００が出力した直流電圧を、他の直流電圧に変換する。平滑コンデンサ５００は、コンバータ４００によって出力された電圧を平滑化する。
トランジスタ６００ａ、６００ｂ、６００ｃ、６００ｄ、６００ｅ及び６００ｆのそれぞれは、後述する半導体装置１００を有する。トランジスタ６００ａ、６００ｂ、６００ｃ、６００ｄ、６００ｅ及び６００ｆにより、平滑コンデンサ５００によって平滑化された直流電圧は交流に変換される。
例えば、トランジスタ６００ａは、第１トランジスタ電極６０２と第２トランジスタ電極６０４を有する。また、トランジスタ６００ｂは第３トランジスタ電極６０６と第４トランジスタ電極６０８を有する。トランジスタ６００ａとトランジスタ６００ｂは、第１トランジスタ電極６０２と第４トランジスタ電極６０８が電気的に接続されることにより、互いに電気的に接続されている。
同様に、トランジスタ６００ｃとトランジスタ６００ｄ及びトランジスタ６００ｅとトランジスタ６００ｆは、それぞれ互いに電気的に接続されている。
モーター８１０は、コイル８１０ｕ、８１０ｖ及び８１０ｗを有する。コイル８１０ｕ、８１０ｗ及び８１０ｖの一端は、互いに中性点８２０において電気的に接続されている。コイル８１０ｕの他端は、トランジスタ６００ａとトランジスタ６００ｂの間に電気的に接続されている。コイル８１０ｖの他端は、トランジスタ６００ｃとトランジスタ６００ｄの間に電気的に接続されている。また、コイル８１０ｗの他端は、トランジスタ６００ｅとトランジスタ６００ｆの間に電気的に接続されている。
なお、本実施形態の電力変換装置８００におけるグランドは、例えば、複数設けられた平滑コンデンサ５００の間に電気的に接続されていても良い。また、例えば、電力変換装置８００におけるグランドは、トランジスタ６００ｂとトランジスタ６００ｄとトランジスタ６００ｆが互いに電気的に接続された電線に、電気的に接続されていても良い。
図２は、本実施形態の半導体装置１００の回路図である。本実施形態の半導体装置１００は、例えば、定格電圧が６００Ｖや１２００Ｖのパワーモジュールである。
半導体装置１００は、ｎ型ノーマリーオフトランジスタ１０と、ノーマリーオントランジスタ２０と、第１ダイオード４０と、ツェナーダイオード８０と、第１端子１０１と、第２端子１０２と、第３端子１０３と、第４端子１０４と、第５端子１０５と、半導体パッケージ１１０と、を備える。
ｎ型ノーマリーオフトランジスタ１０は、第１電極１１と、第２電極１２と、第１制御電極１３と、を有する。
ｎ型ノーマリーオフトランジスタ１０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。ｎ型ノーマリーオフトランジスタ１０は、例えば、Ｓｉ（シリコン）半導体を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第１電極１１はソース電極であり、第２電極１２はドレイン電極であり、第１制御電極１３はゲート電極である。また、ｎ型ノーマリーオフトランジスタ１０は、、アノード１５と、カソード１６と、を有するボディダイオード（寄生ダイオード）１４を有する。また、ｎ型ノーマリーオフトランジスタ１０の耐圧は、例えば、１０Ｖ以上５０Ｖ以下である。
ノーマリーオントランジスタ２０は、第３電極２１と、第４電極２２と、第２制御電極２３と、を有する。第３電極２１は、第２電極１２に電気的に接続されている。
ノーマリーオントランジスタ２０は、ゲートに電圧を入力しない場合にもドレイン電流が流れるトランジスタである。ノーマリーオントランジスタ２０は、例えば、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第３電極２１はソース電極であり、第４電極２２はドレイン電極であり、第２制御電極２３はゲート電極である。
ノーマリーオントランジスタ２０の耐圧は、ｎ型ノーマリーオフトランジスタ１０の耐圧より高い。ノーマリーオントランジスタ２０の耐圧は、例えば、４０Ｖ以上３５００Ｖ以下である。
本実施形態の半導体装置１００は、ｎ型ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０を直列に電気的に接続することにより、ノーマリーオフ動作を実現するものである。例えば、半導体装置１００がトランジスタ６００ｂ（図１）に用いられる場合、第３トランジスタ電極６０６は第１電極１１に電気的に接続され、第４トランジスタ電極６０８は第４電極２２に電気的に接続されている。
第１ダイオード４０は、第１アノード４１と、第１カソード４２と、を有する。第１アノード４１は、第２制御電極２３に電気的に接続されている。第１カソード４２は、第３電極２１に電気的に接続されている。第１ダイオード４０は、応答速度の速いショットキーバリアダイオードであることが好ましい。なお、第１ダイオード４０は、ＰＮ接合ダイオードであっても、好ましく用いることができる。第１ダイオード４０の用途は、後述する、実施形態の半導体装置１００の第７使用態様において記載する。
ツェナーダイオード８０は、第２アノード８１と、第２カソード８２と、を有する。第２アノード８１は、第１電極１１に電気的に接続されている。また、第２カソード８２は、第２電極１２に電気的に接続されている。言い換えると、ツェナーダイオード８０は、ｎ型ノーマリーオフトランジスタ１０に対して並列に接続されている。ｎ型ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の接続部にサージ等による過電圧が生じた場合、過電圧がツェナー電圧に達した時点で、電荷がツェナーダイオード８０に逃がされる。そのため、接続部の電圧上昇が抑制され、ノーマリーオントランジスタ２０のゲート絶縁膜のリーク電流の増大やゲート絶縁膜の破壊が抑制される。
ｎ型ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、第１ダイオード４０及びツェナーダイオード８０は、半導体パッケージ１１０内に設けられている。言い換えると、半導体パッケージ１１０は、ｎ型ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０、第１ダイオード４０及びツェナーダイオード８０を有する。
第１端子１０１は、半導体パッケージ１１０に設けられ、第１電極１１に電気的に接続されている。第１端子１０１は、例えば、半導体装置１００のソース端子として用いられる。
第２端子１０２は、半導体パッケージ１１０に設けられ、第１電極１１に電気的に接続されている。第２端子１０２は、例えば、半導体装置１００にケルビン接続を行うための端子として用いられる。
第３端子１０３は、半導体パッケージ１１０に設けられ、第４電極２２に電気的に接続されている。第３端子１０３は、例えば、半導体装置１００のドレイン端子として用いられる。
第４端子１０４は、半導体パッケージ１１０に設けられ、第１制御電極１３に電気的に接続されている。第４端子１０４は、例えば、ｎ型ノーマリーオフトランジスタ１０にゲート信号を入力するために用いられる。
第５端子１０５は、半導体パッケージ１１０に設けられ、第２制御電極２３に電気的に接続されている。第５端子１０５は、例えば、ノーマリーオントランジスタ２０にゲート信号を入力するために用いられる。
図３は、本実施形態の半導体装置１００の模式上面図である。
図３（ａ）は、本実施形態の半導体装置１００の模式上面図である。図３（ｂ）は、本実施形態の半導体装置１００の模式上面図の一部の一例である。
ｎ型ノーマリーオフトランジスタ１０は、例えば、縦型のＳｉ－ＭＯＳＦＥＴであり、上面に第１電極１１及び第１制御電極１３が設けられている。第１電極１１は、例えば、ボンディングワイヤ１１６を介して、第１端子１０１に電気的に接続されている。また、第１電極１１は、例えば、ボンディングワイヤ１２２を介して、第２端子１０２に電気的に接続されている。図示しないｎ型ノーマリーオフトランジスタ１０の下面に、第２電極１２が設けられている。第２電極１２は、例えば、Ｃｕ（銅）上にニッケル、パラジウム、金などのメッキ処理がされた金属製の板１１２に電気的に接続されている。第１制御電極１３は、ボンディングワイヤ１２４を介して、第４端子１０４に電気的に接続されている。
ツェナーダイオード８０の第２アノード８１は、ツェナーダイオード８０の上面に設けられている。第２アノード８１は、例えば、ボンディングワイヤ１１４を介して、第１端子１０１に電気的に接続されている。すなわち、第２アノード８１は、例えば、ボンディングワイヤ１１４、第１端子１０１及びボンディングワイヤ１１６を介して、第１電極１１に電気的に接続されている。また、図示しないツェナーダイオード８０の下面に、第２カソード８２が設けられている。第２カソード８２は、例えば、板１１２に電気的に接続されている。そして、第２カソード８２は、例えば、板１１２を介して、第２電極１２に電気的に接続されている。
ノーマリーオントランジスタ２０の第３電極２１、第４電極２２及び第２制御電極２３は、ノーマリーオントランジスタ２０の上面に設けられている。第３電極２１は、例えば、ボンディングワイヤ１２６を介して、板１１２に接続されている。すなわち、第３電極２１は、例えば、ボンディングワイヤ１２６及び板１１２を介して、第２電極１２に電気的に接続されている。第４電極２２は、例えば、ボンディングワイヤ１２８を介して、第３端子１０３に電気的に接続されている。第２制御電極２３は、例えば、ボンディングワイヤ１１８を介して、第５端子１０５に電気的に接続されている。
第１ダイオード４０の第１アノード４１は、第１ダイオード４０の上面に設けられている。第１アノード４１は、例えば、ボンディングワイヤ１２０を介して、第５端子１０５に電気的に接続されている。すなわち、第１アノード４１は、ボンディングワイヤ１２０、第５端子１０５及びボンディングワイヤ１１８を介して、第２制御電極２３に電気的に接続されている。また、図示しない第１ダイオード４０の下面に、第１カソード４２が設けられている。第１カソード４２は、板１１２及びボンディングワイヤ１２６を介して、第３電極２１に電気的に接続されている。
なお、本実施形態の半導体装置１００に用いられるボンディングワイヤの材質や本数は、特に限定されるものではない。また、ボンディングワイヤに限らず、図２１に図示するように、金属プレートによる接続でも構わない。
半導体装置１００は、第２端子１０２としての、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃを有する。複数の第２端子１０２ａ、１０２ｂ及び１０２ｃは、端子１０２ｄにより互いに電気的に接続されている。
また、半導体装置１００は、第５端子としての、複数の第５端子１０５ａ、１０５ｂ及び１０５ｃを有する。第５端子１０５ａ、１０５ｂ及び１０５ｃは、端子１０５ｄにより互いに電気的に接続されている。
同様に、半導体装置１００は、第１端子１０１としての、互いに電気的に接続された、複数の第１端子１０１ａ、１０１ｂ、１０１ｃ、、、、１０１ｑを有する。尚、第１端子１０１ａ、１０１ｂ、１０１ｃ、、、、１０１ｑは、分離されていなくても構わない。また、半導体装置１００は、第３端子１０３としての、互いに電気的に接続された、複数の第３端子１０３ａ、１０３ｂ、１０３ｃ、、、、１０３ｑを有する。なお、半導体装置１００は、さらに、他の端子である、端子１０６としての端子１０６ａ、１０６ｂ、１０６ｃ、、、、１０６ｋ及び端子１０７としての端子１０７ａ、１０７ｂ、１０７ｃ及び１０７ｄ、を有していても良い。
尚、第３端子１０３ａ、１０３ｂ、１０３ｃ、、、、１０３ｑは、図２０で図示するように、分離されていなくても構わない。第２端子１０２、第５端子１０５、第１端子１０１、端子１０６及び端子１０７についても同様である。
例えば、図３（ｂ）に示すように、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃは、それぞれ仮想直線ｌ１によって通過されている。また、複数の第５端子１０５ａ、１０５ｂ及び１０５ｃは、それぞれ仮想直線ｌ１によって通過されている。言い換えると、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃは、第１方向に並んでいる。また、複数の第５端子１０５ａ、１０５ｂ及び１０５ｃは、第１方向に並んでいる。ここで、第１方向は、例えば第１端子１０１と第３端子１０３が対向している方向である。
なお、仮想直線ｌ１は、実際に半導体装置１００に記載されたり、設けられたりしているものではない。
また、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと複数の第５端子１０５ａ、１０５ｂ及び１０５ｃは、半導体パッケージ１１０の端部に設けられていることが好ましい。
また、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと複数の第５端子１０５ａ、１０５ｂ及び１０５ｃの間には、第１端子１０１、第３端子１０３及び第４端子１０４のいずれも設けられていないことが好ましい。言い換えると、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと複数の第５端子１０５ａ、１０５ｂ及び１０５ｃは、第１端子１０１、第３端子１０３及び第４端子１０４のいずれも介さずに互いに隣接して設けられていることが好ましい。
また、第４端子１０４は、半導体パッケージ１１０の端部に設けられていることが好ましい。
また、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと第４端子１０４の間には、第１端子１０１、第３端子１０３及び第４端子１０５のいずれも設けられていないことが好ましい。言い換えると、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと第４端子１０４は、第１端子１０１、第３端子１０３及び第５端子１０５のいずれも介さずに互いに隣接して設けられていることが好ましい。
なお、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃの個数は、本実施形態の半導体装置１００においては３個であるが、３個に限定されるものではない。また、複数の第５端子１０５ａ、１０５ｂ及び１０５ｃの個数は、本実施形態の半導体装置１００においては３個であるが、３個に限定されるものではない。
図４は、本実施形態の半導体装置１００の第１使用態様を示す回路図である。チップ抵抗器１５０としてのチップ抵抗器１５０ａは、第６端子１５２としての第６端子１５２ａ及び第７端子１５４としての第７端子１５４ａを有する。そして、第６端子１５２ａは第２端子１０２に電気的に接続され、第７端子１５４ａは第５端子１０５に電気的に接続されている。チップ抵抗器１５０ａは、例えば、長辺０．６ｍｍ、短辺０．３ｍｍの、０６０３型チップ抵抗器である。
図５は、本実施形態の半導体装置１００の第１使用態様を示す模式上面図である。第６端子１５２ａは、金属板１４２を介して、第２端子１０２としての第２端子１０２ａに電気的に接続されている。また、第７端子１５４ａは、金属板１４０を介して、第５端子１０５ｃに電気的に接続されている。
図６は、本実施形態の半導体装置１００の第２使用態様を示す模式上面図である。チップ抵抗器１５０としてのチップ抵抗器１５０ｂは、第６端子１５２としての第６端子１５２ｂ及び第７端子１５４としての第７端子１５４ｂを有する。そして、第６端子１５２ｂは第２端子１０２としての第２端子１０２ａに電気的に接続され、第７端子１５４ｂは第５端子１０５としての第５端子１０５ｂに電気的に接続されている。チップ抵抗器１５０ｂは、例えば、長辺１．０ｍｍ、短辺０．５ｍｍの、１００５型チップ抵抗器である。
図７は、本実施形態の半導体装置１００の第３使用態様を示す模式上面図である。チップ抵抗器１５０としてのチップ抵抗器１５０ｃは、第６端子１５２としての第６端子１５２ｃ及び第７端子１５４としての第７端子１５４ｃを有する。そして、第６端子１５２ｃは第２端子１０２としての第２端子１０２ｂに電気的に接続され、第７端子１５４ｃは第５端子１０５としての第５端子１０５ｂに電気的に接続されている。チップ抵抗器１５０ｃは、例えば、長辺１．６ｍｍ、短辺０．８ｍｍの、１６０８型チップ抵抗器である。
図８は、本実施形態の半導体装置１００の第４使用態様を示す回路図である。チップフェライトビーズ１５６は、第６端子１５２及び第７端子１５４を有する。そして、第６端子１５２は第２端子１０２に電気的に接続され、第７端子１５４は第５端子１０５に電気的に接続されている。
図９は、本実施形態の半導体装置１００の第４使用態様を示す模式上面図である。第６端子１５２は、金属板１４２を介して、第２端子１０２としての第２端子１０２ｂに電気的に接続されている。また、第７端子１５４は、金属板１４０を介して、第５端子１０５としての第５端子１０５ｂに電気的に接続されている。
図１０は、本実施形態の半導体装置１００の第５使用態様を示す回路図である。第１チップダイオード１６０の第３カソード１６４が、第２端子１０２に電気的に接続されている。第１チップダイオード１６０の第３アノード１６２が、第５端子１０５に電気的に接続されている。
また、第２端子１０２に、チップ抵抗器１５０ａの第６端子１５２が電気的に接続されている。第５端子１０５に、第２チップダイオード１７０の第４カソード１７４が、第５端子１０５に電気的に接続されている。第２チップダイオード１７０の第４アノード１７２と第７端子１５４が電気的に接続されている。これにより、第１チップダイオード１６０に対して、第２チップダイオード１７０とチップ抵抗器１５０ａが電気的に接続された電気回路が、電気的に並列に接続されている。
第５端子１０５の側から第２端子１０２の側に急激に大きな電流が流れてしまう場合には、第１チップダイオード１６０によりかかる大きな電流が流れる。一方、第２端子１０２の側から第５端子１０５の側に急激に大きな電流が流れてしまう場合には、第２チップダイオード１７０によりかかる大きな電流が流れるが、その電流はチップ抵抗１５０ａによって制限される。これにより、半導体パッケージ１１０内に設けられたｎ型ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０がオフからオンに変わる際に急激に大きな電流が流れることを抑制し、ノイズ増大を抑制する。
なお、図１０ではチップ抵抗器１５０ａを用いた実施形態について記載を行っているが、チップ抵抗器１５０ａの代わりにチップフェライトビーズ１５６を用いてもかまわない。
図１１は、本実施形態の半導体装置１００の第５使用態様を示す模式上面図である。金属板１４６は、第２端子１０２ｃに電気的に接続されている。第６端子１５２及び第３カソード１６４は、金属板１４６に電気的に接続されている。また、金属板１４４は、第５端子１０５aに電気的に接続されている。第３アノード１６２及び第４カソード１７４が、金属板１４４に電気的に接続されている。第７端子１５４と第４アノード１７２は金属板１４８で接続されている。
図１２は、本実施形態の半導体装置１００の第６使用態様を示す模式上面図である。第２端子１０２と第５端子１０５が、配線１８０によって電気的に接続されている。本使用態様のように配線１８０を用いて接続する態様であってもかまわない。なお、第２端子１０２としては、第２端子１０２ａ、１０２ｂ、１０２ｃのいずれであってもかまわない。また、第５端子１０５としては、第５端子１０５ａ、１０５ｂ、１０５ｃのいずれであってもかまわない。
図１３は、本実施形態の半導体装置１００の第７使用態様を示す回路図である。
コンデンサ８５は、第８端子８６と、第９端子８７と、を有する。第８端子８６は、第５端子に電気的に接続されている。
抵抗７５は、第１０端子７６と、第１１端子７７と、を有する。第１０端子７６は、第４端子１０４に電気的に接続されている。
第２ダイオード７０は、第５アノード７１と、第５カソード７２と、を有する。第５アノード７１は、第１１端子７７に電気的に接続されている。第５カソード７２は、第４端子１０４及び第１０端子７６に電気的に接続されている。第２ダイオード７０は、抵抗７５に対して電気的に並列に設けられている。
第３ダイオード９０は、第３アノード９１と、第３カソード９２と、を有する。第３アノード９１は、第５端子１０５及び第８端子８６に電気的に接続されている。第３カソード９２は、第９端子８７、第５アノード７１及び第１１端子７７に電気的に接続されている。第３ダイオード９０は、コンデンサ８５に対して電気的に並列に設けられている。
第２ダイオード７０及び第３ダイオード９０は、応答速度の速いショットキーバリアダイオードであることが好ましい。なお、第２ダイオード７０及び第３ダイオード９０は、ＰＮ接合ダイオードであっても、好ましく用いることができる。
コンデンサ８５は、セラミックコンデンサであることが好ましい。周波数特性に優れているためである。しかし、コンデンサ８５としては、他のフィルムコンデンサ、アルミ電解コンデンサ、又はタンタル電解コンデンサ等であっても好ましく用いることができる。
ゲート抵抗９４は、端子９３と、端子９５と、を有する。端子９３は、第３カソード９２、第９端子８７、第５アノード７１及び第１１端子７７に接続されている。
信号源９８は、例えば方形波等の信号を出力する。
ゲートドライブ回路９６は、端子９５に接続されている。そして、ゲートドライブ回路９６は、信号源９８から出力された信号に基づいて、ｎ型ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０を駆動する信号を出力する。尚、ゲートドライブ回路９６のグランドは、第２端子１０２と接続されている。
ゲートドライブ回路９６は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。
次に、本実施形態の半導体装置１００の第７使用態様の動作の一例を述べる。
例えば信号源９８及びゲートドライブ回路９６を用いて、０Ｖと、Ｖｇ＿ｏｎを往復する方形波を出力する場合を考える。
図１４は、Ｖｇ＿ｏｎの一例を示す模式図である。図１４（ａ）は、ゲートドライブ回路９６の出力電圧が、時間ｔ１の間に出力される０Ｖと、時間ｔ２の間に出力されるＶｇ＿ｏｎと、の繰り返しとなる方形波である場合を示している。図１４（ｂ）は、第１ゲートドライブ回路９６ａの出力電圧が、時間ｔ１の間に出力されるＶ１と、時間ｔ２の間に出力されるＶ１とＶ２の和と、の繰り返しとなる方形波である場合を示している。図１４（ｂ）の場合は、Ｖｇ＿ｏｎ＝Ｖ１＋Ｖ２（Ｖｇ＿ｏｎ＝｜Ｖ１｜＋｜Ｖ２｜）である。図１４（ｃ）は、時間ｔ１の間に負の電圧が出力される場合を示している。図１４（ｃ）の場合は、Ｖｇ＿ｏｎ＝｜Ｖ２｜－｜Ｖ１｜である。このように、ゲートドライブ回路９６の出力電圧は、時間変化する電圧である。そして、例えば、ゲートドライブ回路９６の出力電圧のうちの、最大の電圧がＶｇ＿ｏｎである。なお、図１４ではｔ１＝ｔ２として図示を行ったが、ｔ１とｔ２は異なっていてもかまわない。また、ゲートドライブ回路９６の出力電圧の時間変化の仕方は、図１４に示したものに限定されない。また、Ｖｇ＿ｏｎは、市販のオシロスコープ等を用いて容易に測定することが出来る。また、Ｖｇ＿ｏｎは、第１端子１０１又は第１電極１１の電圧を基準として測定される電圧である。ここで、「電圧を基準」とは、例えば「電圧を０Ｖとする」ということである。
ゲートドライブ回路９６からＶｇ＿ｏｎが出力されているとき、コンデンサ８５から第１ダイオード４０を経由して電流が流れる。第２制御電極２３と第３電極２１の間には、第１ダイオード４０の順方向電圧ＶＦに相当する電圧が入力される。これにより、ノーマリーオントランジスタ２０は、オンになる。一方、ゲートドライブ回路９６から０Ｖが出力されているときには、ノーマリーオントランジスタ２０の図示しない寄生容量Ｃｇｓを経由してコンデンサ８５へと逆に電流が流れる。第２制御電極２３と第３電極２１の間には、ＶＦとＶｇ＿ｏｎの差分に相当する負の電圧（ＶＦ－Ｖｇ＿ｏｎ）が入力される。負の電圧（ＶＦ－Ｖｇ＿ｏｎ）が、ノーマリーオントランジスタ２０の閾値電圧よりも低ければ、ノーマリーオントランジスタ２０をオフにすることが可能である。
また、Ｖｇ＿ｏｎがｎ型ノーマリーオフトランジスタ１０の閾値電圧より高ければ、ゲートドライブ回路９６からＶｇ＿ｏｎが出力されているときにｎ型ノーマリーオフトランジスタ１０をオンにすることが可能である。
ここで、半導体装置１００がオフからオンに移行する際に、ノーマリーオントランジスタ２０よりもｎ型ノーマリーオフトランジスタ１０が先にオンすることが望ましい。もし、ノーマリーオントランジスタ２０が先にオンすると、第２電極１２と第３電極２１との接続部に高い電圧が加わるため、耐圧の低いｎ型ノーマリーオフトランジスタ１０の特性が劣化する恐れがあるからである。
本実施形態の半導体装置１００では、半導体装置１００がオフ状態からオン状態に移行する際には、ゲートドライブ回路９６から出力された電流は、第２ダイオード７０を流れる。このため、第１制御電極１３の充電には、抵抗７５の影響は受けない。従って、第１制御電極１３を速やかに充電出来る。よって、半導体装置１００がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタ２０よりもｎ型ノーマリーオフトランジスタ１０を確実に先にオンさせることが可能となる。これにより、半導体装置の信頼性が向上する。
また、抵抗７５を設けることにより、ｎ型ノーマリーオフトランジスタ１０のオフのタイミングを、ノーマリーオントランジスタ２０のオフのタイミングから所望の時間だけ遅延させることが出来る。さらに、第２ダイオード７０の特性、抵抗７５の抵抗値や方形波の形状の設計により、ｎ型ノーマリーオフトランジスタ１０の状態をオンで保ったまま動作することが可能である。
なお、信号源９８及びゲートドライブ回路９６により０Ｖが出力され、ｎ型ノーマリーオフトランジスタ１０、ノーマリーオントランジスタ２０がオフである場合を考える。第４電極２２に高い電圧が加わると、第３電極２１の電圧が高くなる。このときに、ノーマリーオントランジスタ２０のオフ状態が保たれないおそれがある。そのため、第３ダイオード９０を設けて、ゲートドライブ回路９６と第２制御電極２３を短絡させて、ノーマリーオントランジスタ２０のオフ状態が保たれるようにしている。
なお、上記においては、金属板１４０、金属板１４２、金属板１４４及び金属板１４６を介した電気的接続について記載している。しかし、実施形態の半導体装置１００における第２端子１０２及び第５端子１０５の電気的接続は、金属板１４０、金属板１４２、金属板１４４及び金属板１４６を介さない電気的接続であってもかまわない。
次に、実施形態の半導体装置１００の作用効果を記載する。
図１５は、実施形態の比較形態となる半導体装置１０００の回路図である。半導体装置１０００においては、第２端子１０２、第５端子１０５、第１ダイオード４０及びツェナーダイオード８０が設けられていない。また、配線１００２を介して、第２制御電極２３と第１電極１１が電気的に接続されている。例えば、信号源及びゲートドライブ回路を、第４端子１０４を介して第１制御電極１３に接続して、ｎ型ノーマリーオフトランジスタ１０を制御する信号を入力する。第２制御電極２３に入力される電圧は、第２電極１２の電圧と第１電極１１の電圧の差、すなわちｎ型ノーマリーオフトランジスタ１０のドレイン－ソース間電圧Ｖｄｓにより決定される。これにより、ｎ型ノーマリーオフトランジスタ１０とノーマリーオントランジスタ２０の両方を制御することが可能である。
ここで、スイッチングに伴う電圧の時間変化であるｄＶ／ｄｔが意図しない形で発生する場合に、抑制が求められる場合があった。ｄＶ／ｄｔを制御する方法としては、例えば、適切な抵抗値を有する抵抗を選択し、かかる抵抗で第１電極１１と第２制御電極２３を接続する方法が考えられる。しかし、第１電極１１と第２制御電極２３を接続する抵抗の抵抗値は、半導体装置１０００が用いられる電力変換システム９００の仕様によって異なるものである。そのため、半導体装置１０００を実際に電力変換システム９００に用いて試行錯誤をおこなわないと、第１電極１１と第２制御電極２３を接続する抵抗の抵抗値を適切に選定することは困難である。しかし、第１電極１１と第２制御電極２３の接続は半導体パッケージ１１０内で行われるため、抵抗の選定や抵抗の接続を容易に行うことが出来ないという問題があった。
また、電力がスイッチングする際には高い周波数を有する信号が発生するため、短い配線長で第１電極１１と第２制御電極２３を接続することが好ましい。しかし、抵抗として好ましく用いられるチップ抵抗器やチップフェライトビーズの大きさは抵抗の抵抗値によって異なる大きさを有する場合がある。そのため、抵抗値によって配線長が大きく異なる接続となり、うまくｄＶ／ｄｔを制御出来ず寄生発振する場合があった。
また、例えば、半導体装置１００を第７使用態様にて用いる場合には、上述の通り、半導体装置１００の信頼性が向上する。しかし、電力変換システム９００の仕様によっては、他の使用態様が適切である場合も考えられる。そのため、容易に様々な使用態様で用いることができる半導体装置が求められていた。
そこで、実施形態の半導体装置１００においては、仮想直線ｌ１によって通過される複数の第２端子１０２及び複数の第５端子１０５が設けられている、言い換えると、第１方向に並んだ複数の第２端子１０２及び複数の第５端子１０５が設けられているために、図４及び図５に示した第１使用態様、図６に示した第２使用態様、図７に示した第３使用態様、図８及び図９に示した第４使用態様、及び図１０及び図１１に示した第５使用態様のいずれにおいても、電力変換システム９００の仕様及び用いられるチップ抵抗器やチップフェライトビーズ等の大きさにあわせて、複数の第２端子１０２及び複数の第５端子１０５を適切に選択し、短い配線長で抵抗等の接続を行なうことが出来る。そのため、ｄＶ／ｄｔの制御を容易に行うことが出来る。
また、電力変換システム９００の仕様によっては、図１２に示した第６使用態様にて半導体装置１００を用いることが出来る。第６使用態様は、比較形態となる半導体装置１０００の配線１００２による第２制御電極２３と第１電極１１による接続が、半導体パッケージ１１０の外において配線１８０を用いて行われていると見ることが出来る。
さらに、電力変換システム９００の仕様によっては、図１３に示した第７使用態様にて半導体装置１００を用いることが出来る。
このように、半導体装置１００は、電力変換システム９００の仕様に応じて、適切に用いられることが可能である。そのため、多様な使用態様に適用可能である半導体装置の提供が可能となる。
図１６は実施形態の半導体装置１００の作用効果を説明するグラフである。図１６（ａ）は、実施形態の半導体装置１００を第１使用態様で用いた場合における、ｎ型ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０に流れる電流のチップ抵抗器１５０の抵抗を変化させた場合の時間変化を示すグラフである。図１６（ｂ）は、実施形態の半導体装置１００を第１使用態様で用いた場合における、チップ抵抗器１５０の抵抗を変化させた場合の、第１電極１１と第４電極２２の間における電圧の時間変化を示すグラフである。図１６（ｃ）は、実施形態の半導体装置１００を第１使用態様で用いた場合における、ｎ型ノーマリーオフトランジスタ１０及びノーマリーオントランジスタ２０に流れる電流と、第１電極１１と第４電極２２の間における電圧の積のチップ抵抗器１５０の抵抗を変化させた場合の時間変化を示すグラフである。図１６（ａ）に示したように、チップ抵抗器１５０の抵抗値が小さい場合、電流の振動は長時間経過してもなかなか減衰せず、振動の振幅も大きい。チップ抵抗器１５０の抵抗値が大きい場合、電流の振動は短時間経過で減衰し、振動の振幅も小さい。図１６（ｂ）に示したように、チップ抵抗器１５０の抵抗が大きい場合、電圧が４００Ｖから０Ｖに低下するまでに、より長い時間がかかる傾向がある。チップ抵抗器１５０の抵抗が小さい場合、電圧が４００Ｖから０Ｖに低下するまでに、より短い時間がかかる傾向があり、ｄＶ／ｄｔの制御が容易に出来る。図１６（ｃ）に示したように、チップ抵抗器１５０の抵抗値が大きい方が、上述の電流と電圧の積が小さくなる傾向がある。実施形態の半導体装置１００においては、電力変換システム９００の仕様に応じて、適切にチップ抵抗器１５０の抵抗値を選択して、それぞれの好ましい態様における動作を行うことが可能である。
なお、複数の第２端子１０２及び複数の第５端子１０５は、半導体パッケージ１１０の端部に設けられていることが好ましい。また、複数の第２端子１０２と複数の第５端子１０５の間には、第１端子１０１、第３端子１０３及び第４端子１０４のいずれも設けられていないことが好ましい。チップ抵抗器１５０等の接続を最短にするためである。
また、第４端子１０４は、半導体パッケージ１１０の端部に設けられていることが好ましい。また、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと第４端子１０４の間には、第１端子１０１、第３端子１０３及び第５端子１０５のいずれも設けられていないことが好ましい。配線で生じる寄生のインダクタンスを小さくするためである。
また、第５端子１０５は、半導体パッケージ１１０の端部に設けられていることが好ましい。また、複数の第２端子１０２ａ、１０２ｂ及び１０２ｃと第５端子１０５の間には、第１端子１０１、第３端子１０３及び第４端子１０４のいずれも設けられていないことが好ましい。配線で生じる寄生のインダクタンスを小さくするためである。
本実施形態の半導体装置１００によれば、多様な使用態様に適用可能である半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するｎ型ノーマリーオフトランジスタと、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、第２制御電極に電気的に接続された第１アノードと、第１電極に電気的に接続された第１カソードと、を有する第１ダイオードと、第１電極に電気的に接続された第２アノードと、第２電極に電気的に接続された第２カソードと、を有するツェナーダイオードと、を有する半導体パッケージと、半導体パッケージに設けられ、第１電極に電気的に接続された第１端子と、半導体パッケージに設けられ、第１電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第２端子と、半導体パッケージに設けられ、第４電極に電気的に接続された第３端子と、半導体パッケージに設けられ、第１制御電極に電気的に接続された第４端子と、半導体パッケージに設けられ、第２制御電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第５端子と、を備える。ここで、第１実施形態と重複する内容の記載は省略する。
図１７は、本実施形態の半導体装置２００の回路図である。半導体装置２００においては、第１ダイオード４０の第１カソード４２が、第１電極１１に電気的に接続されている点で、第１実施形態の半導体装置１００と異なっている。なお、複数の第２端子１０２は第１電極１１に電気的に接続されているため、第１カソード４２は、複数の第２端子１０２に電気的に接続されている。
本実施形態の半導体装置２００においても、多様な使用態様に適用可能である半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置は、第１電極と、第２電極と、第１制御電極と、を有するｐ型チャネルノーマリーオフトランジスタ（以下ｐ型ノーマリーオフトランジスタ）と、第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、を有する半導体パッケージと、半導体パッケージに設けられ、第１電極に電気的に接続された第１端子と、半導体パッケージに設けられ、第２電極又は第３電極に電気的に接続され、第１方向に並ぶ第２端子と、半導体パッケージに設けられ、第４電極に電気的に接続された第３端子と、半導体パッケージに設けられ、第１制御電極に電気的に接続され第１方向に並ぶ第４端子と、半導体パッケージに設けられ、第２制御電極に電気的に接続され、それぞれ第１方向に並ぶ第５端子と、を備える。ここで、第１及び第２実施形態と重複する内容の記載は省略する。
図１８は、本実施形態の半導体装置２１０の回路図である。半導体装置２１０においては、ｎ型ノーマリーオフトランジスタ１０の代わりに、ｐ型ノーマリーオフトランジスタ３０が用いられている。ｐ型ノーマリーオフトランジスタ３０は、第１電極３１と、第２電極３２と、第１制御電極３３と、を有する。ｐ型ノーマリーオフトランジスタ３０は、ゲートに電圧を入力しない場合にはドレイン電流が流れないトランジスタである。ｐ型ノーマリーオフトランジスタ３０は、例えば、Ｓｉ（シリコン）半導体を用いたｐ型チャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。例えば、第１電極３１はドレイン電極であり、第２電極３２はソース電極であり、第１制御電極３３はゲート電極である。また、ｐ型ノーマリーオフトランジスタ３０は、アノード３５と、カソード３６と、を有するボディダイオード（寄生ダイオード）３４を有する。また、ｐ型ノーマリーオフトランジスタ３０の耐圧は、例えば、１０Ｖ以上５０Ｖ以下である。
また、第２端子１０２が、第２電極３２（又は第３電極２１）に電気的に接続されている点が、第１実施形態の半導体装置１００と異なっている。これは、ｎ型ノーマリーオフトランジスタの場合はソース電極である第１電極１１と第１制御電極１３の間の電圧で制御を行うが、ｐ型ノーマリーオフトランジスタの場合はソース電極である第２電極３２と第１制御電極３３の間の電圧で制御を行うため、第２端子１０２を第２電極３２に電気的に接続するようにしたものである。
図１９は、本実施形態の半導体装置２１０の模式上面図である。
例えばＣｕ（銅）上にニッケル、パラジウム、金などのメッキ処理がされた金属製の板１１２が、第１端子１０１と電気的に接続されている。板１１２の上に、ノーマリーオントランジスタ２０、ｐ型ノーマリーオフトランジスタ３０、第１ダイオード４０が設けられている。
ノーマリーオントランジスタ２０は、第２制御電極２３としての、第２制御電極２３ａ及び第２制御電極２３ｂを有する。第２制御電極２３ａは、例えばボンディングワイヤ１１８により、第５端子１０５と電気的に接続されている。第３電極２１は、例えばボンディングワイヤ１２０により、第２端子１０２と電気的に接続されている。
ｐ型ノーマリーオフトランジスタ３０は、上面に第２電極３２及び第２制御電極３３を有し、下面に図示しない第１電極３１を有している。第２電極３２は例えばボンディングワイヤ１２６により第３電極２１と電気的に接続されている。第２制御電極３３は例えばボンディングワイヤ１２４により第４端子１０４と電気的に接続されている。第１電極３１は板１１２及び第１端子１０１と電気的に接続されている。
第２端子１０２の上には、ツェナーダイオード８０が設けられている。ツェナーダイオード８０の第２アノード８１はツェナーダイオード８０の上面に設けられ、例えばボンディングワイヤ１３０により板１１２及び第１端子１０１と電気的に接続されている。ツェナーダイオード８０の第２カソード８２はツェナーダイオード８０の下面に設けられ、第２端子１０２及び第２電極３２と電気的に接続されている。
第１ダイオード４０の第１アノード４１は、第１ダイオード４０の上面に設けられている。第２制御電極２３ｂは、例えばボンディングワイヤ１３２により、第１アノード４１と電気的に接続されている。図１９において図示しない第１ダイオード４０の第１カソード４２は、第１ダイオード４０の下面に設けられ、板１１２及び第１端子１０１と電気的に接続されている。
なお、ｐ型ノーマリーオフトランジスタ３０を用いた半導体装置２１０においては、第２端子１０２と第２電極３２を電気的に接続している。一方、ｎ型ノーマリーオフトランジスタ１０を用いた場合は、複数の第２端子１０２と第１電極１１を電気的に接続している。そのため、ｐ型ノーマリーオフトランジスタ３０を用いた場合は、ノーマリーオフトランジスタを経由せず、第３端子１０３により近い位置で、ケルビン接続を行うことが可能となる。これにより、駆動電流の変調、遅延又はリンギング等をさらに抑制することが出来る。
また、このように、半導体パッケージ１１０の上下の端子（第１端子１０１及び第３端子１０３）が半導体装置２１０のドレイン端子及びソース端子となり、横の端子（第２端子１０２、第４端子１０４、第５端子１０５）が制御端子（ゲート端子及びケルビンソース端子）となることで、ハーフブリッジ又はフルブルッジ回路を形成する際、ハイサイド素子のパッケージとローサイド素子のパッケージを近接して配置することが出来るため、ＰＣＢボード上の配線を短くすることが出来る。そのため、メインループ（ノーマリーオフトランジスタのソースードレイン間及びノーマリーオントランジスタのソースードレイン間）の寄生インダクタンスを低減することが出来る。
なお、第１ダイオード４０及びツェナーダイオード８０は、設けられていなくてもかまわない。
本実施形態の半導体装置においても、多様な使用態様に適用可能である半導体装置の提供が可能となる。
（第４実施形態）
本実施形態の半導体装置は、第３端子１０３および第1端子１０１が分離されていない点で、第１乃至第３実施形態の半導体装置と異なっている。ここで、第１乃至第３実施形態と重複する内容の記載は省略する。
図２０は、本実施形態の半導体装置２２０の模式上面図である。第３端子１０３は一体となっており、第３端子１０３ａ、１０３ｂ、１０３ｃ、、、、１０３ｑのように分離された部分を有していない。なお、第２端子１０２、第５端子１０５、第１端子１０１、端子１０６及び端子１０７についても同様のものとすることができる。
本実施形態の半導体装置においても、多様な使用態様に適用可能である半導体装置の提供が可能となる。
（第５実施形態）
本実施形態の半導体装置は、ボンディングワイヤの代わりに金属プレートを用いて電気的接続を行なっている点で、第１乃至第４実施形態の半導体装置と異なっている。ここで、第１乃至第４実施形態と重複する内容の記載は省略する。
図２１は、本実施形態の半導体装置２３０の模式上面図である。ボンディングワイヤ１２８の代わりに金属プレート１２９が用いられ、ボンディングワイヤ１２６の代わりに金属プレート１２７が用いられている。金属プレート１２７及び金属プレート１２９は、例えばＣｕ（銅）やＡｌ（アルミニウム）等の金属で形成される。なお、他のボンディングワイヤに関しても、同様に、金属プレートを用いる事が可能である。
本実施形態の半導体装置においても、多様な使用態様に適用可能である半導体装置の提供が可能となる。
（第６実施形態）
本実施形態の半導体装置は、第１ダイオード４０及びツェナーダイオード８０が半導体パッケージ１１０内に設けられていない点で、第３実施形態の半導体装置と異なっている。ここで、第１乃至第５実施形態と重複する内容の記載は省略する。
図２２は、本実施形態の半導体装置２４０の回路図である。図２３は、本実施形態の半導体装置２４０の模式上面図である。第１ダイオード４０及びツェナーダイオード８０を半導体パッケージ１１０内に設けないことにより、半導体装置の設計の自由度が上がるという利点が得られる。
本実施形態の半導体装置においても、多様な使用態様に適用可能である半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
（付記）
上記の各実施形態は、下記のようにまとめられる。
（第１項）
第１電極と、第２電極と、第１制御電極と、を有するｎ型ノーマリーオフトランジスタと、
前記第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
前記第２制御電極に電気的に接続された第１アノードと、前記第１電極又は前記第３電極に電気的に接続された第１カソードと、を有する第１ダイオードと、
前記第１電極に電気的に接続された第２アノードと、前記第２電極に電気的に接続された第２カソードと、を有するツェナーダイオードと、
を有する半導体パッケージと、
前記半導体パッケージに設けられ、前記第１電極に電気的に接続された第１端子と、
前記半導体パッケージに設けられ、前記第１電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第２端子と、
前記半導体パッケージに設けられ、前記第４電極に電気的に接続された第３端子と、
前記半導体パッケージに設けられ、前記第１制御電極に電気的に接続された第４端子と、
前記半導体パッケージに設けられ、前記第２制御電極に電気的に接続され、それぞれ前記第１方向に並ぶ複数の第５端子と、
を備える半導体装置。
（第２項）
第６端子と、第７端子と、を有するチップ抵抗器又はチップフェライトビーズの前記第６端子が、前記複数の第２端子のいずれか一つに電気的に接続され、前記第７端子が、前記複数の第５端子のいずれか一つに電気的に接続されている第１項記載の半導体装置。
（第３項）
第３アノードと、第３カソードと、を有する第１チップダイオードの前記第３カソードが、前記複数の第２端子のいずれか一つに電気的に接続され、
前記第３アノードが、前記複数の第５端子のいずれか一つに電気的に接続され、
第６端子と、第７端子と、を有するチップ抵抗器又はチップフェライトビーズの前記第６端子が、前記複数の第２端子のいずれか一つに電気的に接続され、
第４アノードと、第４カソードと、を有する第２チップダイオードの前記第４カソードが、前記複数の第５端子のいずれか一つに電気的に接続され、
前記第７端子と前記第４カソードが電気的に接続されている、
第１項記載の半導体装置。
（第４項）
前記複数の第２端子のいずれか一つと前記複数の第５端子のいずれか一つが、配線により電気的に接続されている、
第１項記載の半導体装置。
（第５項）
第８端子と、第９端子と、を有するコンデンサの前記第８端子が、前記第５端子に電気的に接続されている、
第１項記載の半導体装置。
（第６項）
第１０端子と、第１１端子と、を有する抵抗の前記第１０端子が、前記第４端子に電気的に接続され、
前記第１１端子が、前記第９端子に電気的に接続され、
第５アノードと、第５カソードと、を有する第２ダイオードの前記第５アノードが、前記第１１端子に電気的に接続され、
前記第５カソードが前記第１０端子に電気的に接続され、
前記第２ダイオードが、前記抵抗に電気的に並列に接続されている、
第５項記載の半導体装置。
（第７項）
前記複数の第２端子及び前記複数の第５端子は、前記半導体パッケージの端部に設けられている第１項乃至第６項いずれか一項記載の半導体装置。
（第８項）
前記複数の第２端子と前記複数の第５端子の間には、前記第１端子、前記第３端子及び前記第４端子は設けられていない第１項乃至第７項いずれか一項記載の半導体装置。
（第９項）
前記複数の第２端子は、前記第１端子、前記第３端子及び前記第４端子を介さずに、前記複数の第５端子と隣接している第１項乃至第７項いずれか一項記載の半導体装置。
（第１０項）
前記複数の第２端子と前記複数の第４端子の間には、前記第１端子、前記第３端子及び前記第５端子は設けられていない第１項乃至第７項いずれか一項記載の半導体装置。
（第１１項）
前記複数の第２端子は、前記第１端子、前記第３端子及び前記第５端子を介さずに、前記複数の第４端子と隣接している第１項乃至第７項いずれか一項記載の半導体装置。
１０ ｎ型ノーマリーオフトランジスタ
１１ 第１電極
１２ 第２電極
１３ 第１制御電極
１４ ボディダイオード
１５ アノード
１６ カソード
２０ ノーマリーオントランジスタ
２１ 第３電極
２２ 第４電極
２３ 第２制御電極
３０ ｐ型ノーマリーオフトランジスタ
３１ 第１電極
３２ 第２電極
３３ 第１制御電極
３４ ボディダイオード
３５ アノード
３６ カソード
４０ 第１ダイオード
４１ 第１アノード
４２ 第１カソード
７０ 第２ダイオード
７１ 第５アノード
７２ 第５カソード
７５ 抵抗
７６ 第１０端子
７７ 第１１端子
８０ ツェナーダイオード
８１ 第２アノード
８２ 第２カソード
８５ コンデンサ
８６ 第８端子
８７ 第９端子
１００ 半導体装置
１０１ 第１端子
１０２ 第２端子
１０３ 第３端子
１０４ 第４端子
１０５ 第５端子
１１０ 半導体パッケージ
１５０ チップ抵抗器
１５２ 第６端子
１５４ 第７端子
１５６ チップフェライトビーズ
１６０ 第１チップダイオード
１６２ 第３アノード
１６４ 第３カソード
１７０ 第２チップダイオード
１７２ 第４アノード
１７４ 第４カソード
１８０ 配線
２００ 半導体装置
２１０ 半導体装置
２２０ 半導体装置
２３０ 半導体装置
２４０ 半導体装置

Claims (7)

  1. 第１電極と、第２電極と、第１制御電極と、を有するn型チャネルノーマリーオフトランジスタと、
    前記第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
    前記第２制御電極に電気的に接続された第１アノードと、前記第３電極に電気的に接続された第１カソードと、を有する第１ダイオードと、
    前記第１電極に電気的に接続された第２アノードと、前記第２電極に電気的に接続された第２カソードと、を有するツェナーダイオードと、
    を有する半導体パッケージと、
    前記半導体パッケージに設けられ、前記第１電極に電気的に接続された第１端子と、
    前記半導体パッケージに設けられ、前記第１電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第２端子と、
    前記半導体パッケージに設けられ、前記第４電極に電気的に接続された第３端子と、
    前記半導体パッケージに設けられ、前記第１制御電極に電気的に接続されたそれぞれ第１方向に並ぶ複数第４端子と、
    前記半導体パッケージに設けられ、前記第２制御電極に電気的に接続され、それぞれ第１方向に並ぶ複数の第５端子と、
    を備える半導体装置。
  2. 第６端子と、第７端子と、を有するチップ抵抗器又はチップフェライトビーズの前記第６端子が、前記複数の第２端子のいずれか一つに電気的に接続され、前記第７端子が、前記複数の第５端子のいずれか一つに電気的に接続されている請求項１記載の半導体装置。
  3. 前記複数の第２端子のいずれか一つと前記複数の第５端子のいずれか一つが、配線により電気的に接続されている、請求項１記載の半導体装置。
  4. 第１電極と、第２電極と、第１制御電極と、を有するｐ型チャネルノーマリーオフトランジスタと、
    前記第２電極に電気的に接続された第３電極と、第４電極と、第２制御電極と、を有するノーマリーオントランジスタと、
    を有する半導体パッケージと、
    前記半導体パッケージに設けられ、前記第１電極に電気的に接続された第１端子と、
    前記半導体パッケージに設けられ、前記第２電極又は前記第３電極に電気的に接続され、第１方向に並ぶ第２端子と、
    前記半導体パッケージに設けられ、前記第４電極に電気的に接続された第３端子と、
    前記半導体パッケージに設けられ、前記第１制御電極に電気的に接続され、前記第１方向に並ぶ第４端子と、
    前記半導体パッケージに設けられ、前記第２制御電極に電気的に接続され、前記第１方向に並ぶ第５端子と、
    を備える半導体装置。
  5. 前記第２制御電極に電気的に接続された第１アノードと、前記第１電極に電気的に接続された第１カソードと、を有する第１ダイオードをさらに備える請求項４記載の半導体装置。
  6. 前記半導体パッケージが前記第１ダイオードを有する請求項５記載の半導体装置。
  7. 前記半導体パッケージは、前記第１電極に電気的に接続された第２アノードと、前記第２電極に電気的に接続された第２カソードと、を有するツェナーダイオードをさらに有する請求項４乃至請求項６いずれか一項記載の半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220263501A1 (en) * 2019-06-17 2022-08-18 Smartd Technologies Inc. Dynamic balancing of transistors
US12356730B2 (en) 2022-03-02 2025-07-08 Infineon Technologies Austria Ag Passive substrate voltage discharge circuit for bidirectional switches
JP7684922B2 (ja) * 2022-03-09 2025-05-28 株式会社東芝 半導体装置
US12512664B2 (en) * 2023-06-30 2025-12-30 Infineon Technologies Austria Ag Cascode-based switch device with voltage clamp circuit
JP2024046114A (ja) * 2022-09-22 2024-04-03 株式会社東芝 半導体装置
US12489437B2 (en) 2022-11-29 2025-12-02 Infineon Technologies Ag Power semiconductor device with voltage clamp circuit
CN116093058B (zh) * 2023-02-28 2024-01-09 中科华艺(天津)科技有限公司 一种氮化镓半导体抗干扰封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011010487A (ja) 2009-06-26 2011-01-13 Toshiba Corp 電力変換装置
JP2014512765A (ja) 2011-04-13 2014-05-22 パワー・インテグレーションズ・インコーポレーテッド ノーマリーオフ装置およびノーマリーオン装置を含むカスケードスイッチ並びに本スイッチを備える回路
JP2014229823A (ja) 2013-05-24 2014-12-08 古河電気工業株式会社 半導体装置および半導体モジュール
WO2017010554A1 (ja) 2015-07-15 2017-01-19 株式会社 東芝 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4565879B2 (ja) * 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US8958189B1 (en) * 2013-08-09 2015-02-17 Infineon Technologies Austria Ag High-voltage semiconductor switch and method for switching high voltages
JP6237038B2 (ja) 2013-09-20 2017-11-29 富士通株式会社 カスコードトランジスタ及びカスコードトランジスタの制御方法
WO2015166523A1 (ja) * 2014-04-28 2015-11-05 株式会社日立産機システム 半導体装置および電力変換装置
CN106464245B (zh) * 2014-05-16 2019-10-25 夏普株式会社 复合型半导体装置
JP6374225B2 (ja) * 2014-06-02 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP6223918B2 (ja) * 2014-07-07 2017-11-01 株式会社東芝 半導体装置
JP2016046923A (ja) * 2014-08-22 2016-04-04 株式会社東芝 半導体装置
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
US9640471B2 (en) * 2015-02-24 2017-05-02 Navitas Semiconductor Inc. Leadless electronic packages for GaN devices
EP3304738B1 (en) * 2015-05-27 2021-03-24 Visic Technologies Ltd. Switching power device
US9754937B1 (en) * 2016-03-04 2017-09-05 Cambridge Electronics, Inc. Hybrid structure with separate controls
CN105914192B (zh) * 2015-12-25 2019-02-01 苏州捷芯威半导体有限公司 基于级联电路的半导体封装结构
JP6769458B2 (ja) * 2017-07-26 2020-10-14 株式会社デンソー 半導体装置
CN116260335A (zh) * 2017-09-29 2023-06-13 日本电产株式会社 电源模块以及dc-dc转换器
JP7006547B2 (ja) * 2018-09-10 2022-01-24 三菱電機株式会社 半導体装置
JP7224918B2 (ja) * 2019-01-04 2023-02-20 株式会社東芝 半導体装置及び半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011010487A (ja) 2009-06-26 2011-01-13 Toshiba Corp 電力変換装置
JP2014512765A (ja) 2011-04-13 2014-05-22 パワー・インテグレーションズ・インコーポレーテッド ノーマリーオフ装置およびノーマリーオン装置を含むカスケードスイッチ並びに本スイッチを備える回路
JP2014229823A (ja) 2013-05-24 2014-12-08 古河電気工業株式会社 半導体装置および半導体モジュール
WO2017010554A1 (ja) 2015-07-15 2017-01-19 株式会社 東芝 半導体装置

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