JP2016046923A - 半導体装置 - Google Patents

Abstract

【課題】コラプスの発生を効果的に抑制する。
【解決手段】実施形態によれば、半導体装置は、金属基板と、ノーマリーオン型の第１のスイッチング素子と、ノーマリーオフ型の第２のスイッチング素子と、定電圧素子とを備える。第１のスイッチング素子は、ドレイン端子側の金属基板上に配置され、ドレイン電極と、金属基板に配線で接続されたソース電極と、ソース端子に接続されたゲート電極とを有する。第２のスイッチング素子は、第１のスイッチング素子とゲート端子との間に配置され、第１のスイッチング素子のソース電極に接続されたドレイン電極と、ソース端子に接続されたソース電極と、ゲート端子に接続されたゲート電極とを有する。定電圧素子は、第１のスイッチング素子とソース端子との間に配置され、第２のスイッチング素子のドレイン電極に接続されたカソード電極と、ソース端子に接続されたアノード電極とを有する。
【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。

High Electron Mobility Transistor（以下、ＨＥＭＴと称す）は、高速にスイッチングできるトランジスタであり、ノーマリーオフ型よりもノーマリーオン型の開発が進んでいる。スイッチング電源等に用いられるスイッチング素子としては、何らかの原因でゲート駆動回路が停止した場合に電流が遮断されるノーマリーオフ型の素子が好ましい。そこで、低オン抵抗のノーマリーオフ型のＬＶＭＯＳ（Low Voltage Metal Oxide Semiconductor）電界効果トランジスタ（以下、ＬＶＭＯＳと称す）をノーマリーオン型のＨＥＭＴにカスコード接続して、ノーマリーオフ型のスイッチング回路を実現している。

このようなスイッチング回路では、スイッチング動作のターンオフ時にＨＥＭＴのソース電圧が高くなる。これにより、ＨＥＭＴのゲート・ソース間に印加される負電圧の絶対値が大きくなり過ぎるため、コラプスが発生する。

特開２００９−１５９２２２号公報

本発明が解決しようとする課題は、コラプスの発生を効果的に抑制できる半導体装置を提供することである。

実施形態によれば、半導体装置は、金属基板と、前記金属基板の一方の縁側に設けられたドレイン端子と、前記金属基板の前記一方の縁に向かい合う他方の縁側に設けられたゲート端子と、前記ゲート端子と並んで設けられたソース端子と、ノーマリーオン型の第１のスイッチング素子と、ノーマリーオフ型の第２のスイッチング素子と、定電圧素子と、を備える。前記第１のスイッチング素子は、前記ドレイン端子側の前記金属基板上に配置され、ドレイン電極と、前記金属基板に配線で接続されたソース電極と、前記ソース端子に接続されたゲート電極と、を有する。前記第２のスイッチング素子は、前記第１のスイッチング素子と前記ゲート端子との間の前記金属基板上に配置され、前記第１のスイッチング素子の前記ソース電極に接続されたドレイン電極と、前記ソース端子に接続されたソース電極と、前記ゲート端子に接続されたゲート電極と、を有する。前記定電圧素子は、前記第１のスイッチング素子と前記ソース端子との間の前記金属基板上に配置され、前記第２のスイッチング素子の前記ドレイン電極に接続されたカソード電極と、前記ソース端子に接続されたアノード電極と、を有する。

一実施形態に係るスイッチング回路の回路図である。 比較例のスイッチング回路の回路図である。 一実施形態に係る半導体装置の構造を概略的に示す上面図である。

以下に、図面を参照して本発明の一実施形態について説明する。この実施形態は、本発明を限定するものではない。

（回路構成）
図１は、一実施形態に係るスイッチング回路の回路図である。図１に示すように、スイッチング回路は、ＨＥＭＴ（第１のスイッチング素子）Ｔ１と、ＬＶＭＯＳ（第２のスイッチング素子）Ｔ２と、ツェナーダイオード（定電圧素子）ＺＤ１と、を備える。このスイッチング回路は、例えば、電源回路に用いられる。

ＨＥＭＴ Ｔ１は、例えば、ＧａＮ（ガリウムナイトライド）を用いたノーマリーオン型のＡｌＧａＮ／ＧａＮ ＨＥＭＴである。ＧａＮ ＨＥＭＴ Ｔ１は、同じ電圧で比較するとＳｉのＭＯＳＦＥＴからなるスイッチング素子よりもオン抵抗を低減でき、数ＭＨｚの高速なスイッチングが行える。またＧａＮ ＨＥＭＴを用いたスイッチング回路はＳｉのスイッチング素子を用いたスイッチング回路より小型化が可能である。

ＨＥＭＴ Ｔ１は、ドレイン端子（第１ノード）Ｄに接続されたドレイン（一端）と、ソース端子（第２ノード）Ｓに接続されたゲート（制御端子）と、を有する。ＨＥＭＴ Ｔ１のしきい値電圧は、負の電圧である。

ＬＶＭＯＳ Ｔ２は、例えばＳｉを用いたノーマリーオフ型のＮ型ＭＯＳトランジスタである。ＬＶＭＯＳ Ｔ２は、ＨＥＭＴ Ｔ１のオン抵抗より低オン抵抗であり、ＨＥＭＴ Ｔ１の耐圧より低耐圧である。

ＬＶＭＯＳ Ｔ２は、ＨＥＭＴ Ｔ１のソース（他端）に接続されたドレイン（一端）と、ソース端子Ｓに接続されたソース（他端）と、ゲート端子Ｇに接続されて制御信号が供給されるゲート（制御端子）と、を有する。つまり、ＨＥＭＴ Ｔ１とＬＶＭＯＳ Ｔ２は、カスコード接続されている。ＬＶＭＯＳ Ｔ２のしきい値電圧は、正の電圧である。ＬＶＭＯＳ Ｔ２のソースとドレインとの間には、寄生のダイオードＤ１が存在している。

ツェナーダイオードＺＤ１は、ＬＶＭＯＳ Ｔ２のドレインに接続されたカソードと、ソース端子Ｓに接続されたアノードと、を有する。つまり、ツェナーダイオードＺＤ１は、ＬＶＭＯＳ Ｔ２に並列接続されている。

ツェナーダイオードＺＤ１のツェナー電圧の絶対値は、ＨＥＭＴ Ｔ１のしきい値電圧の絶対値より大きい。但し、コラプスの発生を抑制するという観点から、ツェナー電圧の絶対値は大き過ぎない方が好ましい。

次に、スイッチング回路の動作を説明する。例えば、ソース端子Ｓに接地電圧が供給され、ドレイン端子Ｄに負荷を介して電源電圧（例えば、数百Ｖ）が供給され、ゲート端子Ｇに制御信号が供給される。制御信号は、スイッチング回路のスイッチング動作を制御する。

制御信号が低電圧（例えば、接地電圧）から高電圧（例えば、数Ｖ）になると、ＬＶＭＯＳ Ｔ２がオンするので、ドレイン端子Ｄからノーマリーオン型のＨＥＭＴ Ｔ１及びＬＶＭＯＳ Ｔ２を介してソース端子Ｓに電流が流れる。即ち、スイッチング回路がターンオンする。

一方、制御電圧が高電圧から低電圧になると、ＬＶＭＯＳ Ｔ２がオフするので、ドレイン端子Ｄとソース端子Ｓとの間の電流経路が遮断される。即ち、スイッチング回路がターンオフする。

このターンオフ時において、ドレイン端子Ｄの電圧は電源電圧近くまで上昇する。このとき、ＨＥＭＴ Ｔ１のソース・ドレイン間の寄生容量により、ＨＥＭＴ Ｔ１のソースの電圧、即ちＬＶＭＯＳ Ｔ２のドレインの電圧は過渡的に上昇する。しかし、ツェナーダイオードＺＤ１により、ＬＶＭＯＳ Ｔ２のソース・ドレイン間電圧は制限される（クランプされる）。そのため、ＨＥＭＴ Ｔ１のゲート・ソース間に印加される負電圧は、ツェナー電圧を超えない。従って、ＨＥＭＴ Ｔ１にツェナー電圧を超える過度の負電圧がかからないため、コラプスの発生を抑制できる。なお、ＨＥＭＴ Ｔ１のゲート・ソース間の電圧は、ゲートの電圧がソースの電圧より低い場合に負とする。

前述のように、ツェナー電圧の絶対値は、ＨＥＭＴ Ｔ１のしきい値電圧の絶対値より大きく設定されている。従って、スイッチング回路のターンオフ時において、ＨＥＭＴ Ｔ１は確実にオフするが過度に負電圧が印加されることがない。

これに対して、図２に示す比較例のスイッチング回路では、以下に説明するようにコラプスが発生する。

図２は、比較例のスイッチング回路の回路図である。比較例のスイッチング回路は、ツェナーダイオードＺＤ１を備えていない点が本実施形態のスイッチング回路と異なる。

比較例のスイッチング回路では、ターンオフ時において、ドレイン端子Ｄの電圧が電源電圧近くまで上昇すると、ＨＥＭＴ Ｔ１のソース・ドレイン間の寄生容量により、ＨＥＭＴ Ｔ１のソースの電圧は本実施形態よりも大きく上昇する。そのため、ＨＥＭＴ Ｔ１のゲート・ソース間に、本実施形態よりも絶対値が大きい負電圧が印加される。従って、ＨＥＭＴ Ｔ１においてコラプスが発生する。コラプスが発生すると、次のターンオン時にＨＥＭＴ Ｔ１のオン抵抗が増加するため、スイッチング回路の特性が劣化する。

このように、図１のスイッチング回路では、ＬＶＭＯＳ Ｔ２のソースとドレインとの間にツェナーダイオードＺＤ１が接続されているので、ＬＶＭＯＳ Ｔ２のソース・ドレイン間にツェナー電圧を超える電圧が印加されないようにできる。これにより、スイッチング回路のターンオフ時において、過渡的に絶対値が上昇するＨＥＭＴ Ｔ１のゲート・ソース間電圧を制限できる。従って、コラプスの発生を抑制できる。

（実装構造）
次に、図１のスイッチング回路の実装構造について説明する。本発明者等は、図１のスイッチング回路の素子間等の寄生インダクタンスが比較的大きい場合には、ターンオフ時においてＨＥＭＴ Ｔ１のソースに発生するサージ電圧が大きくなり、その結果、コラプスの抑制効果が低減することに独自に気付いた。本発明者等は、この独自の知得に基づいて、以下の構成に至った。

図３は、一実施形態に係る半導体装置の構造を概略的に示す上面図である。図３は、パッケージの封止材を除去した状態を示している。図３の半導体装置の等価回路図が、図１の回路図である。図３では、図１と対応する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図３に示すように、半導体装置は、金属基板１と、ドレイン端子Ｄと、ゲート端子Ｇと、ソース端子Ｓと、ＨＥＭＴ Ｔ１と、ＬＶＭＯＳ Ｔ２と、ツェナーダイオードＺＤ１と、配線（例えば、金属ワイヤ）Ｗ１〜Ｗ６と、を備える。

金属基板１は、ベッド部とも称され、図示しないリードフレームの一部として設けられている。金属基板１は、例えば銅を含み、導電性及び放熱性が高い。金属基板１は、ここでは長方形の平板状であるが、形状はこれに限らない。

ドレイン端子Ｄは、金属基板１の一方の縁１ａ側に設けられている。ゲート端子Ｇは、金属基板１の一方の縁１ａに向かい合う他方の縁１ｂ側に設けられ、ドレイン端子Ｄに向かい合っている。ソース端子Ｓは、金属基板１の他方の縁１ｂに沿ってゲート端子Ｇと並んで設けられ、金属基板１を挟んでドレイン端子Ｄに向かい合っている。

つまり、ドレイン端子Ｄとゲート端子Ｇとは、第１の方向ｄ１に向かい合い、ドレイン端子Ｄとソース端子Ｓとは、第１の方向ｄ１に向かい合っている。ゲート端子Ｇとソース端子Ｓとは、第１の方向ｄ１に直交する第２の方向ｄ２に隣り合っている。ドレイン端子Ｄ、ゲート端子Ｇ及びソース端子Ｓは、第２の方向ｄ２に延びている。

ここでは、ドレイン端子Ｄ、ゲート端子Ｇ及びソース端子Ｓは、金属基板１の外側に設けられているが、金属基板１と電気的に絶縁されていれば、各端子の一部は金属基板１に重なっていてもよい。

ＨＥＭＴ Ｔ１は、ドレイン端子Ｄ側の金属基板１上に配置されている。ＨＥＭＴ Ｔ１は、ドレイン端子Ｄに複数の配線Ｗ１で電気的に接続されたドレイン電極Ｔ１Ｄと、金属基板１に複数の配線Ｗ２で電気的に接続されたソース電極Ｔ１Ｓと、ゲート電極Ｔ１Ｇと、を上面に有する。即ち、ＨＥＭＴ Ｔ１は、金属基板１に平行な面内の方向に電流を流す横型構造を有する。

ＨＥＭＴ Ｔ１のドレイン電極Ｔ１Ｄは、ドレイン端子Ｄ側（金属基板１の一方の縁１ａ側）に設けられ、第２の方向ｄ２に延びている。ＨＥＭＴ Ｔ１のソース電極Ｔ１Ｓは、ソース端子Ｓ側（金属基板１の他方の縁１ｂ側）に設けられ、第２の方向ｄ２に延びている。ＨＥＭＴ Ｔ１のゲート電極Ｔ１Ｇは、ドレイン電極Ｔ１Ｄとソース電極Ｔ１Ｓとに挟まれ、第２の方向ｄ２の反対方向側に設けられている。

ＬＶＭＯＳ Ｔ２は、ＨＥＭＴ Ｔ１とゲート端子Ｇとの間の金属基板１上に配置されている。ＬＶＭＯＳ Ｔ２は、金属基板１に電気的に接続されたドレイン電極（図示せず）を底面に有する。ＬＶＭＯＳ Ｔ２は、ＨＥＭＴ Ｔ１のゲート電極Ｔ１Ｇに配線Ｗ３で電気的に接続され、且つ、ソース端子Ｓに複数の配線Ｗ４で電気的に接続されたソース電極Ｔ２Ｓと、ゲート端子Ｇに配線Ｗ５で電気的に接続されたゲート電極Ｔ２Ｇと、を上面に有する。即ち、ＬＶＭＯＳ Ｔ２は、金属基板１に垂直な方向に電流を流す縦型構造を有する。

ＬＶＭＯＳ Ｔ２のゲート電極Ｔ２Ｇは、ゲート端子Ｇ側に設けられている。ＬＶＭＯＳ Ｔ２のソース電極Ｔ２Ｓは、ソース端子Ｓ側に設けられ、ＨＥＭＴ Ｔ１側に延びている。

このように、配線Ｗ３は、ＨＥＭＴ Ｔ１のゲート電極Ｔ１Ｇとソース端子Ｓとを直接接続していないため、その長さを短くできる。よって、配線Ｗ３を容易に接続できると共に、配線Ｗ３の信頼性を向上できる。

ツェナーダイオードＺＤ１は、ＨＥＭＴ Ｔ１とソース端子Ｓとの間の金属基板１上に配置されている。つまり、ＬＶＭＯＳ Ｔ２とツェナーダイオードＺＤ１は、第２の方向ｄ２に並んでおり、ＬＶＭＯＳ Ｔ２がゲート端子Ｇ側に配置され、ツェナーダイオードＺＤ１がソース端子Ｓ側に配置されている。

ツェナーダイオードＺＤ１は、金属基板１に電気的に接続されたカソード電極（図示せず）を底面に有し、ＬＶＭＯＳ Ｔ２のソース電極Ｔ２Ｓに配線Ｗ６で電気的に接続されたアノード電極ＺＤ１Ａを上面に有する。即ち、ツェナーダイオードＺＤ１は、第１及び第２の方向ｄ１，ｄ２に垂直な方向に電流を流す縦型構造を有する。アノード電極ＺＤ１Ａは、ソース端子Ｓに配線で接続されてもよい。

図示する例では、ＨＥＭＴ Ｔ１の上面の面積は、ＬＶＭＯＳ Ｔ２の上面の面積より広い。ＬＶＭＯＳ Ｔ２の上面の面積は、ツェナーダイオードＺＤ１の上面の面積より広い。また、第２の方向ｄ２に関して、ＨＥＭＴ Ｔ１の幅は、ＬＶＭＯＳ Ｔ２の幅とツェナーダイオードＺＤ１の幅との和より大きい。

このように、ＬＶＭＯＳ Ｔ２とツェナーダイオードＺＤ１は、ＨＥＭＴ Ｔ１のソース電極Ｔ１Ｓ側に、ソース電極Ｔ１Ｓに沿って並んで配置されているので、ＨＥＭＴ Ｔ１のソース電極Ｔ１Ｓと、ＬＶＭＯＳ Ｔ２のドレイン電極と、ツェナーダイオードＺＤ１のカソード電極との間の距離を近づけることができる。また、配線Ｗ２の長さも短くできる。これにより、ＨＥＭＴ Ｔ１のソース電極Ｔ１Ｓと、ＬＶＭＯＳ Ｔ２のドレイン電極と、ツェナーダイオードＺＤ１のカソード電極との間の寄生インダクタンスを低減できる。

また、このような配置により、ＬＶＭＯＳ Ｔ２のソース電極Ｔ２Ｓと、ツェナーダイオードＺＤ１のアノード電極ＺＤ１Ａとの間の距離も近づけることができる。これにより、これらを接続している配線Ｗ６の寄生インダクタンスを低減できる。

さらには、このような配置により、ＬＶＭＯＳ Ｔ２のソース電極Ｔ２Ｓと、ソース端子Ｓとの間の距離も近づけることができる。これにより、これらを接続している配線Ｗ４の寄生インダクタンスを低減できる。

このように、これらの寄生インダクタンスを低減できるので、スイッチング回路のターンオフ時にＨＥＭＴ Ｔ１のソースに発生するサージ電圧を抑制できる。従って、効果的に、ツェナーダイオードＺＤ１にＬＶＭＯＳ Ｔ２のソース・ドレイン間電圧をクランプさせることができる。よって、ツェナーダイオードＺＤ１に流れる電流のロスを小さくすることができる。また、ツェナーダイオードＺＤ１にＬＶＭＯＳ Ｔ２のソース・ドレイン間電圧をクランプさせることでＨＥＭＴ Ｔ１のソース電圧の上昇を抑制できるため、コラプスの発生を効果的に抑制できる。

また、ＨＥＭＴ Ｔ１はドレイン端子Ｄ側に配置されているので、ドレイン端子ＤとＨＥＭＴ Ｔ１のドレイン電極Ｔ１Ｄとの距離を短くできる。これにより、これらを接続している配線Ｗ１の寄生インダクタンスを低減できる。従って、ＨＥＭＴ Ｔ１のソース・ドレイン間電圧のサージ及びリンギングを抑制できる。

さらに、図１のスイッチング回路を構成するＨＥＭＴ Ｔ１と、ＬＶＭＯＳ Ｔ２と、ツェナーダイオードＺＤ１とを１つのパッケージに収めているので、各素子を個別にプリント配線基板等に実装する場合よりも実装面積を削減できる。

以上で説明したように、本実施形態によれば、素子間等の寄生インダクタンスを低減できるので、スイッチング回路のターンオフ時に、効果的に、ツェナーダイオードＺＤ１にＬＶＭＯＳ Ｔ２のソース・ドレイン間電圧をクランプさせることができる。従って、コラプスの発生を効果的に抑制できる。

なお、図３の配置を、第１の方向ｄ１に対して１８０°反転させてもよい。また、各配線Ｗ１〜Ｗ６の本数は図示する例に限らない。

また、第１のスイッチング素子としてＨＥＭＴ Ｔ１を用いる例について説明したが、コラプスが発生し得る他のスイッチング素子を用いる場合にも、本実施形態にかかるスイッチング回路を適用できる。また、第２のスイッチング素子としてＬＶＭＯＳ Ｔ２を用いる例について説明したが、他のスイッチング素子を用いてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｔ１ ＨＥＭＴ（第１のスイッチング素子）
Ｔ２ ＬＶＭＯＳ（第２のスイッチング素子）
ＺＤ１ ツェナーダイオード（定電圧素子）
Ｄ ドレイン端子（第１ノード）
Ｓ ソース端子（第２ノード）
Ｇ ゲート端子
１ 金属基板
Ｔ１Ｄ ドレイン電極
Ｔ１Ｓ ソース電極
Ｔ１Ｇ ゲート電極
Ｔ２Ｓ ソース電極
Ｔ２Ｇ ゲート電極
ＺＤ１Ａ アノード電極

Claims (8)

1. 金属基板と、
   前記金属基板の一方の縁側に設けられたドレイン端子と、
   前記金属基板の前記一方の縁に向かい合う他方の縁側に設けられたゲート端子と、
   前記ゲート端子と並んで設けられたソース端子と、
   前記ドレイン端子側の前記金属基板上に配置され、ドレイン電極と、前記金属基板に配線で接続されたソース電極と、前記ソース端子に接続されたゲート電極と、を有するノーマリーオン型の第１のスイッチング素子と、
   前記第１のスイッチング素子と前記ゲート端子との間の前記金属基板上に配置され、前記第１のスイッチング素子の前記ソース電極に接続されたドレイン電極と、前記ソース端子に接続されたソース電極と、前記ゲート端子に接続されたゲート電極と、を有するノーマリーオフ型の第２のスイッチング素子と、
   前記第１のスイッチング素子と前記ソース端子との間の前記金属基板上に配置され、前記第２のスイッチング素子の前記ドレイン電極に接続されたカソード電極と、前記ソース端子に接続されたアノード電極と、を有する定電圧素子と、
   を備えることを特徴とする半導体装置。
2. 前記定電圧素子の前記カソード電極は、前記アノード電極よりも前記金属基板側に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のスイッチング素子の前記ドレイン電極及び前記ソース電極及び前記ゲート電極は、前記第１のスイッチング素子の前記金属基板側に対し反対側に設けられていることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記第１のスイッチング素子の前記ドレイン電極は前記ドレイン端子に配線で接続され、前記第２のスイッチング素子の前記ソース電極は前記ソース端子に配線で接続され、前記第２のスイッチング素子の前記ゲート電極は、前記ゲート端子に配線で接続されていることを特徴とする請求項１から請求項３の何れかに記載の半導体装置。
5. 前記第１のスイッチング素子の前記ソース電極は、前記金属基板の前記他方の縁側に設けられていることを特徴とする請求項１から請求項４の何れかに記載の半導体装置。
6. 前記定電圧素子の前記アノード電極は、前記第２のスイッチング素子の前記ソース電極に配線で接続されていることを特徴とする請求項１から請求項５の何れかに記載の半導体装置。
7. 前記第１のスイッチング素子の前記ゲート電極は、前記第２のスイッチング素子の前記ソース電極に配線で接続されていることを特徴とする請求項１から請求項６の何れかに記載の半導体装置。
8. 前記第１のスイッチング素子は、ＨＥＭＴ（High Electron Mobility Transistor）であり、
   前記第２のスイッチング素子は、ＭＯＳトランジスタであり、
   前記定電圧素子は、ツェナーダイオードであることを特徴とする請求項１から請求項７の何れかに記載の半導体装置。

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