JP2016046923A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016046923A
JP2016046923A JP2014169747A JP2014169747A JP2016046923A JP 2016046923 A JP2016046923 A JP 2016046923A JP 2014169747 A JP2014169747 A JP 2014169747A JP 2014169747 A JP2014169747 A JP 2014169747A JP 2016046923 A JP2016046923 A JP 2016046923A
Authority
JP
Japan
Prior art keywords
switching element
source
terminal
electrode
metal substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014169747A
Other languages
English (en)
Inventor
善久 大石
Yoshihisa Oishi
善久 大石
二大 田中
Tsuguhiro Tanaka
二大 田中
祐一 後藤
Yuichi Goto
祐一 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014169747A priority Critical patent/JP2016046923A/ja
Publication of JP2016046923A publication Critical patent/JP2016046923A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】コラプスの発生を効果的に抑制する。
【解決手段】実施形態によれば、半導体装置は、金属基板と、ノーマリーオン型の第1のスイッチング素子と、ノーマリーオフ型の第2のスイッチング素子と、定電圧素子とを備える。第1のスイッチング素子は、ドレイン端子側の金属基板上に配置され、ドレイン電極と、金属基板に配線で接続されたソース電極と、ソース端子に接続されたゲート電極とを有する。第2のスイッチング素子は、第1のスイッチング素子とゲート端子との間に配置され、第1のスイッチング素子のソース電極に接続されたドレイン電極と、ソース端子に接続されたソース電極と、ゲート端子に接続されたゲート電極とを有する。定電圧素子は、第1のスイッチング素子とソース端子との間に配置され、第2のスイッチング素子のドレイン電極に接続されたカソード電極と、ソース端子に接続されたアノード電極とを有する。
【選択図】図3

Description

本発明の実施形態は、半導体装置に関する。
High Electron Mobility Transistor(以下、HEMTと称す)は、高速にスイッチングできるトランジスタであり、ノーマリーオフ型よりもノーマリーオン型の開発が進んでいる。スイッチング電源等に用いられるスイッチング素子としては、何らかの原因でゲート駆動回路が停止した場合に電流が遮断されるノーマリーオフ型の素子が好ましい。そこで、低オン抵抗のノーマリーオフ型のLVMOS(Low Voltage Metal Oxide Semiconductor)電界効果トランジスタ(以下、LVMOSと称す)をノーマリーオン型のHEMTにカスコード接続して、ノーマリーオフ型のスイッチング回路を実現している。
このようなスイッチング回路では、スイッチング動作のターンオフ時にHEMTのソース電圧が高くなる。これにより、HEMTのゲート・ソース間に印加される負電圧の絶対値が大きくなり過ぎるため、コラプスが発生する。
特開2009−159222号公報
本発明が解決しようとする課題は、コラプスの発生を効果的に抑制できる半導体装置を提供することである。
実施形態によれば、半導体装置は、金属基板と、前記金属基板の一方の縁側に設けられたドレイン端子と、前記金属基板の前記一方の縁に向かい合う他方の縁側に設けられたゲート端子と、前記ゲート端子と並んで設けられたソース端子と、ノーマリーオン型の第1のスイッチング素子と、ノーマリーオフ型の第2のスイッチング素子と、定電圧素子と、を備える。前記第1のスイッチング素子は、前記ドレイン端子側の前記金属基板上に配置され、ドレイン電極と、前記金属基板に配線で接続されたソース電極と、前記ソース端子に接続されたゲート電極と、を有する。前記第2のスイッチング素子は、前記第1のスイッチング素子と前記ゲート端子との間の前記金属基板上に配置され、前記第1のスイッチング素子の前記ソース電極に接続されたドレイン電極と、前記ソース端子に接続されたソース電極と、前記ゲート端子に接続されたゲート電極と、を有する。前記定電圧素子は、前記第1のスイッチング素子と前記ソース端子との間の前記金属基板上に配置され、前記第2のスイッチング素子の前記ドレイン電極に接続されたカソード電極と、前記ソース端子に接続されたアノード電極と、を有する。
一実施形態に係るスイッチング回路の回路図である。 比較例のスイッチング回路の回路図である。 一実施形態に係る半導体装置の構造を概略的に示す上面図である。
以下に、図面を参照して本発明の一実施形態について説明する。この実施形態は、本発明を限定するものではない。
(回路構成)
図1は、一実施形態に係るスイッチング回路の回路図である。図1に示すように、スイッチング回路は、HEMT(第1のスイッチング素子)T1と、LVMOS(第2のスイッチング素子)T2と、ツェナーダイオード(定電圧素子)ZD1と、を備える。このスイッチング回路は、例えば、電源回路に用いられる。
HEMT T1は、例えば、GaN(ガリウムナイトライド)を用いたノーマリーオン型のAlGaN/GaN HEMTである。GaN HEMT T1は、同じ電圧で比較するとSiのMOSFETからなるスイッチング素子よりもオン抵抗を低減でき、数MHzの高速なスイッチングが行える。またGaN HEMTを用いたスイッチング回路はSiのスイッチング素子を用いたスイッチング回路より小型化が可能である。
HEMT T1は、ドレイン端子(第1ノード)Dに接続されたドレイン(一端)と、ソース端子(第2ノード)Sに接続されたゲート(制御端子)と、を有する。HEMT T1のしきい値電圧は、負の電圧である。
LVMOS T2は、例えばSiを用いたノーマリーオフ型のN型MOSトランジスタである。LVMOS T2は、HEMT T1のオン抵抗より低オン抵抗であり、HEMT T1の耐圧より低耐圧である。
LVMOS T2は、HEMT T1のソース(他端)に接続されたドレイン(一端)と、ソース端子Sに接続されたソース(他端)と、ゲート端子Gに接続されて制御信号が供給されるゲート(制御端子)と、を有する。つまり、HEMT T1とLVMOS T2は、カスコード接続されている。LVMOS T2のしきい値電圧は、正の電圧である。LVMOS T2のソースとドレインとの間には、寄生のダイオードD1が存在している。
ツェナーダイオードZD1は、LVMOS T2のドレインに接続されたカソードと、ソース端子Sに接続されたアノードと、を有する。つまり、ツェナーダイオードZD1は、LVMOS T2に並列接続されている。
ツェナーダイオードZD1のツェナー電圧の絶対値は、HEMT T1のしきい値電圧の絶対値より大きい。但し、コラプスの発生を抑制するという観点から、ツェナー電圧の絶対値は大き過ぎない方が好ましい。
次に、スイッチング回路の動作を説明する。例えば、ソース端子Sに接地電圧が供給され、ドレイン端子Dに負荷を介して電源電圧(例えば、数百V)が供給され、ゲート端子Gに制御信号が供給される。制御信号は、スイッチング回路のスイッチング動作を制御する。
制御信号が低電圧(例えば、接地電圧)から高電圧(例えば、数V)になると、LVMOS T2がオンするので、ドレイン端子Dからノーマリーオン型のHEMT T1及びLVMOS T2を介してソース端子Sに電流が流れる。即ち、スイッチング回路がターンオンする。
一方、制御電圧が高電圧から低電圧になると、LVMOS T2がオフするので、ドレイン端子Dとソース端子Sとの間の電流経路が遮断される。即ち、スイッチング回路がターンオフする。
このターンオフ時において、ドレイン端子Dの電圧は電源電圧近くまで上昇する。このとき、HEMT T1のソース・ドレイン間の寄生容量により、HEMT T1のソースの電圧、即ちLVMOS T2のドレインの電圧は過渡的に上昇する。しかし、ツェナーダイオードZD1により、LVMOS T2のソース・ドレイン間電圧は制限される(クランプされる)。そのため、HEMT T1のゲート・ソース間に印加される負電圧は、ツェナー電圧を超えない。従って、HEMT T1にツェナー電圧を超える過度の負電圧がかからないため、コラプスの発生を抑制できる。なお、HEMT T1のゲート・ソース間の電圧は、ゲートの電圧がソースの電圧より低い場合に負とする。
前述のように、ツェナー電圧の絶対値は、HEMT T1のしきい値電圧の絶対値より大きく設定されている。従って、スイッチング回路のターンオフ時において、HEMT T1は確実にオフするが過度に負電圧が印加されることがない。
これに対して、図2に示す比較例のスイッチング回路では、以下に説明するようにコラプスが発生する。
図2は、比較例のスイッチング回路の回路図である。比較例のスイッチング回路は、ツェナーダイオードZD1を備えていない点が本実施形態のスイッチング回路と異なる。
比較例のスイッチング回路では、ターンオフ時において、ドレイン端子Dの電圧が電源電圧近くまで上昇すると、HEMT T1のソース・ドレイン間の寄生容量により、HEMT T1のソースの電圧は本実施形態よりも大きく上昇する。そのため、HEMT T1のゲート・ソース間に、本実施形態よりも絶対値が大きい負電圧が印加される。従って、HEMT T1においてコラプスが発生する。コラプスが発生すると、次のターンオン時にHEMT T1のオン抵抗が増加するため、スイッチング回路の特性が劣化する。
このように、図1のスイッチング回路では、LVMOS T2のソースとドレインとの間にツェナーダイオードZD1が接続されているので、LVMOS T2のソース・ドレイン間にツェナー電圧を超える電圧が印加されないようにできる。これにより、スイッチング回路のターンオフ時において、過渡的に絶対値が上昇するHEMT T1のゲート・ソース間電圧を制限できる。従って、コラプスの発生を抑制できる。
(実装構造)
次に、図1のスイッチング回路の実装構造について説明する。本発明者等は、図1のスイッチング回路の素子間等の寄生インダクタンスが比較的大きい場合には、ターンオフ時においてHEMT T1のソースに発生するサージ電圧が大きくなり、その結果、コラプスの抑制効果が低減することに独自に気付いた。本発明者等は、この独自の知得に基づいて、以下の構成に至った。
図3は、一実施形態に係る半導体装置の構造を概略的に示す上面図である。図3は、パッケージの封止材を除去した状態を示している。図3の半導体装置の等価回路図が、図1の回路図である。図3では、図1と対応する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
図3に示すように、半導体装置は、金属基板1と、ドレイン端子Dと、ゲート端子Gと、ソース端子Sと、HEMT T1と、LVMOS T2と、ツェナーダイオードZD1と、配線(例えば、金属ワイヤ)W1〜W6と、を備える。
金属基板1は、ベッド部とも称され、図示しないリードフレームの一部として設けられている。金属基板1は、例えば銅を含み、導電性及び放熱性が高い。金属基板1は、ここでは長方形の平板状であるが、形状はこれに限らない。
ドレイン端子Dは、金属基板1の一方の縁1a側に設けられている。ゲート端子Gは、金属基板1の一方の縁1aに向かい合う他方の縁1b側に設けられ、ドレイン端子Dに向かい合っている。ソース端子Sは、金属基板1の他方の縁1bに沿ってゲート端子Gと並んで設けられ、金属基板1を挟んでドレイン端子Dに向かい合っている。
つまり、ドレイン端子Dとゲート端子Gとは、第1の方向d1に向かい合い、ドレイン端子Dとソース端子Sとは、第1の方向d1に向かい合っている。ゲート端子Gとソース端子Sとは、第1の方向d1に直交する第2の方向d2に隣り合っている。ドレイン端子D、ゲート端子G及びソース端子Sは、第2の方向d2に延びている。
ここでは、ドレイン端子D、ゲート端子G及びソース端子Sは、金属基板1の外側に設けられているが、金属基板1と電気的に絶縁されていれば、各端子の一部は金属基板1に重なっていてもよい。
HEMT T1は、ドレイン端子D側の金属基板1上に配置されている。HEMT T1は、ドレイン端子Dに複数の配線W1で電気的に接続されたドレイン電極T1Dと、金属基板1に複数の配線W2で電気的に接続されたソース電極T1Sと、ゲート電極T1Gと、を上面に有する。即ち、HEMT T1は、金属基板1に平行な面内の方向に電流を流す横型構造を有する。
HEMT T1のドレイン電極T1Dは、ドレイン端子D側(金属基板1の一方の縁1a側)に設けられ、第2の方向d2に延びている。HEMT T1のソース電極T1Sは、ソース端子S側(金属基板1の他方の縁1b側)に設けられ、第2の方向d2に延びている。HEMT T1のゲート電極T1Gは、ドレイン電極T1Dとソース電極T1Sとに挟まれ、第2の方向d2の反対方向側に設けられている。
LVMOS T2は、HEMT T1とゲート端子Gとの間の金属基板1上に配置されている。LVMOS T2は、金属基板1に電気的に接続されたドレイン電極(図示せず)を底面に有する。LVMOS T2は、HEMT T1のゲート電極T1Gに配線W3で電気的に接続され、且つ、ソース端子Sに複数の配線W4で電気的に接続されたソース電極T2Sと、ゲート端子Gに配線W5で電気的に接続されたゲート電極T2Gと、を上面に有する。即ち、LVMOS T2は、金属基板1に垂直な方向に電流を流す縦型構造を有する。
LVMOS T2のゲート電極T2Gは、ゲート端子G側に設けられている。LVMOS T2のソース電極T2Sは、ソース端子S側に設けられ、HEMT T1側に延びている。
このように、配線W3は、HEMT T1のゲート電極T1Gとソース端子Sとを直接接続していないため、その長さを短くできる。よって、配線W3を容易に接続できると共に、配線W3の信頼性を向上できる。
ツェナーダイオードZD1は、HEMT T1とソース端子Sとの間の金属基板1上に配置されている。つまり、LVMOS T2とツェナーダイオードZD1は、第2の方向d2に並んでおり、LVMOS T2がゲート端子G側に配置され、ツェナーダイオードZD1がソース端子S側に配置されている。
ツェナーダイオードZD1は、金属基板1に電気的に接続されたカソード電極(図示せず)を底面に有し、LVMOS T2のソース電極T2Sに配線W6で電気的に接続されたアノード電極ZD1Aを上面に有する。即ち、ツェナーダイオードZD1は、第1及び第2の方向d1,d2に垂直な方向に電流を流す縦型構造を有する。アノード電極ZD1Aは、ソース端子Sに配線で接続されてもよい。
図示する例では、HEMT T1の上面の面積は、LVMOS T2の上面の面積より広い。LVMOS T2の上面の面積は、ツェナーダイオードZD1の上面の面積より広い。また、第2の方向d2に関して、HEMT T1の幅は、LVMOS T2の幅とツェナーダイオードZD1の幅との和より大きい。
このように、LVMOS T2とツェナーダイオードZD1は、HEMT T1のソース電極T1S側に、ソース電極T1Sに沿って並んで配置されているので、HEMT T1のソース電極T1Sと、LVMOS T2のドレイン電極と、ツェナーダイオードZD1のカソード電極との間の距離を近づけることができる。また、配線W2の長さも短くできる。これにより、HEMT T1のソース電極T1Sと、LVMOS T2のドレイン電極と、ツェナーダイオードZD1のカソード電極との間の寄生インダクタンスを低減できる。
また、このような配置により、LVMOS T2のソース電極T2Sと、ツェナーダイオードZD1のアノード電極ZD1Aとの間の距離も近づけることができる。これにより、これらを接続している配線W6の寄生インダクタンスを低減できる。
さらには、このような配置により、LVMOS T2のソース電極T2Sと、ソース端子Sとの間の距離も近づけることができる。これにより、これらを接続している配線W4の寄生インダクタンスを低減できる。
このように、これらの寄生インダクタンスを低減できるので、スイッチング回路のターンオフ時にHEMT T1のソースに発生するサージ電圧を抑制できる。従って、効果的に、ツェナーダイオードZD1にLVMOS T2のソース・ドレイン間電圧をクランプさせることができる。よって、ツェナーダイオードZD1に流れる電流のロスを小さくすることができる。また、ツェナーダイオードZD1にLVMOS T2のソース・ドレイン間電圧をクランプさせることでHEMT T1のソース電圧の上昇を抑制できるため、コラプスの発生を効果的に抑制できる。
また、HEMT T1はドレイン端子D側に配置されているので、ドレイン端子DとHEMT T1のドレイン電極T1Dとの距離を短くできる。これにより、これらを接続している配線W1の寄生インダクタンスを低減できる。従って、HEMT T1のソース・ドレイン間電圧のサージ及びリンギングを抑制できる。
さらに、図1のスイッチング回路を構成するHEMT T1と、LVMOS T2と、ツェナーダイオードZD1とを1つのパッケージに収めているので、各素子を個別にプリント配線基板等に実装する場合よりも実装面積を削減できる。
以上で説明したように、本実施形態によれば、素子間等の寄生インダクタンスを低減できるので、スイッチング回路のターンオフ時に、効果的に、ツェナーダイオードZD1にLVMOS T2のソース・ドレイン間電圧をクランプさせることができる。従って、コラプスの発生を効果的に抑制できる。
なお、図3の配置を、第1の方向d1に対して180°反転させてもよい。また、各配線W1〜W6の本数は図示する例に限らない。
また、第1のスイッチング素子としてHEMT T1を用いる例について説明したが、コラプスが発生し得る他のスイッチング素子を用いる場合にも、本実施形態にかかるスイッチング回路を適用できる。また、第2のスイッチング素子としてLVMOS T2を用いる例について説明したが、他のスイッチング素子を用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
T1 HEMT(第1のスイッチング素子)
T2 LVMOS(第2のスイッチング素子)
ZD1 ツェナーダイオード(定電圧素子)
D ドレイン端子(第1ノード)
S ソース端子(第2ノード)
G ゲート端子
1 金属基板
T1D ドレイン電極
T1S ソース電極
T1G ゲート電極
T2S ソース電極
T2G ゲート電極
ZD1A アノード電極

Claims (8)

  1. 金属基板と、
    前記金属基板の一方の縁側に設けられたドレイン端子と、
    前記金属基板の前記一方の縁に向かい合う他方の縁側に設けられたゲート端子と、
    前記ゲート端子と並んで設けられたソース端子と、
    前記ドレイン端子側の前記金属基板上に配置され、ドレイン電極と、前記金属基板に配線で接続されたソース電極と、前記ソース端子に接続されたゲート電極と、を有するノーマリーオン型の第1のスイッチング素子と、
    前記第1のスイッチング素子と前記ゲート端子との間の前記金属基板上に配置され、前記第1のスイッチング素子の前記ソース電極に接続されたドレイン電極と、前記ソース端子に接続されたソース電極と、前記ゲート端子に接続されたゲート電極と、を有するノーマリーオフ型の第2のスイッチング素子と、
    前記第1のスイッチング素子と前記ソース端子との間の前記金属基板上に配置され、前記第2のスイッチング素子の前記ドレイン電極に接続されたカソード電極と、前記ソース端子に接続されたアノード電極と、を有する定電圧素子と、
    を備えることを特徴とする半導体装置。
  2. 前記定電圧素子の前記カソード電極は、前記アノード電極よりも前記金属基板側に設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1のスイッチング素子の前記ドレイン電極及び前記ソース電極及び前記ゲート電極は、前記第1のスイッチング素子の前記金属基板側に対し反対側に設けられていることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記第1のスイッチング素子の前記ドレイン電極は前記ドレイン端子に配線で接続され、前記第2のスイッチング素子の前記ソース電極は前記ソース端子に配線で接続され、前記第2のスイッチング素子の前記ゲート電極は、前記ゲート端子に配線で接続されていることを特徴とする請求項1から請求項3の何れかに記載の半導体装置。
  5. 前記第1のスイッチング素子の前記ソース電極は、前記金属基板の前記他方の縁側に設けられていることを特徴とする請求項1から請求項4の何れかに記載の半導体装置。
  6. 前記定電圧素子の前記アノード電極は、前記第2のスイッチング素子の前記ソース電極に配線で接続されていることを特徴とする請求項1から請求項5の何れかに記載の半導体装置。
  7. 前記第1のスイッチング素子の前記ゲート電極は、前記第2のスイッチング素子の前記ソース電極に配線で接続されていることを特徴とする請求項1から請求項6の何れかに記載の半導体装置。
  8. 前記第1のスイッチング素子は、HEMT(High Electron Mobility Transistor)であり、
    前記第2のスイッチング素子は、MOSトランジスタであり、
    前記定電圧素子は、ツェナーダイオードであることを特徴とする請求項1から請求項7の何れかに記載の半導体装置。
JP2014169747A 2014-08-22 2014-08-22 半導体装置 Pending JP2016046923A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014169747A JP2016046923A (ja) 2014-08-22 2014-08-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014169747A JP2016046923A (ja) 2014-08-22 2014-08-22 半導体装置

Publications (1)

Publication Number Publication Date
JP2016046923A true JP2016046923A (ja) 2016-04-04

Family

ID=55637003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014169747A Pending JP2016046923A (ja) 2014-08-22 2014-08-22 半導体装置

Country Status (1)

Country Link
JP (1) JP2016046923A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109768789A (zh) * 2018-12-28 2019-05-17 京信通信系统(中国)有限公司 GaN HEMT漏极控制电路及设备
JP2021170584A (ja) * 2020-04-15 2021-10-28 株式会社東芝 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法
CN114172123A (zh) * 2020-09-11 2022-03-11 株式会社东芝 半导体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109768789A (zh) * 2018-12-28 2019-05-17 京信通信系统(中国)有限公司 GaN HEMT漏极控制电路及设备
CN109768789B (zh) * 2018-12-28 2023-07-04 京信网络系统股份有限公司 GaN HEMT漏极控制电路及设备
JP2021170584A (ja) * 2020-04-15 2021-10-28 株式会社東芝 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法
JP7319494B2 (ja) 2020-04-15 2023-08-02 株式会社東芝 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法
CN114172123A (zh) * 2020-09-11 2022-03-11 株式会社东芝 半导体装置
CN114172123B (zh) * 2020-09-11 2024-03-22 株式会社东芝 半导体装置

Similar Documents

Publication Publication Date Title
JP6909881B2 (ja) フェライトビーズを有するスイッチング回路
JP7224918B2 (ja) 半導体装置及び半導体パッケージ
US8816388B2 (en) Semiconductor device with gate protection diode
US9741702B2 (en) Semiconductor power modules and devices
US9653449B2 (en) Cascoded semiconductor device
KR101539531B1 (ko) 반도체 장치
JP5728258B2 (ja) 半導体装置
US20130147540A1 (en) Semiconductor modules and methods of forming the same
JP2012517699A (ja) Iii族窒化物デバイスおよび回路
JP2013201242A (ja) 窒化物半導体素子
JP6038745B2 (ja) ダイオード回路およびdc−dcコンバータ
US9812411B2 (en) Semiconductor device, inverter circuit, and drive device
JP2016046923A (ja) 半導体装置
US10003331B2 (en) Semiconductor device including normally-off type transistors and normally-on type transistor connected series
JP2013045979A (ja) 半導体デバイスパッケージ及び半導体デバイスパッケージの製造方法
JP2015177218A (ja) スイッチング電源
US9337174B2 (en) Semiconductor device for suppressing inductance
JP2016197808A (ja) 負荷駆動装置
JP2014007189A (ja) 半導体パワーモジュール
WO2015079875A1 (ja) 半導体装置
JP2017123359A (ja) 半導体装置