JP7319494B2 - 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法 - Google Patents

半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法 Download PDF

Info

Publication number
JP7319494B2
JP7319494B2 JP2020072779A JP2020072779A JP7319494B2 JP 7319494 B2 JP7319494 B2 JP 7319494B2 JP 2020072779 A JP2020072779 A JP 2020072779A JP 2020072779 A JP2020072779 A JP 2020072779A JP 7319494 B2 JP7319494 B2 JP 7319494B2
Authority
JP
Japan
Prior art keywords
electrode
frame
probe
pad
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020072779A
Other languages
English (en)
Other versions
JP2021170584A5 (ja
JP2021170584A (ja
Inventor
瑛祐 梶原
雅彦 蔵口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2020072779A priority Critical patent/JP7319494B2/ja
Priority to US17/141,461 priority patent/US20210327711A1/en
Publication of JP2021170584A publication Critical patent/JP2021170584A/ja
Publication of JP2021170584A5 publication Critical patent/JP2021170584A5/ja
Application granted granted Critical
Publication of JP7319494B2 publication Critical patent/JP7319494B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明の実施形態は、半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法に関する。
半導体装置において、品質の向上が求められる。
特開平１１－１５０１２８号公報
本発明の実施形態は、品質の向上が可能な半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法を提供する。
本発明の実施形態によれば、半導体装置は、第１トランジスタ及び第１実装部材を含む。前記第１トランジスタは、第１素子電極、第２素子電極及び第３素子電極を含み、窒化物半導体層を含む。前記第１実装部材は、第１フレーム電極と、前記第１素子電極と前記第１フレーム電極とを電気的に接続する複数の第１フレーム接続部材と、第１パッド電極と、前記第１素子電極と前記第１パッド電極とを電気的に接続する第１パッド接続部材と、を含む。
図１（ａ）～図１（ｅ）は、第１実施形態に係る半導体装置を例示する模式図である。 図２は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図３は、第１実施形態に係る半導体装置の検査状態を例示する等価回路である。 図４は、参考例に係る半導体装置及び検査状態を例示する模式的平面図である。 図５は、参考例に係る半導体装置の検査状態を例示する等価回路である。 図６（ａ）～図６（ｅ）は、第１実施形態に係る半導体装置を例示する模式図である。 図７は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図８（ａ）～図８（ｅ）は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図９は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１１は、第１実施形態に係る半導体装置を例示する等価回路図である。 図１２は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１３は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１４（ａ）及び図１４（ｂ）は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１５は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）～図１（ｅ）は、第１実施形態に係る半導体装置を例示する模式図である。 図１（ａ）は、平面図である。図１（ｂ）は、図１（ａ）のＡ１－Ａ２線断面図である。図１（ｃ）は、図１（ａ）のＢ１－Ｂ２線断面図である。図１（ｄ）は、図１（ａ）のＣ１－Ｃ２線断面図である。図１（ｅ）は、図１（ａ）のＤ１－Ｄ２線断面図である。
図１（ａ）に示すように、実施形態に係る半導体装置１１０は、第１トランジスタ１０、及び、第１実装部材５０を含む。
第１トランジスタ１０は、第１素子電極１１、第２素子電極１２及び第３素子電極１３を含む。図１（ｃ）及び図１（ｅ）に示すように、第１トランジスタ１０は、窒化物半導体層１０ｓを含む。窒化物半導体層１０ｓは、窒化物半導体を含む。例えば、窒化物半導体層１０ｓは、ＧａＮを含む。
図１（ａ）に示すように、第１実装部材５０は、第１フレーム電極５１と、複数の第１フレーム接続部材５１Ｗと、第１パッド電極６１と、第１パッド接続部材６１Ｗと、を含む。複数の第１フレーム接続部材５１Ｗは、第１素子電極１１と第１フレーム電極５１とを電気的に接続する。第１パッド接続部材６１Ｗは、第１素子電極１１と第１パッド電極６１とを電気的に接続する。複数の第１フレーム接続部材５１Ｗ、及び、第１パッド接続部材６１Ｗは、例えば、ワイヤである。
図１（ｂ）～図１（ｅ）に示すように、この例では、第１実装部材５０は、実装基板５８を含む。実装基板５８は、第１基板面５８Ｆを含む。第１基板面５８Ｆは、第１トランジスタ１０と対向する。第１フレーム電極５１、第１パッド電極６１、及び、第１トランジスタ１０は、第１基板面５８Ｆの上に設けられている。第１基板面５８Ｆは、第１フレーム電極５１及び第１パッド電極６１と対向する。第１基板面５８Ｆは、例えば、上面である。
図１（ｄ）に示す、実装基板５８から第１フレーム電極５１への方向を、第１方向とする。第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第１基板面５８Ｆは、Ｘ－Ｙ平面に沿っている。
図１（ｅ）に示すように、第１方向（Ｚ軸方向）における窒化物半導体層１０ｓの位置は、第１方向における第１基板面５８Ｆの位置と、第１方向における第１素子電極１１の位置と、の間にある。図１（ｃ）及び図１（ｅ）に示すように、第１方向（Ｚ軸方向）における窒化物半導体層１０ｓの位置は、第１方向における第１基板面５８Ｆの位置と、第１方向における第２素子電極１２の位置と、の間にある。図１（ｃ）に示すように、第１方向（Ｚ軸方向）における窒化物半導体層１０ｓの位置は、第１方向における第１基板面５８Ｆの位置と、第１方向における第３素子電極１３の位置と、の間にある。
例えば、第１トランジスタ１０は、素子部材１８を含む。素子部材１８少なくとも一部の上に窒化物半導体層１０ｓがある。例えば、素子部材１８の上に、第１素子電極１１、第２素子電極１２及び第３素子電極１３が設けられる。
図１（ａ）に示すように、この例では、第１実装部材５０は、第２フレーム電極５２、及び、第２フレーム接続部材５２Ｗを含む。この例では、複数の第２フレーム接続部材５２Ｗが設けられる。複数の第２フレーム接続部材５２Ｗは、第２素子電極１２と第２フレーム電極５２とを電気的に接続する。
図１（ａ）に示すように、この例では、第１実装部材５０は、第３フレーム電極５３、及び、第３フレーム接続部材５３Ｗを含む。第３フレーム接続部材５３Ｗは、第３素子電極１３と第３フレーム電極５３とを電気的に接続する。
第１素子電極１１は、例えば、第１トランジスタ１０のドレイン電極である。第２素子電極１２は、例えば、第１トランジスタ１０のソース電極である。第３素子電極１３は、例えば、第１トランジスタ１０のゲート電極である。
図１（ａ）に示すように、この例では、第３素子電極１３から第２素子電極１２への方向は、Ｘ軸方向に沿う。第１素子電極１１から第２素子電極１２への方向は、Ｙ軸方向に沿う。
以下に説明するように、半導体装置１１０においては、第１パッド電極６１が設けられることで、複数の第１フレーム接続部材５１Ｗの状態を精度良く検査することができる。これにより、品質の向上が可能な半導体装置が提供できる。
図２は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。
図２に示すように、半導体装置の検査装置２１０は、第１プローブ７１、第２プローブ７２、第３プローブ７３、第４プローブ７４、及び、制御部７０を含む。制御部７０は、第１プローブ７１、第２プローブ７２、第３プローブ７３及び第４プローブ７４と電気的に接続される。制御部７０は、半導体装置１１０を検査可能である。
図２に示すように、制御部７０は、第１検査状態ＳＴ１において、半導体装置１１０を検査する。第１検査状態ＳＴ１において、第１プローブ７１は、第１フレーム電極５１の第１部分５１ａと電気的に接続され、第２プローブ７２は、第２フレーム電極５２と電気的に接続され、第３プローブ７３は、第１パッド電極６１と電気的に接続され、第４プローブ７４は、第１フレーム電極５１の第２部分５１ｂと電気的に接続される。これらの電気的接続は、例えば、プローブと電極との接触により行われても良い。後述するように、１つの電極に電気的に接続された別のパッドが設けられ、１つのプローブがこの別のパッドと電気的に接続されることで、上記の１つの電極と、上記の１つのプローブと、が電気的に接続されても良い。例えば、第１フレーム電極５１の第１部分５１ａは、第１パッド電極６１と、第１フレーム電極５１の第２部分５１ｂと、の間にある。
このような第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第１フレーム接続部材５１Ｗの少なくとも一部を検査可能である。
図３は、第１実施形態に係る半導体装置の検査状態を例示する等価回路である。
図３に示すように、第１検査状態ＳＴ１において、第１プローブ７１と第２プローブ７２との間に電流が供給される。複数の第１フレーム接続部材５１Ｗの１つの抵抗を抵抗Ｒ１とする。複数の第１フレーム接続部材５１Ｗの数を数Ｎ１とする。このとき、第３プローブ７３と第４プローブ７４との間に生じる電位差Ｖ１によって測定される抵抗Ｒｘは、Ｒ１／Ｎ１である。測定される抵抗Ｒｘが、定められた値の範囲から外れていた場合、複数の第１フレーム接続部材５１Ｗの不良が検出できる。
このような測定において、測定される抵抗Ｒｘは、他の抵抗（例えば、第１トランジスタ１０の内部の抵抗など）と関係なく、複数の第１フレーム接続部材５１Ｗに依存する。従って、検出対象の複数の第１フレーム接続部材５１Ｗの状態を高い精度で検出できる。
図４は、参考例に係る半導体装置及び検査状態を例示する模式的平面図である。
図４に示すように、参考例の半導体装置１１９においては、第１パッド電極６１及び第１パッド接続部材６１Ｗが設けられていない。半導体装置１１９の検査においては、第１プローブ７１は、第１フレーム電極５１と電気的に接続され、第２プローブ７２は、第２フレーム電極５２と電気的に接続される。例えば、第１プローブ７１と第２プローブ７２との間に電流が供給され、第１プローブ７１と第２プローブ７２との間の電位差が検出される。検出される電位差に基づいて、検査が行われる。
図５は、参考例に係る半導体装置の検査状態を例示する等価回路である。
半導体装置１１９において、複数の第１フレーム接続部材５１Ｗの１つの抵抗を抵抗Ｒ１とし、複数の第１フレーム接続部材５１Ｗの数を数Ｎ１とする。複数の第２フレーム接続部材５２Ｗの１つの抵抗を抵抗Ｒ２とし、複数の第２フレーム接続部材５２Ｗの数を数Ｎ２とする。第１トランジスタ１０の内部の抵抗を抵抗Ｒ３とする。抵抗Ｒ３は、例えば、窒化物半導体層１０ｓなどの抵抗に基づく。このような参考例において、第１プローブ７１と第２プローブ７２との間に生じる電位差によって測定される抵抗Ｒｘは、Ｒ１／Ｎ１＋Ｒ２／Ｎ２＋Ｒ３である。参考例においては、抵抗Ｒｘは、検出対象である複数の第１フレーム接続部材５１Ｗの抵抗の他に、他の抵抗（例えば、抵抗Ｒ２及び抵抗Ｒ３など）にも依存する。従って、参考例においては、検出対象の複数の第１フレーム接続部材５１Ｗの状態を高い精度で検出することが困難である。
これに対して、実施形態においては、測定される抵抗Ｒｘは、他の抵抗（例えば、抵抗Ｒ２及び抵抗Ｒ３など）と関係なく、複数の第１フレーム接続部材５１Ｗに依存する。実施形態においては、検出対象の複数の第１フレーム接続部材５１Ｗの状態を高い精度で検出できる。
例えば、複数の第１フレーム接続部材５１Ｗの１つの抵抗Ｒ１を３２ｍΩとする。複数の第１フレーム接続部材５１Ｗの数Ｎ１を４０とする。複数の第２フレーム接続部材５２Ｗの１つの抵抗Ｒ２を６４ｍΩとする。複数の第２フレーム接続部材５２Ｗの数Ｎ２を４０とする。抵抗Ｒ３を４４ｍΩとする。このときに、１つの第１フレーム接続部材５１Ｗで接続不良が発生した場合に、以下となる。
参考例の半導体装置１１９においては、不良が無い場合に検出される抵抗Ｒｘは、３２ｍΩ／４０＋６４ｍΩ／４０＋４４ｍΩであり、４６．４ｍΩである。１つの第１フレーム接続部材５１Ｗで接続不良が発生した場合に検出される抵抗Ｒｘは、３２ｍΩ／３９＋６４ｍΩ／４０＋４４ｍΩであり、４６．４２０５ｍΩである。これらの抵抗の差は、不良が無い場合に検出される抵抗Ｒｘの０．０４％である。
一方、実施形態に係る半導体装置１１０においては、不良が無い場合に検出される抵抗Ｒｘは、３２ｍΩ／４０であり、０．８ｍΩである。１つの第１フレーム接続部材５１Ｗで接続不良が発生した場合に検出される抵抗Ｒｘは、３２ｍΩ／３９であり、０．８２１ｍΩである。これらの抵抗の差は、不良が無い場合に検出される抵抗Ｒｘの２．６％である。
このように、実施形態においては、１つの不良が抵抗Ｒｘに与える影響が大きい。実施形態によれば、検出対象の複数の第１フレーム接続部材５１Ｗの状態を高い精度で検出できる。検査が高精度になるため、品質がより向上し易い。高い生産性が得やすい。実施形態によれば、品質の向上が可能な半導体装置を提供できる。
例えば、ＧａＮなどの窒化物半導体を含むトランジスタにおいては、トランジスタの内部の抵抗が極めて低い。このため、このようなトランジスタにおいては、ワイヤなどの接続部材の抵抗を低くすることが求められる。このため、例えば、複数の接続部材（ワイヤなど）により、電気的な接続が行われる。複数の接続部材を用いた場合に、例えば、複数の接続部材の１つにおいて接続不良が発生した場合に、所望の特性が得られない。例えば、複数の接続部材の１つにおいて接続不良が発生した場合に、素子電極を流れる電流に不均一な分布が生じ、素子の信頼性を劣化させる。長期使用による素子の経年劣化を招きやすい。窒化物半導体を含むトランジスタにおいて、複数の接続部材の接続状態を高い精度で検出できることが求められる。実施形態においては、複数の接続部材（例えば複数の第１フレーム接続部材５１Ｗ）の接続状態を精度良く検査することができる。これにより、品質の向上が可能な半導体装置が提供できる。
実施形態において、制御部７０は、第５プローブ７５を含んでも良い（図２参照）。第５プローブ７５は、第３フレーム電極５３と電気的に接続される。この電気的接続は、例えば、プローブと電極との接触により行われても良い。例えば、制御部７０が第３フレーム電極５３に電圧を印加している状態で、複数の第１フレーム接続部材５１Ｗの検査が行われても良い。
図６（ａ）～図６（ｅ）は、第１実施形態に係る半導体装置を例示する模式図である。 図６（ａ）は、平面図である。図６（ｂ）は、図６（ａ）のＡ１－Ａ２線断面図である。図６（ｃ）は、図６（ａ）のＢ１－Ｂ２線断面図である。図６（ｄ）は、図６（ａ）のＣ１－Ｃ２線断面図である。図６（ｅ）は、図６（ａ）のＤ１－Ｄ２線断面図である。
図６（ａ）に示すように、実施形態に係る半導体装置１１１も、第１トランジスタ１０、及び、第１実装部材５０を含む。半導体装置１１１においては、第１実装部材５０は、第２パッド電極６２と、第２パッド接続部材６２Ｗと、を含む。半導体装置１１１におけるこれ以外の構成は、半導体装置１１０と同様である。
第２パッド接続部材６２Ｗは、第２素子電極１２と第２パッド電極６２とを電気的に接続する。図６（ｂ）に示すように、第２パッド電極６２は、実装基板５８の第１基板面５８Ｆの上に設けられている。第２パッド接続部材６２Ｗは、例えば、ワイヤである。
図７は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。
図７に示すように、半導体装置の検査装置２１０は、第１プローブ７１、第２プローブ７２、第３プローブ７３、第４プローブ７４、及び、制御部７０を含む。
図７に示すように、制御部７０は、第２検査状態ＳＴ２において、半導体装置１１１を検査する。第２検査状態ＳＴ２において、第１プローブ７１は、第１フレーム電極５１と電気的に接続され、第２プローブ７２は、第２フレーム電極５２の第３部分５２ｃと電気的に接続され、第３プローブ７３は、第２パッド電極６２と電気的に接続され、第４プローブ７４は、第２フレーム電極５２の第４部分５２ｄと電気的に接続される。これらの電気的接続は、例えば、プローブと電極との接触により行われても良い。例えば、第２フレーム電極５２の第３部分５２ｃは、第２パッド電極６２と、第２フレーム電極５２の第４部分５２ｄと、の間にある。
このような第２検査状態ＳＴ２において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第２フレーム接続部材５２Ｗの少なくとも一部を検査可能である。
半導体装置１１１においては、検出対象の複数の第２フレーム接続部材５２Ｗの状態を高い精度で検出できる。品質の向上が可能な半導体装置を提供できる。
実施形態において、制御部７０は、第５プローブ７５（図２参照）を含んでも良い。第５プローブ７５は、第３フレーム電極５３と電気的に接続される。制御部７０が第３フレーム電極５３に電圧を印加している状態で、複数の第２フレーム接続部材５２Ｗの検査が行われても良い。
図８は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図８に示すように、実施形態に係る半導体装置１１２も、第１トランジスタ１０、及び、第１実装部材５０と、を含む。半導体装置１１２においては、第１実装部材５０は、第３パッド電極６３及び第３パッド接続部材６３Ｗを含む。この例では、第１実装部材５０は、第４パッド電極６４及び第４パッド接続部材６４Ｗをさらに含む。半導体装置１１２におけるこれ以外の構成は、半導体装置１１１と同様である。
第３パッド接続部材６３Ｗは、第３パッド電極６３と第１フレーム電極５１とを電気的に接続する。第４パッド接続部材６４Ｗは、第４パッド電極６４と第２フレーム電極５２とを電気的に接続する。例えば、第１フレーム電極５１の少なくとも一部は、第１パッド電極６１と第３パッド電極６３との間にある。例えば、第２フレーム電極５２の少なくとも一部は、第２パッド電極６２と第４パッド電極６４との間にある。第３パッド接続部材６３Ｗ及び第４パッド接続部材６４Ｗは、例えば、ワイヤである。
半導体装置１１２において、例えば、第１検査状態ＳＴ１において、第１プローブ７１は、第１フレーム電極５１と電気的に接続され、第２プローブ７２は、第２フレーム電極５２と電気的に接続され、第３プローブ７３は、第１パッド電極６１と電気的に接続され、第４プローブ７４は、第３パッド電極６３と電気的に接続される。このような第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第１フレーム接続部材５１Ｗの少なくとも一部を検査可能である。
半導体装置１１２において、例えば、第２検査状態ＳＴ２において、第１プローブ７１は、第１フレーム電極５１と電気的に接続され、第２プローブ７２は、第２フレーム電極５２と電気的に接続され、第３プローブ７３は、第２パッド電極６２と電気的に接続され、第４プローブ７４は、第４パッド電極６４と電気的に接続される。このような第２検査状態ＳＴ２において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第２フレーム接続部材５２Ｗの少なくとも一部を検査可能である。
半導体装置１１２においても、検出対象の状態を高い精度で検出できる。品質の向上が可能な半導体装置を提供できる。
図９は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１１は、第１実施形態に係る半導体装置を例示する等価回路図である。
図１０（ａ）は、図９のＥ１－Ｅ２線断面図である。図１０（ｂ）は、図９のＦ１－Ｆ２線断面図である。
図９に示すように、実施形態に係る半導体装置１１３は、第１トランジスタ１０、及び、第１実装部材５０に加えて、第２トランジスタ２０を含む。この例では、半導体装置１１３は、第１ダイオード３１及び第２ダイオード３２をさらに含む。半導体装置１１３における第１トランジスタ１０の構成は、半導体装置１１０における第１トランジスタ１０の構成と同様で良い。
図９及び図１０（ａ）に示すように、第２トランジスタ２０は、第４素子電極２４、第５素子電極２５及び第６素子電極２６を含む。図１０（ａ）及び図１１に示すように、第５素子電極２５は、第２フレーム電極５２と電気的に接続される。これにより、第５素子電極２５は、第２素子電極１２と電気的に接続される。
図１０（ａ）に示すように、第２トランジスタ２０は、シリコン半導体層２０ｓを含む。第２トランジスタ２０は、例えば、ノーマリオフ型の低耐圧のトランジスタである。一方、第１トランジスタ１０は、ノーマリオン型の高耐圧のトランジスタである。第１トランジスタ１０及び第２トランジスタ２０は、カスコード接続される。これにより、半導体装置１１３において、ノーマリオフ型の動作が可能である。
第２トランジスタ２０において、第４素子電極２４は、例えば、ソース電極である。第５素子電極２５は、例えば、ドレイン電極である。第６素子電極２６は、例えば、ゲート電極である。
図９に示すように、第１実装部材５０は、第４フレーム電極５４と、第４フレーム接続部材５４Ｗと、を含む。第４フレーム接続部材５４Ｗは、第４フレーム電極５４と第６素子電極２６とを電気的に接続する。
図９に示すように、第１実装部材５０は、第５パッド電極６５と、第５パッド接続部材６５Ｗと、を含む。第５パッド接続部材６５Ｗは、第５パッド電極６５と第４素子電極２４とを電気的に接続する。
図９に示すように、第１実装部材５０は、第５フレーム電極５５と、第５フレーム接続部材５５Ｗと、を含む。この例では、複数の第５フレーム接続部材５５Ｗが設けられている。複数の第５フレーム接続部材５５Ｗは、第５フレーム電極５５と第４素子電極２４とを電気的に接続する。
図９に示すように、第１実装部材５０は、第６フレーム電極５６と、第６フレーム接続部材５６Ｗと、を含む。第６フレーム接続部材５６Ｗは、第５フレーム電極５５と第６フレーム電極５６とを電気的に接続する。
図１１に示すように、第１ダイオード３１は、第１アノード３１Ａ及び第１カソード３１Ｃを含む。図１０（ｂ）及び図１１に示すように、第２ダイオード３２は、第２アノード３２Ａ及び第２カソード３２Ｃを含む。図９及び図１１に示すように、第１アノード３１Ａは、第３素子電極１３と電気的に接続される。図９に示すように、この例では、接続部材５３Ｗａにより、第１アノード３１Ａと第３フレーム電極５３とが電気的に接続される。第１アノード３１Ａは、接続部材５３Ｗａ及び第３フレーム接続部材５３Ｗにより、第３素子電極１３と電気的に接続される。
図１１に示すように、第１カソード３１Ｃは、第２アノード３２Ａと電気的に接続される。図９及び図１０（ｂ）に示すように、この例では、接続部材５５Ｗａにより、第２アノード３２Ａと第５フレーム電極５５とが電気的に接続される。図１１に示すように、第２カソード３２Ｃは、第２素子電極１２と電気的に接続される。この例では、図１０（ｂ）に示すように、第２カソード３２Ｃは、第２フレーム電極５２と電気的に接続される。第２カソード３２Ｃは、第２フレーム電極５２及び第２フレーム接続部材５２Ｗを介して、第２素子電極１２と電気的に接続される。
第１ダイオード３１は、例えば、ｐｉｎダイオードである。第２ダイオード３２は、例えば、ツェナーダイオード（定電圧ダイオード）である。
図９に示すように、この例では、第４パッド電極６４は、第４パッド接続部材６４Ｗ、第２素子電極１２、複数の第２フレーム接続部材５２Ｗを介して、第２フレーム電極５２と電気的に接続される。
図９に示すように、第１フレーム電極５１は、第１端子Ｔ１（図１１参照）となる。図９に示すように、第５フレーム電極５５は、第２端子Ｔ２（図１１参照）となる。図９に示すように、第３フレーム電極５３は、第３端子Ｔ３（図１１参照）となる。図９に示すように、第４フレーム電極５４は、第４端子Ｔ４（図１１参照）となる。第１端子Ｔ１は、例えば、半導体装置１１３のドレイン端子として機能する。第２端子Ｔ２は、例えば、半導体装置１１３のソース端子として機能する。第４端子Ｔ４は、例えば、半導体装置１１３のゲート端子として機能する。
半導体装置１１３においても、第１パッド電極６１及び第３パッド電極６３の少なくともいずれかが設けられることで、複数の第１フレーム接続部材５１Ｗを高い精度で検査できる。第２パッド電極６２及び第４パッド電極６４の少なくともいずれかが設けられることで、複数の第２フレーム接続部材５２Ｗを高い精度で検査できる。
半導体装置１１３において、第５パッド電極６５が設けられることで、例えば、複数の第５フレーム接続部材５５Ｗを高い精度で検査できる。
図１２は、第１実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１２に示すように、半導体装置の検査装置２１０は、第１プローブ７１、第２プローブ７２、第３プローブ７３、第４プローブ７４、及び、制御部７０を含む。制御部７０は、第１プローブ７１、第２プローブ７２、第３プローブ７３及び第４プローブ７４と電気的に接続される。制御部７０は、半導体装置１１３を検査可能である。制御部７０は、上記の第１検査状態ＳＴ１及び第２検査状態ＳＴ２における検査に加えて、第３検査状態ＳＴ３において、半導体装置１１３を検査可能である。
既に説明したように、第１実装部材５０は、第５パッド電極６５と、第５パッド接続部材６５Ｗ、第５フレーム電極５５、及び、複数の第５フレーム接続部材５５Ｗを含む。第５パッド接続部材６５Ｗは、第５パッド電極６５と第４素子電極２４とを電気的に接続する。複数の第５フレーム接続部材５５Ｗは、第５フレーム電極５５と第４素子電極２４とを電気的に接続する。
第３検査状態ＳＴ３において、第１プローブ７１が第５フレーム電極５５の第５部分５５ｅと電気的に接続され、第２プローブ７２が第２パッド電極６２と電気的に接続され、第３プローブ７３が第５パッド電極６５と電気的に接続され、第４プローブ７４が第５フレーム電極５５の第６部分５５ｆと電気的に接続される。例えば、第５フレーム電極５５の第５部分５５ｅは、第５パッド電極６５と、第５フレーム電極５５の第６部分５５ｆと、の間にある。
このような第３検査状態ＳＴ３において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第５フレーム接続部材５５Ｗの少なくとも一部を検査可能である。検出対象の複数の第５フレーム接続部材５５Ｗの状態を高い精度で検出できる。検査が高精度になるため、品質がより向上し易い。高い生産性が得やすい。実施形態によれば、品質の向上が可能な半導体装置を提供できる。
第１実施形態において、複数の第１フレーム接続部材５１Ｗの数は、例えば、２０以上１００以下である。複数の第１フレーム接続部材５１Ｗの数は、例えば、３０以上６０以下でも良い。複数の第１フレーム接続部材５１Ｗは、例えば、Ａｕ及びＣｕよりなる群から選択された少なくとも１つを含む。複数の第２フレーム接続部材５２Ｗの数は、例えば、２０以上１００以下である。複数の第２フレーム接続部材５２Ｗの数は、例えば、３０以上６０以下でも良い。複数の第２フレーム接続部材５２Ｗは、例えば、Ａｕ及びＣｕよりなる群から選択された少なくとも１つを含む。
例えば、複数の第５フレーム接続部材５５Ｗの数は、例えば、５以上３０以下である。複数の第５フレーム接続部材５５Ｗの数は、例えば、５以上１５以下でも良い。複数の第５フレーム接続部材５５Ｗは、例えば、Ａｕ及びＣｕよりなる群から選択された少なくとも１つを含む。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１３に示すように、第２実施形態に係る半導体装置１２０は、第１トランジスタ１０、及び、第１実装部材５０を含む。半導体装置１２０における第１トランジスタ１０の構成は、半導体装置１１０における第１トランジスタ１０の構成と同様で良い。例えば、第１トランジスタ１０は、第１素子電極１１、第２素子電極１２及び第３素子電極１３を含み、窒化物半導体層１０ｓ（図１（ｅ）参照）を含む。以下、半導体装置１２０における第１実装部材５０の例について説明する。
図１３に示すように、第１実装部材５０は、複数の第１フレーム電極５１と、複数の第１フレーム接続部材５１Ｗと、別の複数の第１フレーム接続部材５１ＷＡと、を含む。複数の第１フレーム接続部材５１Ｗは、第１素子電極１１と、複数の第１フレーム電極５１の１つとを電気的に接続する。別の複数の第１フレーム接続部材５１ＷＡは、第１素子電極１１と、複数の第１フレーム電極５１の別の１つと、を電気的に接続する。
第１実装部材５０は、別の複数の第１フレーム接続部材５１ＷＢ、及び、別の複数の第１フレーム接続部材５１ＷＣなどを含んでも良い。別の複数の第１フレーム接続部材５１ＷＢは、第１素子電極１１と、複数の第１フレーム電極５１の別の１つと、を電気的に接続する。別の複数の第１フレーム接続部材５１ＷＣは、第１素子電極１１と、複数の第１フレーム電極５１の別の１つと、を電気的に接続する。
例えば、複数の第１フレーム電極５１の上記の１つは、複数の第１フレーム電極５１の上記の別の１つの隣である。
半導体装置１２０においては、例えば、複数の第１フレーム電極５１の１つと、複数の第１フレーム電極５１の別の１つと、の間に流れる電流を検出することで、複数の第１フレーム接続部材５１Ｗなどの状態を検査できる。
図１４（ａ）及び図１４（ｂ）は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。
図１４（ａ）に示すように、検査装置２２０は、第１プローブ７１、第２プローブ７２、及び、制御部７０を含む。制御部７０は、第１プローブ７１及び第２プローブ７２と電気的に接続される。制御部７０は、半導体装置１２０を検査可能である。
既に説明したように、半導体装置１２０は、第１トランジスタ１０及び第１実装部材５０を含む。第１実装部材５０は、複数の第１フレーム電極５１と、複数の第１フレーム接続部材５１Ｗと、別の複数の第１フレーム接続部材５１ＷＡと、を含む。
図１４（ａ）に示すように、第１検査状態ＳＴ１において、第１プローブ７１が複数の第１フレーム電極５１の上記の１つと電気的に接続され、第２プローブ７２が複数の第１フレーム電極５１の上記の別の１つと、電気的に接続される。複数の第１フレーム電極５１の上記の１つには、複数の第１フレーム接続部材５１Ｗが接続されている。複数の第１フレーム電極５１の上記の別の１つには、別の複数の第１フレーム接続部材５１ＷＡが接続されている。第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に流れる電流を検出して、複数の第１フレーム接続部材５１Ｗ（及び別の複数の第１フレーム接続部材５１ＷＡ）の少なくとも一部を検査可能である。
このような半導体装置１２０及び検査装置２２０においては、着目している複数の第１フレーム接続部材（複数の第１フレーム接続部材５１Ｗ、及び、複数の第１フレーム接続部材５１ＷＡなど）の状態を、他の接続部材などの影響を受けないで、検査できる。品質の向上が可能な半導体装置、及び、半導体装置の検査装置が提供できる。
図１４（ｂ）に示すように、第２検査状態ＳＴ２において、第１プローブ７１が複数の第１フレーム電極５１の上記の１つと電気的に接続され、第２プローブ７２が複数の第１フレーム電極５１の上記の別の１つと、電気的に接続される。複数の第１フレーム電極５１の上記の１つには、複数の第１フレーム接続部材５１ＷＡが接続されている。複数の第１フレーム電極５１の上記の別の１つには、複数の第１フレーム接続部材５１ＷＢが接続されている。第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に流れる電流を検出して、複数の第１フレーム接続部材５１ＷＡ（及び別の複数の第１フレーム接続部材５１ＷＢ）の少なくとも一部を検査可能である。
複数の第１フレーム電極５１、及び、複数の第１フレーム接続部材５１Ｗに関するこのような構成が、複数の第２フレーム電極５２、及び、複数の第２フレーム接続部材５２Ｗに適用されても良い。例えば、複数の第２フレーム接続部材５２Ｗ、複数の第２フレーム接続部材５２ＷＡ、複数の第２フレーム接続部材５２ＷＢ、及び、複数の第２フレーム接続部材５２ＷＣなどが設けられても良い。
上記のような半導体装置１２０においては、１つの第１フレーム電極５１が、複数の領域（複数の第１フレーム電極５１）に分断されていると見なすことができる。複数の第１フレーム電極５１の間の距離は、短くて良い。
図１５は、第２実施形態に係る半導体装置の検査状態を例示する模式的平面図である。 図１５に示すように、複数の第１フレーム電極５１の１つは、複数の第１フレーム電極５１の別の１つの隣である。このとき、複数の第１フレーム電極５１の上記の１つと、複数の第１フレーム電極５１の上記別の１つと、の間の距離ｗ５１は、１０μｍ以上８０μｍ以下であることが好ましい。
図１５に示すように、複数の第２フレーム電極５２の１つは、複数の第２フレーム電極５２の別の１つの隣である。このとき、複数の第２フレーム電極５２の上記の１つと、複数の第２フレーム電極５２の上記別の１つと、の間の距離ｗ５２は、１０μｍ以上８０μｍ以下であることが好ましい。
（第３実施形態）
第３実施形態は、半導体装置の検査装置２１０に係る。
既に説明したように、検査装置２１０は、第１～第４プローブ７１～７４、及び、制御部７０を含む（図２参照）。制御部７０は、半導体装置１１０を検査可能である。図２に示すように、半導体装置１１０において、第１実装部材５０は、第１フレーム電極５１と、複数の第１フレーム接続部材５１Ｗと、第２フレーム電極５２と、第２フレーム接続部材５２Ｗと、第１パッド電極６１と、第１パッド接続部材６１Ｗと、を含む。
図２に例示した第１検査状態ＳＴ１において、第１プローブ７１が第１フレーム電極５１の第１部分５１ａと電気的に接続され、第２プローブ７２が第２フレーム電極５２と電気的に接続され、第３プローブ７３が第１パッド電極６１と電気的に接続され、第４プローブ７４が第１フレーム電極５１の第２部分５１ｂと電気的に接続される。図２に示すように、このような第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第１フレーム接続部材５１Ｗの少なくとも一部を検査可能である。
（第４実施形態）
第４実施形態は、半導体装置の検査装置２２０に係る。
既に説明したように、検査装置２１０は、第１プローブ７１、第２プローブ７２、及び、制御部７０を含む（図１４（ａ）参照）。制御部７０は、半導体装置１２０を検査可能である。半導体装置１２０において、第１実装部材５０は、複数の第１フレーム電極５１と、複数の第１フレーム接続部材５１Ｗと、別の複数の第１フレーム接続部材５１ＷＡと、を含む。複数の第１フレーム接続部材５１Ｗは、第１素子電極１１と、複数の第１フレーム電極５１の１つと、を電気的に接続する。別の複数の第１フレーム接続部材５１ＷＡは、第１素子電極１１と、複数の第１フレーム電極５１の別の１つと、を電気的に接続する。
図１４（ａ）に例示した第１検査状態ＳＴ１において、第１プローブ７１が複数の第１フレーム電極５１の上記の１つと電気的に接続され、第２プローブ７２が複数の第１フレーム電極５１の上記の別の１つと電気的に接続される。図１４（ａ）に示すように、このような第１検査状態ＳＴ１において、制御部７０は、第１プローブ７１と第２プローブ７２との間に流れる電流を検出して、複数の第１フレーム接続部材５１Ｗ（及び複数の第１フレーム接続部材５１ＷＡ）の少なくとも一部を検査可能である。
（第５実施形態）
第５実施形態は、半導体装置の検査方法に係る。第５実施形態に係る半導体装置の検査方法は、例えば、図２に例示した検査装置２１０に基づく検査方法である。この検査方法では、例えば、図２に例示した第１検査状態ＳＴ１が採用される。第１検査状態ＳＴ１において、第１プローブ７１を第１フレーム電極５１の第１部分５１ａと電気的に接続させ、第２プローブ７２を第２フレーム電極５２と電気的に接続させ、第３プローブ７３を第１パッド電極６１と電気的に接続させ、第４プローブ７４を第１フレーム電極５１の第２部分５１ｂと電気的に接続させる。第１検査状態ＳＴ１において、第１プローブ７１と第２プローブ７２との間に流れる電流を検出して、複数の第１フレーム接続部材５１Ｗの少なくとも一部を検査する。複数の第１フレーム接続部材５１Ｗを高い精度で検査できる。
第５実施形態に係る検査方法は、例えば、図１２に関して説明した検査を含んでも良い。例えば、図１２に例示する第３検査状態ＳＴ３において、第１プローブ７１が第５フレーム電極５５の第５部分５５ｅと電気的に接続され、第２プローブ７２が第１パッド電極６１と電気的に接続され、第３プローブ７３が第５パッド電極６５と電気的に接続され、第４プローブ７４が第５フレーム電極５５の第６部分５５ｆと電気的に接続される。第３検査状態ＳＴ３において、第１プローブ７１と第２プローブ７２との間に電流を供給したときの、第３プローブ７３と第４プローブ７４との間の電位差を検出して、複数の第５フレーム接続部材５５Ｗの少なくとも一部を検査する。複数の第５フレーム接続部材５５Ｗを高い精度で検査できる。
（第６実施形態）
第６実施形態は、半導体装置の検査方法に係る。第６実施形態に係る半導体装置の検査方法は、例えば、図１４（ａ）に例示した検査装置２２０に基づく検査方法である。図１４（ａ）に関して説明したように、第１プローブ７１が複数の第１フレーム電極５１の１つと電気的に接続され、第２プローブ７２が複数の第１フレーム電極５１の別の１つと電気的に接続された第１検査状態ＳＴ１において、第１プローブ７１と第２プローブ７２との間に流れる電流を検出して、複数の第１フレーム接続部材５１Ｗ（及び別の複数の第１フレーム接続部材５１ＷＡなど）の少なくとも一部を検査する。複数の第１フレーム接続部材５１Ｗ（及び別の複数の第１フレーム接続部材５１ＷＡなど）を高い精度で検査できる。
実施形態において、第１トランジスタ１０は、ノーマリオン型でも良く、ノーマリオフ型でも良い。第１トランジスタ１０は、ＪＦＥＴ構造を有しても良く、ＭＯＳ型構造を有しても良い。
実施形態において、素子部材１８は、例えば、Ｓｉを含んでも良い。素子部材１８は、例えば、Ｓｉ基板、ＳｉＣ基板、サファイア基板、及び、ＧａＮ基板よりなる群から選択された少なくとも１つを含んでも良い。素子部材１８の裏面（下面）に導電層（例えば、電極）が設けられても良い。導電層は、例えば、グラウンド電位などに設定されても良い。
実施形態において、複数の接続部材の状態を高い精度で検査できる。このような検査を行うことで、例えば、出力特性が安定した半導体装置を提供できる。例えば、半導体装置における電流密度の不均一が小さく、特性が安定した半導体装置を提供できる。例えば、長期使用で素子の劣化が生じにくい、信頼性の高い半導体装置を提供できる。
実施形態によれば、品質の向上が可能な半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１－ｘ－ｙ－ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれるトランジスタ、実装部材、素子電極、フレーム電極、パッド電極、及び、接続部材、及び、検査装置に含まれるプローブ及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１トランジスタ、 １０ｓ…窒化物半導体層、 １１～１３…第１～第３素子電極、 １８…素子部材、 ２０…第２トランジスタ、 ２０ｓ…シリコン半導体層、 ２４～２６…第４～第６素子電極、 ３１、３２…第１、第２ダイオード、 ３１Ａ、３２Ａ…第１、第２アノード、 ３１Ｃ、３２Ｃ…第１、第２カソード、 ５０…第１実装部材、 ５１…第１フレーム電極、 ５１Ｗ、５１ＷＡ、５１ＷＢ、５１ＷＣ…第１フレーム接続部材、 ５１ａ、５１ｂ…第１、第２部分、 ５２…第２フレーム電極、 ５２Ｗ、５２ＷＡ、５２ＷＢ、５２ＷＣ…第２フレーム接続部材、 ５２ｃ、５２ｄ…第３、第４部分、 ５３…第３フレーム電極、 ５３Ｗ…第３フレーム接続部材、 ５３Ｗａ…接続部材、 ５４…第４フレーム電極、 ５４Ｗ…第４フレーム接続部材、 ５５…第５フレーム電極、 ５５Ｗ…第５フレーム接続部材、 ５５Ｗａ…接続部材、 ５５ｅ、５５ｆ…第５、第６部分、 ５６…第６フレーム電極、５６Ｗ…第６フレーム接続部材、 ５８…実装基板、 ５８Ｆ…第１基板面、 ６１～６５…第１～第５パッド電極、 ６１Ｗ～６５Ｗ…第１～第５パッド接続部材、 ６４Ｗａ、５５Ｗａ…接続部材、 ７０…制御部、 ７１～７５…第１～第５プローブ、 １１０～１１３、１１９、１２０…半導体装置、 ２１０、２２０…検査装置、 Ｒ１～Ｒ３…抵抗、 ＳＴ１～ＳＴ３…第１～第３検査状態、 Ｔ１～Ｔ４…第１～第４端子、 Ｖ１…電位差、 ｗ５１、ｗ５２…距離

Claims (15)

  1. 第１素子電極、第２素子電極及び第３素子電極を含み、窒化物半導体層を含む第１トランジスタと、
    第１実装部材と、
    第４素子電極、第５素子電極及び第６素子電極を含む第２トランジスタと、
    を備え、
    前記第１実装部材は、
    第１フレーム電極と、
    前記第１素子電極と前記第１フレーム電極とを電気的に接続する複数の第１フレーム接続部材と、
    第１パッド電極と、
    前記第１素子電極と前記第１パッド電極とを電気的に接続する第１パッド接続部材と、
    を含み、
    前記第５素子電極は、前記第１フレーム電極と電気的に接続され、
    前記第１トランジスタは、ノーマリオン型であり、
    第１アノード及び第１カソードを含む第１ダイオードと、
    第２アノード及び第２カソードを含む第２ダイオードと、
    をさらに備え、
    前記第１アノードは、前記第３素子電極と電気的に接続され、
    前記第１カソードは、前記第２アノードと電気的に接続され、
    前記第２カソードは、前記第２素子電極と電気的に接続された、半導体装置。
  2. 前記第２トランジスタは、シリコン半導体層を含み、
    前記第２トランジスタは、ノーマリオフ型である、請求項１記載の半導体装置。
  3. 前記第１実装部材は、
    第５パッド電極と、
    前記第５パッド電極と前記第４素子電極とを電気的に接続する第５パッド接続部材と、
    をさらに含む、請求項１または２に記載の半導体装置。
  4. 前記第１実装部材は、実装基板をさらに含み、
    前記実装基板は、前記第１トランジスタと対向する第１基板面を含み、
    前記第１フレーム電極、前記第１パッド電極、及び、前記第１トランジスタは、前記第１基板面の上に設けられた、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１実装部材は、実装基板をさらに含み、
    前記実装基板は、前記第１トランジスタと対向する第１基板面を含み、
    前記実装基板から前記第１フレーム電極への第１方向における前記窒化物半導体層の位置は、前記第１方向における前記第１基板面の位置と、前記第１方向における前記第１素子電極の位置と、の間、前記第１方向における前記第１基板面の前記位置と、前記第１方向における前記第２素子電極の位置と、の間、前記第１方向における前記第１基板面の前記位置と、前記第１方向における前記第３素子電極の位置と、の間にある、請求項１～３のいずれか１つに記載の半導体装置。
  6. 前記第１実装部材は、
    第２フレーム電極と、
    前記第２素子電極と前記第２フレーム電極とを電気的に接続する複数の第２フレーム接続部材と、
    第２パッド電極と、
    前記第２素子電極と前記第２パッド電極とを電気的に接続する第２パッド接続部材と、
    をさらに含む、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１実装部材は、
    第３パッド電極と、
    前記第３パッド電極と前記第１フレーム電極とを電気的に接続する第３パッド接続部材と、
    をさらに含み、
    前記第１フレーム電極の少なくとも一部は、前記第１パッド電極と前記第３パッド電極との間にある、請求項６記載の半導体装置。
  8. 前記第１実装部材は、
    第４パッド電極と、
    前記第４パッド電極と前記第２フレーム電極とを電気的に接続する第４パッド接続部材と、
    をさらに含み、
    前記第２フレーム電極の少なくとも一部は、前記第２パッド電極と前記第４パッド電極との間にある、請求項７記載の半導体装置。
  9. 前記複数の第１フレーム接続部材の数は、２０以上１００以下である、請求項１～８のいずれか１つに記載の半導体装置。
  10. 前記複数の第１フレーム接続部材は、Ａｕ及びＣｕよりなる群から選択された少なくとも１つを含む、請求項１～９のいずれか１つに記載の半導体装置。
  11. 第１素子電極、第２素子電極及び第３素子電極を含み、窒化物半導体層を含む第１トランジスタと、
    第１実装部材と、
    を備え、
    前記第１実装部材は、
    第１フレーム電極と、
    前記第１素子電極と前記第１フレーム電極とを電気的に接続する複数の第１フレーム接続部材と、
    第１パッド電極と、
    前記第１素子電極と前記第１パッド電極とを電気的に接続する第１パッド接続部材と、
    を含み、
    前記第１実装部材は、
    第２フレーム電極と、
    前記第２素子電極と前記第２フレーム電極とを電気的に接続する複数の第２フレーム接続部材と、
    第２パッド電極と、
    前記第２素子電極と前記第２パッド電極とを電気的に接続する第２パッド接続部材と、
    をさらに含み、
    前記第１実装部材は、
    第３パッド電極と、
    前記第３パッド電極と前記第１フレーム電極とを電気的に接続する第３パッド接続部材と、
    をさらに含み、
    前記第１フレーム電極の少なくとも一部は、前記第１パッド電極と前記第３パッド電極との間にあり、
    前記第１実装部材は、
    第４パッド電極と、
    前記第４パッド電極と前記第２フレーム電極とを電気的に接続する第４パッド接続部材と、
    をさらに含み、
    前記第２フレーム電極の少なくとも一部は、前記第２パッド電極と前記第４パッド電極との間にあり、
    前記第２素子電極と前記第４パッド電極とを直接的に接続する接続部材が設けられない、半導体装置。
  12. 第１プローブと、
    第２プローブと、
    第３プローブと、
    第４プローブと、
    前記第１プローブ、前記第２プローブ、前記第３プローブ及び前記第４プローブと電気的に接続され、半導体装置を検査可能な制御部と、
    を備え、
    前記半導体装置は、
    第１素子電極、第２素子電極及び第３素子電極を含み、窒化物半導体層を含む第１トランジスタと、
    第１実装部材と、
    を含み、
    前記第１実装部材は、
    第１フレーム電極と、
    前記第１素子電極と前記第１フレーム電極とを電気的に接続する複数の第１フレーム接続部材と、
    第２フレーム電極と、
    前記第２素子電極と前記第２フレーム電極とを電気的に接続する第２フレーム接続部材と、
    第１パッド電極と、
    前記第１素子電極と前記第１パッド電極とを電気的に接続する第１パッド接続部材と、
    を含み、
    前記制御部は、前記第１プローブが前記第１フレーム電極の第１部分と電気的に接続され、前記第２プローブが前記第２フレーム電極と電気的に接続され、前記第３プローブが前記第１パッド電極と電気的に接続され、前記第４プローブが前記第１フレーム電極の第２部分と電気的に接続された第１検査状態において、前記第１プローブと前記第２プローブとの間に電流を供給したときの、前記第３プローブと前記第４プローブとの間の電位差を検出して、前記複数の第１フレーム接続部材の少なくとも一部を検査可能である、半導体装置の検査装置。
  13. 前記半導体装置は、第４素子電極、第５素子電極及び第６素子電極を含む第２トランジスタをさらに含み、
    前記第５素子電極は、前記第１フレーム電極と電気的に接続され、
    前記第１トランジスタは、ノーマリオン型であり、
    前記第１実装部材は、
    第５パッド電極と、
    前記第５パッド電極と前記第４素子電極とを電気的に接続する第５パッド接続部材と、
    第５フレーム電極と、
    前記第５フレーム電極と前記第４素子電極とを電気的に接続する複数の第５フレーム接続部材と、
    をさらに含み、
    前記制御部は、前記第１プローブが前記第５フレーム電極の第５部分と電気的に接続され、前記第２プローブが前記第１パッド電極と電気的に接続され、前記第３プローブが前記第５パッド電極と電気的に接続され、前記第４プローブが前記第５フレーム電極の第６部分と電気的に接続された第３検査状態において、前記第１プローブと前記第２プローブとの間に電流を供給したときに前記第１プローブと前記第２プローブとの間に流れる電流を検出して、前記複数の第５フレーム接続部材の少なくとも一部を検査可能である、請求項１２記載の半導体装置の検査装置。
  14. 半導体装置の検査方法であって、
    前記半導体装置は、
    第１素子電極、第２素子電極及び第３素子電極を含み、窒化物半導体層を含む第１トランジスタと、
    第１実装部材と、
    を含み、
    前記第１実装部材は、
    第１フレーム電極と、
    前記第１素子電極と前記第１フレーム電極とを電気的に接続する複数の第１フレーム接続部材と、
    第２フレーム電極と、
    前記第２素子電極と前記第２フレーム電極とを電気的に接続する第２フレーム接続部材と、
    第１パッド電極と、
    前記第１素子電極と前記第１パッド電極とを電気的に接続する第１パッド接続部材と、
    を含み、
    第１プローブを前記第１フレーム電極の第１部分と電気的に接続させ、第２プローブを前記第２フレーム電極と電気的に接続させ、第３プローブを前記第１パッド電極と電気的に接続させ、第４プローブを前記第１フレーム電極の第２部分と電気的に接続させた第１検査状態において、前記第１プローブと前記第２プローブとの間に流れる電流を検出して、前記複数の第１フレーム接続部材の少なくとも一部を検査する、半導体装置の検査方法。
  15. 前記半導体装置は、第４素子電極、第５素子電極及び第６素子電極を含む第２トランジスタをさらに含み、
    前記第５素子電極は、前記第１フレーム電極と電気的に接続され、
    前記第１トランジスタは、ノーマリオン型であり、
    前記第１実装部材は、
    第５パッド電極と、
    前記第５パッド電極と前記第４素子電極とを電気的に接続する第５パッド接続部材と、
    第５フレーム電極と、
    前記第５フレーム電極と前記第４素子電極とを電気的に接続する複数の第５フレーム接続部材と、
    をさらに含み、
    前記第１プローブが前記第５フレーム電極の第５部分と電気的に接続され、前記第２プローブが前記第１パッド電極と電気的に接続され、前記第３プローブが前記第５パッド電極と電気的に接続され、前記第４プローブが前記第５フレーム電極の第６部分と電気的に接続された第３検査状態において、前記第１プローブと前記第２プローブとの間に電流を供給したときの、前記第３プローブと前記第４プローブとの間の電位差を検出して、前記複数の第５フレーム接続部材の少なくとも一部を検査する、請求項１４記載の半導体装置の検査方法。
JP2020072779A 2020-04-15 2020-04-15 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法 Active JP7319494B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020072779A JP7319494B2 (ja) 2020-04-15 2020-04-15 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法
US17/141,461 US20210327711A1 (en) 2020-04-15 2021-01-05 Semiconductor device, inspection apparatus of semiconductor device, and method for inspecting semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020072779A JP7319494B2 (ja) 2020-04-15 2020-04-15 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法

Publications (3)

Publication Number Publication Date
JP2021170584A JP2021170584A (ja) 2021-10-28
JP2021170584A5 JP2021170584A5 (ja) 2022-04-14
JP7319494B2 true JP7319494B2 (ja) 2023-08-02

Family

ID=78080904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020072779A Active JP7319494B2 (ja) 2020-04-15 2020-04-15 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法

Country Status (2)

Country Link
US (1) US20210327711A1 (ja)
JP (1) JP7319494B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046923A (ja) 2014-08-22 2016-04-04 株式会社東芝 半導体装置
WO2018061711A1 (ja) 2016-09-27 2018-04-05 パナソニックＩｐマネジメント株式会社 半導体装置および製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2865046B2 (ja) * 1996-02-16 1999-03-08 日本電気株式会社 電子部品の半田接続検査方法及び検査装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046923A (ja) 2014-08-22 2016-04-04 株式会社東芝 半導体装置
WO2018061711A1 (ja) 2016-09-27 2018-04-05 パナソニックＩｐマネジメント株式会社 半導体装置および製造方法

Also Published As

Publication number Publication date
US20210327711A1 (en) 2021-10-21
JP2021170584A (ja) 2021-10-28

Similar Documents

Publication Publication Date Title
US7436198B2 (en) Test pattern of semiconductor device and test method using the same
CN111025016A (zh) 开尔文结构的电阻测试方法
JP2822951B2 (ja) 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法
US20140354325A1 (en) Semiconductor layout structure and testing method thereof
JP7319494B2 (ja) 半導体装置、半導体装置の検査装置、及び、半導体装置の検査方法
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
JP2012151160A (ja) 半導体装置の製造方法及び半導体装置
US20110037477A1 (en) Test structure for highly accelerated electromigration tests for thick metallization systems of solid integrated circuits
US7573687B2 (en) Power semiconductor device
US11209460B2 (en) Electrical connection device with a short-circuit wiring pattern that reduces connection wirings
US20060091898A1 (en) Unknown
CN111106026A (zh) 一种测试结构及测试方法
US3851245A (en) Method for determining whether holes in insulated layer of semiconductor substrate are fully open
US10802047B2 (en) Inspection device and inspection method
CN112230067B (zh) 电阻测试结构及方法
JP2006511077A (ja) テスト構造を用いた半導体素子の製造方法
US11422208B2 (en) Magnetic sensor
US7750658B2 (en) Integrated circuit and testing circuit therein for testing and failure analysis
JP5009702B2 (ja) 半導体評価素子、半導体集積回路装置および評価方法
JP2007165365A (ja) 半導体装置及びそのテスト方法
JP6962205B2 (ja) 半導体装置の評価装置
JPS6348185B2 (ja)
US10234499B1 (en) Integrated circuit testing using on-chip electrical test structure
CN104459272A (zh) 半导体装置的测定装置
CN113517260B (zh) 晶圆测试结构及其制作方法、晶圆

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221227

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230524

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230616

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230622

R151 Written notification of patent or utility model registration

Ref document number: 7319494

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151