JPS6348185B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はモノリシツク又はハイブリツド技術に
従つて集積するのに適した新規なコンデンサ構造
体に関する。更に具体的には、本発明は、d.c.テ
ストによつて完全性を検査することのできる四重
極として設計されたMOS型コンデンサ構造体に
関する。

MOSコンデンサ技術は当技術分野において周
知であり、例えば「集積回路、その設計原理及び
製造法」（Integrated Circuits、Design
Principles and Fabrication、R.M.Warner、
Mc Graw−Hill、1965、page253）に説明され
ている。この型のコンデンサは第１図の１で示さ
れる。0.5Ω．cmの抵抗率を有するＮ型のエピタ
キシヤル層３が、５Ω．cmの抵抗率を有するＰ型
の基板２上で生長する。次いで、Ｐ型の絶縁壁５
を形成することによつて、絶縁ポケツト４がエピ
タキシヤル層に設けられる。高濃度でドーピング
されたＮ型の領域６がこのポケツトへ拡散され、
コンデンサの第１電極を形成する。SiO₂の薄い
絶縁層７（500Å）が、所望の構成に従つて基板
上に形成され、絶縁層を形成する。次いで、アル
ミナの金属膜８ａ，８ｂが所望の構成に従つて層
の上に付着される。金属膜８ａはコンデンサの第
２又は高い電極である。金属膜８ｂは絶縁層７に
設けられた開孔９を介して第１電極との電気接続
を達成する。製造段階は反復されて、絶縁層１１
及び接点１２ａ，１２ｂが形成される。第１図は
多層型の金属化構造を示す。他の構造も可能であ
ることは明瞭である。接点１２ａ及び１２ｂは第
１図に示されるように配置され出力接点となる。
この構造の利点は明瞭である。コンデンサはバイ
アスされず、これは各種の応用装置へ大きな柔軟
性を与える。a.c.信号を与えた時、そのキヤパシ
タンスは一定に維持される。従つて、この型の構
造はマイクロエレクトロニクス産業で広く使用さ
れている。

集積回路技術で使用される通常の方法に従つて
製造された上記のMOSコンデンサは、その完全
性をテストするため各種のテストを実行されねば
ならない。d.c.テストは金属化レベルにおける欠
陥を指示することができない。現在使用される
LSI又はLSI形の集積技術によつて、0.5ミクロン
より小さい直径を有する接点孔を形成し得ること
が知られている。このような接点孔は、多数が設
けられるかも知れず、また省略されるかも知れな
い。それらは不完全に汚れを落されたり、金属化
がうまく行われないためインターフエイス１０の
レベルで基板表面と接触したりする。このため、
インターフエイス・レベルにおける接点が欠陥を
有したり、役に立たなかつたりする。この接点の
品質はd.c.テストによつて検査することができな
い。それは、帰還回路がないため、欠陥の連続性
が金属膜８ｂ及び領域６を含む導電路に現われる
からである。拡散領域６も省略されたり変えられ
たりし、開孔９を通して、金属がエピタキシヤル
層３と接触し、領域６と接触しないことが起る。
更に、例えば写真平板ステツプでごみのために金
属膜８ａを生じた欠陥（部分的又は全体的なメタ
ライゼーシヨンの不在）は、d.c.テストによつて
検査することができない。従つて、MOSコンデ
ンサの完全性は、通常、a.c.テストを行うことに
よつて検査される。a.c.テストは事実上キヤパシ
タンスを測定するものである。このテストは長時
間を要し、高価につくことが知られている。実
際、現在使用されているMOSコンデンサのキヤ
パシタンスは、概して１〜100pfの範囲にとどま
つており、電流値は10pfである。テスト回路（パ
ルス形）は非常に効果的であることを要し、接続
を注意深く行つて、過流キヤパシタンスが測定さ
れるべき値をマスクしないようにしなければなら
ない。従つて、テストのために平衡同軸ケーブル
を使用することが必要であり、これはテストの実
行を困難にし、長時間及びコストを要するものに
している。a.c.テストを避けるためには、MOSコ
ンデンサ自体をテストするものでなく、チツプが
モジユールへ取付けられた後に、そのキヤパシタ
ンスをテストすることが可能である。この方法は
２つの大きな欠点を有する。１つは、検査される
べき機能の数を増加させることであり（テストが
複雑になる）、他の１つは、費用がかかることで
ある。もしチツプに欠陥があれば、モジユール全
体が棄てられる。a.c.テストはテラダイン社、フ
エアチヤイルド社などから販売されている各種の
テスト装置を用いて実行することができる。

実際上、これらのテスト装置及びその使用は高
価につくので、しばしば、コンポーネント製造業
者は完全性パラメータを検査して、欠陥部品を除
去せず、最終テストを行つた時又は市場に出た後
に交換する制度を採用しようとする。これは顧客
の利益を害するものである。

例えば、１つのモジユールにコンデンサと共に
複数のアナログ回路（演算増幅器）が設けられる
場合がある。１つ又はそれ以上の演算増幅器を含
むモジユールは、通常100個の中の１個が欠陥を
有することが知られている。複雑なマシン（例え
ば電子スイツチング・システム）は何百何千とい
う演算増幅器を含み、そのようなマシンの全ては
何らかの欠陥を有する。

本発明は欠陥のあるモジユールの数を大きく減
少させることを可能にする。

その結果、最終テストで欠陥があるとされるマ
シンの数を大きく減少させることができる。

本発明に従つて、d.c.テストを実行することに
よりコンデンサの完全性を検査することのできる
新規な構造体が提供される。

本発明に従つて、新規な設計のMOSコンデン
サが提供され、その接点及び金属化の完全性はd.
c.テストのみを用いて容易に検査することができ
る。この新しい構造体は、MOSFETの構成を不
要にする構成を特徴としている。従来まで１個の
端子を設けられたN⁺型領域の電気接続は、２つ
の端子を上記領域の２つの端部に設けることによ
つてなされる。接子の品質が問題であるから、端
子の位置は重要ではない。２つの端子と共に、２
つの対向する端部に上部電極が設けられる。上記
電極は帯状の形であることが望ましく、ヘビ状で
あつてもよい。電流を印加し、４つの端子から生
じる電流を測定する手段が設けられる。機能的に
は、このコンデンサは四重極構造である。

本発明の原理は大型電子回路へ応用することが
でき、また本発明に従うコンデンサは、種々の技
術を用いてモノリシツク、ハイブリツド、又は薄
膜回路へ応用することができる。本発明の原理
は、接合形又はMOSコンデンサの如き各種のコ
ンデンサへ応用できる。本発明に従う構造体の第
１の利点は、それが従来までの製造法と両立する
ことである。第１図に示されるMOS構造体の製
造法を変更する必要はない。絶縁層及び金属層を
限定するため実行されるステツプで使用するマス
クのみが変更される。

本発明に従う構造体の主たる利点は、前述した
如く、d.c.テストを実行できることである。イン
ターフエイス回路、ランプ発生器、演算増幅器な
どの装置では、MOSコンデンサの数は非常に少
ないが、重要度が高い。従つて、その完全性をテ
ストする必要がある。全てのコンポーネントは、
d.c.テストを実行することによつて検査すること
ができる。しかし現在まで、１個のコンデンサの
存在は、a.c.テストの使用を必要にした。従つ
て、本発明に従う構造体は、a.c.テストの使用を
不要にし、製品のコストを減少させる。

第２図に示される新規な構造体は、第１図に示
されるものと同じ構成要素の番号を有する。両者
の製造法も殆んど同じである。相異点は、第１及
び第２の酸化、並びに第１及び第２の金属化レベ
ルで使用される製造マスクにある。従つて、新規
な構造体では、金属化レベルの構成が異つてい
る。第１金属化レベルで、開孔１３が設けられ、
追加的な電気接続体８ｃがN⁺領域６に対して設
定される。接点１２ｃは接続体８ｃに対して設け
られる。従つて、次の通路を通して電気的連続性
を設定することにより、インターフエイス１０及
び１０′の品質を検査することができる。接点１
２ｃ−接続体８ｃ−領域６−金属膜８ｂ−接点１
２ｂ。同様に、上部電極８′ａを形成する金属化
の品質も、接点１２ａ及び１２ｄから容易に検査
することができる。

第３図は本発明の教示に従つて設計された通常
のMOSコンデンサを示す。接点１２ｂ及び１２
ｃの位置は、インターフエイス１０及び１０′の
レベルにおける接点の配設又は品質、もしくは領
域６の配設を検査するために重要ではない。上部
電極の完全性をテストするため、図示されるよう
にヘビ状の形にしてメタライゼーシヨンに現われ
る欠陥を更に良好に検出することが望ましい。所
望ならば、N⁺領域６も対応したパターンの形状
に形成することができる。テストは次のようにし
て実行される。２個の電流発生器１４及び１５
が、それぞれプローブ１６を介して接点１２ｃ
へ、またプローブ１７を介して接点１２ａへ、電
流I₁及びI₂を与える。同時に、電流検出回路１８
及び１９が対応する電流を受取る。回路１８はプ
ローブ２０を介して接点１２ｂへ接続され、回路
１９はプローブ２１を介して接点１２ｄへ接続さ
れる。もし電流が存在しないか、又は異常に低い
電流が存在する場合、それは即時に回路１８及び
１９の１つによつて検出される。これはコンデン
サ又はそのコンデンサが集積されているチツプを
拒絶するに足りる欠陥を示す。ここで注意すべき
は、一般的に、接点１２ａ，１２ｂ，１２ｃ，１
２ｄはチツプの周辺部に置かれた対応する出力端
子へ導線を介して接続されていることである。実
際上、テストはこれらの端子から実行される。交
流を用いることができるコンデンサの出力端子
は、第１電極については接点１２ｂ又は１２ｃで
あり、第２電極については接点１２ａ又は１２ｄ
である。

電極を流れる電流は、コンデンサが実際に存在
するとともに効果的に接続されていることを示す
が、更に進んで、キヤパシタンスが所定の値に対
応することを確めることができる。

これは、１つは接点１２ａから１２ｄへのダイ
ポールの抵抗から、また他の１つは接点１２ｂか
ら１２ｃへのダイポールの抵抗から推測すること
ができる。

もし表面の完全性が、何らかの理由により（例
えばマスク上に付着したごみによつて）毀損され
ていれば、電流通路は実質的に変更されており、
これは抵抗を測定した場合に異常な結果を示すこ
とにより検出できる。

標準コンデンサとの比較は、テストされるコン
デンサの表面が損傷を受けているか否かを示すで
あろう。

この抵抗の測定は直接的に又はケルビン法を用
いて実行することができる。ケルビン法は、所与
の電流をダイポールへ注入した後に、ダイポール
端子に現われる電圧降下を測定するものである。

もし回路構成が許すならば、本発明に従うコン
デンサは更に他の有用なテストを実行されること
ができる。本発明の構造体において、完全性をテ
ストするために、特別のステツプ及び入力乃至出
力端子との特別の接続は必要とされない。検査さ
れるべき機能を実行する装置へコンデンサを組込
んだ場合でも、コンデンサの完全性が欠けていれ
ば、上記装置のd.c.動作に欠陥が生じるようにす
るだけで十分である。

第４図は、1979年11月28日に出願されたフラン
ス特許出願79−29808の対象であるCCITT V24
型インターフエイス回路と類似した回路を示す。
コンデンサＣが、本発明の教示に従つて設計され
たダイポール構造と共に示される。

上記フランス特許出願の回路との相異点は次の
とおりである。第１に、トランジスタＴ３及びＴ
６を接続する導線は開かれており、N⁺型の拡張
電極における電気的連続性を確実にするため、ト
ランジスタＴ７のベースを介して帰還回路が設け
られている。第２に、Ｔ９のコレクタをＴ１４の
ベースへ接続するため金属電極が使用される。こ
の構成では、コンデンサＣのテストを別個に行う
ことは必要でなく、「インターフエイス回路」を
全体としてテストすれば十分である。電極の表面
又は接点が損傷を受けていれば、d.c.連続性は失
われ、回路出力は、入力レベルの如何によらず、
常に正又は負にとどまる。

このようにして、機能のd.c.テストによりコン
デンサの損傷を知ることができ、このテストは特
別のステツプを実行する必要もなく、コンデンサ
の出力端子へ直接にアクセスする必要もない。本
発明に従わないコンデンサをテストする場合に必
要であつた４個の出力端子は不要になるので、コ
ストを下げることができる。

【図面の簡単な説明】

第１図は先行技術によるMOSコンデンサの構
造を示す図、第２Ａ図及び第２Ｂ図はそれぞれ本
発明に従うMOSコンデンサ構造体の断面図及び
上面図、第３図はテスト装置によりテストされる
本発明に従うMOSコンデンサの上面図、第４図
は本発明に従うコンデンサを組込むことができる
インターフエイス回路を示す図である。 ２……基板、３……エピタキシヤル層、４……
絶縁ポケツト、５……絶縁壁、６……領域、７…
…絶縁層、８′ａ……上部電極、８ｂ……金属膜、
８ｃ……電気接続体、９……開孔、１０，１０′
……インターフエイス、１１……絶縁層、１２
ａ，１２ｂ，１２ｃ，１２ｄ……接点、１３……
開孔。

Claims (1)

1. 【特許請求の範囲】 １ 第１の電極を形成する第１の導電層であつ
   て、第１の接点を設けられたものと、 第２の電極を形成する第２の導電層であつて、
   第２の接点を設けられたものと、 上記２つの電極の間で絶縁領域を形成する絶縁
   層と、上記第１の接点と協動して上記第１導電層
   の完全性及び連続性を直流電流によつてテストす
   るため上記第１導電層に設けられた第３の接点
   と、 上記第２の接点と協動して上記第２導電層の完
   全性及び連続性を直流電流によつてテストするた
   め上記第２導電層に設けられた第４の接点とを具
   備するコンデンサ構造体。