CN111106026A - 一种测试结构及测试方法 - Google Patents

一种测试结构及测试方法 Download PDF

Info

Publication number
CN111106026A
CN111106026A CN201911099814.4A CN201911099814A CN111106026A CN 111106026 A CN111106026 A CN 111106026A CN 201911099814 A CN201911099814 A CN 201911099814A CN 111106026 A CN111106026 A CN 111106026A
Authority
CN
China
Prior art keywords
metal layer
test
tested
pad
switch element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911099814.4A
Other languages
English (en)
Inventor
高志虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201911099814.4A priority Critical patent/CN111106026A/zh
Publication of CN111106026A publication Critical patent/CN111106026A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种测试结构及测试方法，该测试结构包括设置于晶圆切割道上的第一、第二测试焊盘及并联连接于第一、第二测试焊盘之间的第一、第二电路，其中，第一电路包括第一开关元件与第一待测试金属层，第二电路包括第二开关元件与第二待测试金属层，第一、第二待测试金属层位于晶圆的不同层，且当第一开关元件导通时，第二开关元件关断，当第二开关元件导通时，第一开关元件关断。本发明通过改进电路设计，使得位于不同层的第一、第二待测试金属层的电阻测试可以使用同一对测试焊盘实现，也就是用同样的切割道面积可以测两层金属层的电阻，从而节约空间；通过测试焊盘之间的正负电压控制即可实现不同金属层电阻测试的切换，具有量测方便的优点。

Description

一种测试结构及测试方法
技术领域
本发明属于半导体集成电路领域，涉及一种测试结构及测试方法。
背景技术
WAT(Wafer Acceptance Test晶片允收测试)是一种半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构所进行的电性测试。薄膜电阻RS是WAT中的一种常见测试项目。目前业界测量WAT RS的测试结构(test key)中，不同的金属(MET)层都是独立的，需要在切割道分别设置各自的输入焊盘与输出焊盘。例如，对于第一金属层M1，在切割道设置第一焊盘连接于第一金属层M1的第一端用以输入电压U，在切割道设置第二焊盘连接于第一金属层M1的第二端用以输出电流I，第一金属层M1的长度为L，则第一金属层M1的电阻RM1＝U/I，单位长度的电阻RSM1＝RM1/L。同理，对于第二金属层M2，在切割道设置第三焊盘连接于第二金属层M2的第一端用以输入电压U，在切割道设置第四焊盘连接于第一金属层M2的第二端用以输出电流I，第二金属层M2的长度为L，则第二金属线的电阻RM2＝U/I，单位长度的电阻RSM2＝RM2/L。
由于目前业界测量WAT RS的测试结构中不同的金属层都是独立的，需要分别设置各自的输入焊盘与输出焊盘，存在太占用切割道的空间的缺点。
因此，如何提供一种新的测试结构与测试方法，以节约空间，并使得量测更为方便，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试结构，包括：
第一测试焊盘与第二测试焊盘，设置于晶圆切割道上；
第一电路与第二电路，并联连接于所述第一测试焊盘与所述第二测试焊盘之间，所述第一电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第一开关元件与第一待测试金属层，所述第二电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第二开关元件与第二待测试金属层，所述第一待测试金属层与所述第二待测试金属层位于晶圆的不同层，且当所述第一开关元件导通时，所述第二开关元件关断，当所述第二开关元件导通时，所述第一开关元件关断。
可选地，所述第一开关元件与所述第二开关元件其中之一包括PMOS晶体管，另一个包括NMOS晶体管。
可选地，所述第一开关元件与所述第二开关元件其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。
可选地，所述第一开关元件中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第一电阻与所述第一测试焊盘相连，漏极端与所述第一待测试金属层相连；所述第二开关元件中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第二电阻与所述第一测试焊盘相连，漏极端与所述第二待测试金属层相连。
可选地，所述第一待测试金属层与所述第二待测试金属层均包括来回蜿蜒多次的金属线。
可选地，所述第一待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接，所述第二待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接。
本发明还提供一种测试方法，包括以下步骤：
在第一测试焊盘与第二测试焊盘之间施加第一电压，使第一电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第一待测试金属层的电阻；
在所述第一测试焊盘与所述第二测试焊盘之间施加与所述第一电压极性相反的第二电压，使第二电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第二待测试金属层的电阻；
其中，所述第一测试焊盘与所述第二测试焊盘设置于晶圆切割道上，所述第一电路与所述第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，所述第一电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第一开关元件与所述第一待测试金属层，所述第二电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第二开关元件与所述第二待测试金属层，所述第一待测试金属层与所述第二待测试金属层位于晶圆的不同层，且当所述第一开关元件导通时，所述第二开关元件关断，当所述第二开关元件导通时，所述第一开关元件关断。
可选地，所述第一开关元件与所述第二开关元件其中之一包括PMOS晶体管，另一个包括NMOS晶体管。
可选地，所述第一开关元件与所述第二开关元件其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。
可选地，所述第一开关元件中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第一电阻与所述第一测试焊盘相连，漏极端与所述第一待测试金属层相连；所述第二开关元件中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第二电阻与所述第一测试焊盘相连，漏极端与所述第二待测试金属层相连
可选地，所述第一待测试金属层与所述第二待测试金属层均包括来回蜿蜒多次的金属线。
可选地，所述第一待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接，所述第二待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接。
如上所述，本发明的测试结构与测试方法通过改进电路设计，将包含第一开关元件与第一待测试金属层的第一电路与包含第二开关元件与第二待测试金属层的第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，使得位于不同层的第一待测试金属层与第二待测试金属层的电阻测试可以使用同一对测试焊盘实现，也就是用同样的切割道面积可以测两层金属层的电阻，从而节约空间。本发明的测试方法通过测试焊盘之间的正负电压控制即可实现不同金属层电阻测试的切换，具有量测方便的优点。
附图说明
图1显示为一种测试结构第一部分的电路示意图。
图2显示为一种测试结构第二部分的电路示意图。
图3显示为本发明的测试结构的电路示意图。
图4显示为本发明的测试结构中第二电路的一种示例互连结构示意图。
图5显示为本发明的测试方法的流程图。
图6显示为本发明的测试结构中第二电路导通的示意图。
图7显示为本发明的测试结构中第一电路导通的示意图。
元件标号说明
101 第一测试焊盘
102 第二测试焊盘
103 第一金属层
104 第三测试焊盘
105 第四测试焊盘
106 第二金属层
201 第一测试焊盘
202 第二测试焊盘
203 第一开关元件
204 第一待测试金属层
205 第二开关元件
206 第二待测试金属层
207 第一电阻
208 第二电阻
301 栅极
302 源极
303 漏极
401～410 连接部
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1及图2所示，分别显示为一种示例测试结构中第一部分的互连示意图与第二部分的互连示意图，其中，测试结构的第一部分用于测试第一金属层103的电阻，其包括连接于所述第一金属层103两端的第一测试焊盘101与第二测试焊盘102，测试结构的第二部分用于测试第二金属层106的电阻，其包括连接于所述第二金属层106两端的第三测试焊盘104与第四测试焊盘105。由于该测试结构中不同的金属层都是独立的，需要分别设置各自的输入焊盘与输出焊盘，存在太占用切割道的空间的缺点。
因此，本发明通过新的电路设计来改善上述问题。下面通过更为具体的实施例来说明本发明的技术方案。
实施例一
本实施例提供一种测试结构，请参阅图3，显示为该测试结构的电路示意图，包括第一测试焊盘201、第二测试焊盘202及并联连接于所述第一测试焊盘201与所述第二测试焊盘202之间的第一电路与第二电路，其中，所述第一测试焊盘201与所述第二测试焊盘202设置于晶圆切割道上，所述第一电路包括自所述第一测试焊盘201至所述第二测试焊盘202依次连接的第一开关元件203与第一待测试金属层204，所述第二电路包括自所述第一测试焊盘201至所述第二测试焊盘202依次连接的第二开关元件205与第二待测试金属层206，所述第一待测试金属层204与所述第二待测试金属层206位于晶圆的不同层，且当所述第一开关元件203导通时，所述第二开关元件205关断，当所述第二开关元件205导通时，所述第一开关元件203关断，从而可以利用所述第一测试焊盘201至所述第二测试焊盘202测量所述第一待测试金属层204或所述第二待测试金属层206的电阻。
作为示例，所述第一开关元件203与所述第二开关元件205其中之一包括PMOS晶体管，另一个包括NMOS晶体管。由于PMOS晶体管的导通条件包括：栅极电压小于源极电压，源栅电压差绝对值大于阈值电压Vt；NMOS晶体管的导通条件包括：栅极电压大于源极电压，源栅电压差绝对值大于阈值电压Vt。因此通过测试焊盘的正负电压控制即可实现所述第一电路或第二电路的导通，进而测试所述第一待测试金属层204或第二待测试金属层204的电阻。
本实施例中，所述第一开关元件203中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘201相连，漏极端与所述第一待测试金属层204相连，源极端通过第一电阻207与所述第一测试焊盘201相连以实现栅源极之间的电压差；所述第二开关元件205中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘201相连，漏极端与所述第二待测试金属层202相连，源极端通过第二电阻208与所述第一测试焊盘201相以实现栅源极之间的电压差连。
作为示例，所述第一开关元件203与所述第二开关元件205其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。其中，多个晶体管并联可以显著减小互连电阻，从而减少金属层电阻的噪声(noise)，使得测试结果更为准确。
作为示例，所述第一待测试金属层204与所述第二待测试金属层206均包括来回蜿蜒多次的金属线，以尽量增大待测金属层在整个测试电路中所占的电阻比例，使得测试结果更为准确。
本实施例中，优选通过控制晶体管的并联数目及待测金属层的绕线次数，使得待测金属层在整个测试电路中所占的电阻比例大于90％。
作为示例，所述第一开关元件203或所述第二开关元件205中，并联的晶体管数目为2～10000个，优选为大于100个。在现有工艺下，PMOS晶体管与NMOS晶体管的所占面积很小，成百上千个晶体管均可制作于面积相对较大的测试焊盘下方，不会额外增加所占面积。
请参阅图4，显示为本发明的测试结构中第二电路的一种示例互连结构示意图，本实施例中，所述第一开关元件203以包括PMOS晶体管为例，所述第二开关元件205以包括NMOS晶体管为例。
具体的，所述第二开关元件205的多个NMOS晶体管位于最下方的器件层中，其中，多个NMOS晶体管共用一条栅极301，且所述栅极301通过连接部4,5连接于连接部406，多个NMOS晶体管的源极302通过多个连接部401连接于连接部402实现并联，多个NMOS晶体管的漏极通过多个连接部403连接于连接部404。
作为示例，所述连接部401、所述连接部403与所述连接部405包括导电插塞，所述连接部402、所述连接部404与所述连接部406包括导电线。本实施例中，所述连接部402、所述连接部404与所述连接部406均包括第一金属层(M1)中的金属连线。
当然，在其它实施例中，所述第二开关元件205的多个晶体管也可以通过金属插塞及位于其它金属层中的导电线实现并联，此处不应过分限制本发明的保护范围。所述第一开关元件204中的多个晶体管也可以通过多样化的互连方式实现并联，同样不应过分限制本发明的保护范围。
作为示例，所述第二电阻208通过连接部408连接于所述连接部402与所述连接部406之间，本实施例中，所述连接部408包括第一金属层(M1)中的金属连线。
作为示例，所述连接部406通过连接部407与所述第一测试焊盘201连接，所述连接部407包括导电插塞及导电连线中的至少一种，可根据所述连接部406与所述第一测试焊盘201之间相差的金属层数来灵活设计。
作为示例，所述连接部404通过连接部409与所述第二待测试金属层206连接，若所述第二待测试金属层206同样位于第一金属层(M1)，则所述连接部409可仅包括位于第一金属层(M1)中的金属连线，若所述第二待测试金属层206位于其它金属层中，则所述连接部409可包括导电插塞及导电连线中的至少一种。
作为示例，所述第二待测试金属层206通过连接部410连接于所述第二测试焊盘202，所述连接部410可包括导电插塞及导电连线中的至少一种。
需要指出的是，对于所述第一电路，也可以采用如上述第二电路类似的互连方式，可以根据待测金属层所在的金属层位置灵活调整具体的互连方式，此处不应过分限制本发明的保护范围，其中，所述第一待测金属层可以位于所述第二待测金属层上方，也可位于所述第二待测金属层下方。
作为示例，通过公式RS＝R/L，可进一步获得金属线的单位长度的电阻，其中RS为单位长度电阻，R为电阻，L为金属线长度。
本实施例的测试结构将包含第一开关元件与第一待测试金属层的第一电路与包含第二开关元件与第二待测试金属层的第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，使得位于不同层的第一待测试金属层与第二待测试金属层的电阻测试可以使用同一对测试焊盘实现，也就是用同样的切割道面积可以测两层金属层的电阻，从而有利于节约空间。
实施例二
本实施例中提供一种测试方法，请参阅图5，显示为该方法的流程图，包括以下步骤：
S1：在第一测试焊盘与第二测试焊盘之间施加第一电压，使第一电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第一待测试金属层的电阻；
S2：在所述第一测试焊盘与所述第二测试焊盘之间施加与所述第一电压极性相反的第二电压，使第二电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第二待测试金属层的电阻；
其中，所述第一测试焊盘与所述第二测试焊盘设置于晶圆切割道上，所述第一电路与所述第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，所述第一电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第一开关元件与所述第一待测试金属层，所述第二电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第二开关元件与所述第二待测试金属层，所述第一待测试金属层与所述第二待测试金属层位于晶圆的不同层，且当所述第一开关元件导通时，所述第二开关元件关断，当所述第二开关元件导通时，所述第一开关元件关断。
具体的，所述步骤S1与步骤S2的顺序可以互换，此处不应过分限制本发明的保护范围。
作为示例，所述第一开关元件与所述第二开关元件其中之一包括PMOS晶体管，另一个包括NMOS晶体管。由于PMOS晶体管的导通条件包括：栅极电压小于源极电压，源栅电压差绝对值大于阈值电压Vt；NMOS晶体管的导通条件包括：栅极电压大于源极电压，源栅电压差绝对值大于阈值电压Vt。因此通过测试焊盘的正负电压控制即可实现所述第一电路或第二电路的导通，进而测试所述第一待测试金属层或第二待测试金属层的电阻。
作为示例，所述第一开关元件中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘相连，漏极端与所述第一待测试金属层相连，源极端通过第一电阻与所述第一测试焊盘相连以实现栅源极之间的电压差；所述第二开关元件中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘相连，漏极端与所述第二待测试金属层相连，源极端通过第二电阻与所述第一测试焊盘相以实现栅源极之间的电压差连。
请参阅图6，显示为在第一测试焊盘201与第二测试焊盘202之间施加正向电压，使得测试结构中第一电路关断、第二电路导通的示意图，其中，第一电路中第一开关元件203包括PMOS晶体管，第二电路中第二开关元件205包括NMOS管，在正向电压下，PMOS晶体管与NMOS晶体管的栅极电压均大于源极电压，根据上述PMOS晶体管与NMOS晶体管的导通条件可知，此时PMOS管关断，NMOS晶体管导通，从而第二电路导通，实现第二待测试金属层206的电阻测量。其中，电压的具体数值可以根据需要进行调整，此处不应过分限制本发明的保护范围。
请参阅图7，显示为显示为在第一测试焊盘201与第二测试焊盘202之间施加反向电压，使得测试结构中第一电路导通、第二电路关断的示意图，其中，第一电路中第一开关元件203包括PMOS晶体管，第二电路中第二开关元件205包括NMOS管，在反向电压下，PMOS晶体管与NMOS晶体管的栅极电压均低于源极电压，根据上述PMOS晶体管与NMOS晶体管的导通条件可知，此时PMOS管导通，NMOS晶体管挂断，从而第一电路导通，实现第一待测试金属层204的电阻测量。其中，电压的具体数值可以根据需要进行调整，此处不应过分限制本发明的保护范围。
作为示例，所述第一开关元件与所述第二开关元件其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。其中，多个晶体管并联可以显著减小互连电阻，从而减少金属层电阻的噪声(noise)，使得测试结果更为准确。
作为示例，所述第一待测试金属层与所述第二待测试金属层均包括来回蜿蜒多次的金属线，以尽量增大待测金属层在整个测试电路中所占的电阻比例，使得测试结果更为准确。
本实施例中，优选通过控制晶体管的并联数目及待测金属层的绕线次数，使得待测金属层在整个测试电路中所占的电阻比例大于90％。
作为示例，所述第一开关元件203或所述第二开关元件205中，并联的晶体管数目为2～10000个，优选为大于100个。在现有工艺下，PMOS晶体管与NMOS晶体管的所占面积很小，成百上千个晶体管均可制作于面积相对较大的测试焊盘下方，不会额外增加所占面积。
作为示例，所述第一待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接，所述第二待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接。
本实施例的测试方法通过测试焊盘之间的正负电压控制即可实现不同金属层电阻测试的切换，不仅可以节约空间，还具有量测方便的优点。
综上所述，本发明的测试结构与测试方法通过改进电路设计，将包含第一开关元件与第一待测试金属层的第一电路与包含第二开关元件与第二待测试金属层的第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，使得位于不同层的第一待测试金属层与第二待测试金属层的电阻测试可以使用同一对测试焊盘实现，也就是用同样的切割道面积可以测两层金属层的电阻，从而节约空间。本发明的测试方法通过测试焊盘之间的正负电压控制即可实现不同金属层电阻测试的切换，具有量测方便的优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种测试结构，其特征在于，包括：
第一测试焊盘与第二测试焊盘，设置于晶圆切割道上；
第一电路与第二电路，并联连接于所述第一测试焊盘与所述第二测试焊盘之间，所述第一电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第一开关元件与第一待测试金属层，所述第二电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第二开关元件与第二待测试金属层，所述第一待测试金属层与所述第二待测试金属层位于晶圆的不同层，且当所述第一开关元件导通时，所述第二开关元件关断，当所述第二开关元件导通时，所述第一开关元件关断。
2.根据权利要求1所述的测试结构，其特征在于：所述第一开关元件与所述第二开关元件其中之一包括PMOS晶体管，另一个包括NMOS晶体管。
3.根据权利要求2所述的测试结构，其特征在于：所述第一开关元件与所述第二开关元件其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。
4.根据权利要求2所述的测试结构，其特征在于：所述第一开关元件中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第一电阻与所述第一测试焊盘相连，漏极端与所述第一待测试金属层相连；所述第二开关元件中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第二电阻与所述第一测试焊盘相连，漏极端与所述第二待测试金属层相连。
5.根据权利要求1所述的测试结构，其特征在于：所述第一待测试金属层与所述第二待测试金属层均包括来回蜿蜒多次的金属线。
6.根据权利要求1所述的测试结构，其特征在于：所述第一待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接，所述第二待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接。
7.一种测试方法，其特征在于，包括以下步骤：
在第一测试焊盘与第二测试焊盘之间施加第一电压，使第一电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第一待测试金属层的电阻；
在所述第一测试焊盘与所述第二测试焊盘之间施加与所述第一电压极性相反的第二电压，使第二电路导通以测得所述第一测试焊盘与所述第二测试焊盘之间的电流，并计算得到第二待测试金属层的电阻；
其中，所述第一测试焊盘与所述第二测试焊盘设置于晶圆切割道上，所述第一电路与所述第二电路并联连接于所述第一测试焊盘与所述第二测试焊盘之间，所述第一电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第一开关元件与所述第一待测试金属层，所述第二电路包括自所述第一测试焊盘至所述第二测试焊盘依次连接的第二开关元件与所述第二待测试金属层，所述第一待测试金属层与所述第二待测试金属层位于晶圆的不同层，且当所述第一开关元件导通时，所述第二开关元件关断，当所述第二开关元件导通时，所述第一开关元件关断。
8.根据权利要求7所述的测试方法，其特征在于：所述第一开关元件与所述第二开关元件其中之一包括PMOS晶体管，另一个包括NMOS晶体管。
9.根据权利要求8所述的测试方法，其特征在于：所述第一开关元件与所述第二开关元件其中之一包括多个并联的PMOS晶体管，另一个包括多个并联的NMOS晶体管。
10.根据权利要求8所述的测试方法，其特征在于：所述第一开关元件中的PMOS晶体管或NMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第一电阻与所述第一测试焊盘相连，漏极端与所述第一待测试金属层相连；所述第二开关元件中的NMOS晶体管或PMOS晶体管的栅极端与所述第一测试焊盘相连，源极端通过第二电阻与所述第一测试焊盘相连，漏极端与所述第二待测试金属层相连。
11.根据权利要求7所述的测试方法，其特征在于：所述第一待测试金属层与所述第二待测试金属层均包括来回蜿蜒多次的金属线。
12.根据权利要求7所述的测试方法，其特征在于：所述第一待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接，所述第二待测试金属层与所述第二测试焊盘之间通过导电插塞及导电连线中的至少一种进行连接。
CN201911099814.4A 2019-11-12 2019-11-12 一种测试结构及测试方法 Pending CN111106026A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911099814.4A CN111106026A (zh) 2019-11-12 2019-11-12 一种测试结构及测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911099814.4A CN111106026A (zh) 2019-11-12 2019-11-12 一种测试结构及测试方法

Publications (1)

Publication Number Publication Date
CN111106026A true CN111106026A (zh) 2020-05-05

Family

ID=70421049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911099814.4A Pending CN111106026A (zh) 2019-11-12 2019-11-12 一种测试结构及测试方法

Country Status (1)

Country Link
CN (1) CN111106026A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451276A (zh) * 2021-06-28 2021-09-28 长江存储科技有限责任公司 一种测试结构、测试系统和测试方法
CN113933673A (zh) * 2021-09-29 2022-01-14 长江存储科技有限责任公司 测试结构、方法与电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090021632A (ko) * 2007-08-27 2009-03-04 삼성전자주식회사 반도체 소자의 테스트 방법
CN101806838A (zh) * 2009-02-17 2010-08-18 上海北京大学微电子研究院 可节约测试成本的集成电路互连线电阻电容测试结构和测试方法
US20130015877A1 (en) * 2011-07-15 2013-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for testing a semiconductor device
CN102901847A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体测试装置与测试半导体元件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090021632A (ko) * 2007-08-27 2009-03-04 삼성전자주식회사 반도체 소자의 테스트 방법
CN101806838A (zh) * 2009-02-17 2010-08-18 上海北京大学微电子研究院 可节约测试成本的集成电路互连线电阻电容测试结构和测试方法
US20130015877A1 (en) * 2011-07-15 2013-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for testing a semiconductor device
CN102901847A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体测试装置与测试半导体元件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451276A (zh) * 2021-06-28 2021-09-28 长江存储科技有限责任公司 一种测试结构、测试系统和测试方法
CN113933673A (zh) * 2021-09-29 2022-01-14 长江存储科技有限责任公司 测试结构、方法与电子设备

Similar Documents

Publication Publication Date Title
CN102928763B (zh) 一种晶体管关键参数的可寻址测试电路及其测试方法
US11428722B2 (en) Resistance test method using kelvin structure
CN111106026A (zh) 一种测试结构及测试方法
CN100373613C (zh) 半导体器件的测试图案及利用其的测试方法
US20140354325A1 (en) Semiconductor layout structure and testing method thereof
US5760600A (en) Test device for insulated-gate field effect transistor and testing circuit and testing method using the same
US8108175B2 (en) Method for determining self-heating free I-V characterstics of a transistor
CN103837809B (zh) 测试mosfet匹配性的ic布局及测试方法
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
CN106960802B (zh) 一种半导体静态电流的测试器件及测试方法
JP4117917B2 (ja) パワートランジスタの電流監視回路の動作を試験する回路配置
CN204067309U (zh) 一种层间介质层击穿的测试结构
CN107015133B (zh) Mos管导通电阻的测试结构及方法
JPH0786351A (ja) 半導体集積回路装置およびその測定方法
Pan et al. Using NMOS transistors as switches for accuracy and area-efficiency in large-scale addressable test array
JP2006511077A (ja) テスト構造を用いた半導体素子の製造方法
CN114509657A (zh) 改善wat测试精度的测试单元及其测试方法
US20040155316A1 (en) Evaluation wiring pattern and evaluation method for evaluating reliability of semiconductor device, and semiconductor device having the same pattern
JP2008140862A (ja) 半導体評価回路
CN112230067A (zh) 电阻测试结构及方法
US8723528B2 (en) Active 2-dimensional array structure for parallel testing
US6593590B1 (en) Test structure apparatus for measuring standby current in flash memory devices
US20160139180A1 (en) Testing semiconductor devices
Ketchen et al. Addressable arrays implemented with one metal level for MOSFET and resistor variability characterization
Terada et al. Measurement of the MOSFET drain current variation under high gate voltage

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200505

RJ01 Rejection of invention patent application after publication