CN100373613C - 半导体器件的测试图案及利用其的测试方法 - Google Patents

Abstract

公开了一种半导体器件的测试图案及利用其的测试方法。半导体器件的测试图案包括位于半导体衬底上的导电图案，并且导电图案包括多个线路区和多个连接区，多个线路区平行排列并间隔一均匀间距，多个连接区用于按锯齿形连接多个线路区。测试图案包括电开关对应连接区的相邻线路区的第一末端的多个晶体管，并且各个晶体管包括源区和漏区，源区电连接相邻线路区之一的一端，漏区电连接相邻线路区中另一个的一端。此外，晶体管选择部分电连接多个晶体管的栅极，用于选择多个晶体管之一或其组合。

Description

半导体器件的测试图案及利用其的测试方法

本申请要求于2004年1月20日申请的韩国专利申请No.2004-0004378的优先权，这里引入其全部内容供参考。

技术领域

本发明涉及一种半导体器件的测试图案及利用其的测试方法，更具体地，涉及一种用于测试半导体器件的导电图案以检测其电气故障的测试图案以及利用其的测试方法。

背景技术

为了以所需的性能需要操作半导体器件，应满足用于半导体器件的组成元件间排列、隔离和电连接的所需条件。此外，对于高集成度的半导体器件来说需要减少设计规则和形成多层互连结构，因而，半导体器件的组成元件之间的排列、隔离和电连接是直接影响半导体器件的产量的重要因素。因此，半导体器件的制造包括各种类型的测试操作，以便在进行制造半导体器件的各个工序之前，测定是否如所设计的那样构造各个组成元件，并且来检查其是否正常工作。

当在半导体衬底上形成导电图案时，进行各种测试以评价导电图案的特性。测试之一是检查导电图案是否存在电故障。例如，在形成多晶硅图案以便在半导体衬底上形成栅电极的情况下，通过以下步骤形成多晶硅图案：通过化学气相淀积(CVD)法在半导体衬底上形成多晶硅层，并随后进行光刻和蚀刻工艺。然而，由于例如微粒的缺陷，多晶硅层可以具有电缺陷，例如，短路或断路情况。

常规地，已使用同轴扫描电子显微镜(in-line scanning electronmicroscope)来检查例如多晶硅图案之类的导电图案中的电故障。然而，用同轴扫描电子显微镜检查具有分辨率和精确度方面的限制。此外，由于一般所用的扫描方法要花费很长时间来做检查，并且很难区分出可以直接影响产量减少的主要缺陷类型。因此，需要制造一种测试图案，该测试图案能够在短时间内提供在导电图案中产生的电故障的各种信息。关于这一点，在美国专利申请公开No.2003-0102474中公开了用电方法检测栅极缺陷的半导体器件结构以及用其检测栅极缺陷的方法。而且，在美国专利No.5,877,631中公开了用于检测导电图案是否短路或断路以及查找产生短路或断路的位置的半导体器件的测试结构，以及利用其的计算方法。

发明内容

因此，本发明提供一种用于提供关于导电图案的电故障的各种信息的测试图案。

本发明还提供一种使用测试图案测试半导体器件的方法。

根据本发明的一个方案，提供一种半导体器件的测试图案。半导体器件的测试图案包括位于半导体衬底上的导电图案。而且，测试图案包括多个晶体管，晶体管由预定间距限定导电图案，并且晶体管的源和漏区电连接导电图案的不同位置。此外，测试图案包括晶体管选择部分，晶体管选择部分电连接多个晶体管的各个栅极并且选择多个晶体管之一或其组合。其中所述导电图案单一且连续地形成。

根据一个示范性实施例，导电图案可以包括多个线路区和多个连接区，多个线路区平行排列并间隔一均匀间距，多个连接区用于按锯齿形连接多个线路区。此外，多个晶体管可以电开关对应连接区的相邻线路区的第一末端，各个晶体管可以包括源区和漏区，源区电连接相邻线路区之一的一端，漏区电连接相邻线路区中另一个的一端。

根据一个示范性实施例，晶体管选择部分可以包括电连接多个晶体管的栅极的多个选择垫。此外，晶体管选择部分可以包括电连接多个晶体管的栅极的解码器和用于传送输入信号给解码器的解码器垫。

根据本发明的另一个方案，提供一种测试半导体器件的方法。该方法包括测量位于半导体衬底上的导电图案的电阻、以及探测在导电图案中是否存在电故障，如果存在电故障，测定电故障的类型。该方法还包括重复以下步骤：在由预定间距限定导电图案并具有分别电连接到导电图案的不同位置的源和漏区的多个晶体管中选择一个或其组合，操作晶体管以查找存在电故障的位置，以及测定引起电故障的缺陷的尺寸。

在本发明的一个实施例中，导电图案包括多个线路区和多个连接区，多个线路区平行排列并间隔一均匀间距，多个连接区用于按锯齿形连接多个线路区。多个晶体管可以电开关对应连接区的相邻线路区的第一末端，各个晶体管可以包括源区和漏区，源区电连接相邻线路区之一的一端，漏区电连接相邻线路区中另一个的一端。在一个实施例中，导电图案是多晶硅图案。在一个实施例中，如果导电图案的电阻高于导电图案的线路电阻，那么判定导电图案含有断路。通过线路区的组合可以探测断路存在的位置，并且断路存在于多个线路区之一中，或同时存在于多个线路区之中的至少两个相邻线路区中。在一个实施例中，由nW+(n-1)S≤Do≤nW+(n+1)S给出引起断路的缺陷的尺寸；其中Do为引起断路的缺陷的尺寸，W为线路区的宽度，S为间隔区域的宽度，n为具有断路的线路区的数量。

在一个实施例中，如果导电图案的电阻小于导电图案的规定线路电阻，那么判定导电图案含有短路。在一个实施例中，由(n-2)W+(n-1)S≤Ds≤nW+(n+1)S给出引起短路的缺陷的尺寸；其中Ds为引起短路的缺陷的尺寸，W为线路区的宽度，S为间隔区域的宽度，n为具有短路的线路区的数量。

附图说明

通过附图中所示例的本发明优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清楚，在全部不同视图中相同的参考标记指示相同的部分。不必按比例绘制附图，重点在于示例出本发明的主旨。在附图中，为清楚明了放大了层和区域的厚度。

图1示例了根据本发明实施例的半导体器件的测试图案的电路图；

图2示例了图1中的部分P的布局；

图3示例了图2中的导电图案区域的示意平面图，以示例根据本发明实施例计算引起断路的缺陷尺寸的方法；

图4示例了图2中的导电图案区域的示意平面图，以示例根据本发明实施例引起短路的缺陷尺寸的计算方法。

具体实施方式

图1示例了根据本发明实施例的半导体器件的测试图案的电路图。本发明的测试图案是用于检查栅极图案电故障的测试图案。

参考图1，导电图案100位于半导体衬底上。导电图案100优选为多晶硅图案。如图1中所示，导电图案100包括多个线路区100a和多个连接区100b，多个线路区100a沿水平方向相互平行排列并间隔一均匀间距，各个连接区100b沿着垂直于线路区100a的方向在线路区100a的末端处交替地设置在两个相邻线路区100a之间，由此连续地连接多个线路区100a。下文中，为便于说明，在整篇说明书中，这种形状将简称为“锯齿形(zigzagshape)”。导电图案100的末端连接到输入垫IP1和输出垫OP1。根据本发明的一个实施例，导电图案100还可以包括附加输入垫IP2和附加输出垫OP2，附加输入垫IP2电连接到沿导电图案100首先连接输入垫IP1的连接区100b，附加输出垫OP2电连接到沿导电图案100首先连接输出垫OP1的连接区100b。在输入垫IP1和输出垫OP1之间施加电压以测量导电图案100的电阻。下面将详细说明附加输入垫IP2和附加输出垫OP2的作用。

根据本发明的一个实施例，多个晶体管102连接具有锯齿形的导电图案100，以便通过多个晶体管102把导电图案100定义成多个区。更详细地，多个晶体管102中的各个晶体管位于与各个连接区100b相对应的位置，并且电开关相邻线路区100a的第一末端。也就是，多个晶体管102的各个源区电连接相邻线路区100a之一的一端，并且多个晶体管102的各个漏区电连接相邻线路区100a中另一个的一端。

多个晶体管102的各个栅极连接晶体管选择部分TS。晶体管选择部分TS选择多个晶体管102中的一个或其组合，并导通所选择的一个或多个晶体管。晶体管选择部分TS可以包括多个选择垫，各个选择垫电连接多个晶体管102的各个栅极。在这种情况下，晶体管选择部分TS的选择垫的数量与多个晶体管102的数量相等。优选地，晶体管选择部分TS还可以包括电连接多个晶体管102的各个栅极的解码器和用于传送输入信号给解码器的解码器垫。

图2是图1中虚线所示部分P的布局，以更详细地示例导电图案100和多个晶体管102。

参考图2，导电图案100具有如上所述的锯齿形。导电图案100可设置在半导体衬底上，并且在设置导电图案100之前，例如氧化硅层的绝缘层优选形成在半导体衬底的全部表面上。如上所述，导电图案100优选为多晶硅图案，并且包括多个线路区100a和多个连接区100b，多个线路区100a平行排列并间隔一均匀间距，所述多个连接区100b中的各个连接区交替连接两个相邻的线路区100a，由此连续地连接多个线路区100a。导电图案100可以具有如上所述的锯齿形状。导电图案100的多个线路区100a优选具有相同的宽度W，并且由多个线路区100a限定的间隔区域104也具有相同的宽度S。多个晶体管102的各个源区和各个漏区电连接相邻线路区100a的各自第一末端。

本领域的技术人员可以按各种形式来修改多个晶体管102的各个源区和各个漏区与线路区100a的第一末端的连接。

参考图1，将说明根据本发明一个实施例的半导体器件的测试方法。

本发明实施例中的电故障指短路或断路。此外，假设仅在本发明实施例中要测试的导电图案的一个区域中产生短路和断路。

首先，探测在导电图案100中是否存在电故障的一种方法以及电故障类型如下。通常，导电线路的电阻能由下式给出。

<公式1>

R＝ρ(L/A)

(R：线路电阻，ρ：电阻率，A：导电线路的表面积，L：导电线路的长度)

根据上述的本发明的一个实施例，导电图案100为多晶硅图案。在多晶硅图案没有电故障的情况下，可以通过公式1来测定导电线路的电阻。整个全部说明及所附权利要求书中，没有电故障的导电图案的电阻将称为规定线路电阻。

在输入垫IP1和输出垫OP1之间施加电压，以测量导电图案100的电阻。在所测量的电阻比规定线路电阻的值高(即电阻为无限值)的情况下，判断出导电图案100的一部分是断路的。另外，在所测量的电阻比规定线路电阻的值低的情况下，判断出多个线路区100a中的至少两个相邻线路区是短路的。

下文中，在导电图案100的一部分是断路的情况下，查找引起断路的缺陷的位置和探测缺陷的尺寸的方法介绍如下。如上所述，在通过测量导电图案100的电阻来探测导电图案100中断路的情况下，通过操作多个晶体管102可以查找断路存在的位置。在本发明的一个实施例中，通过由多个晶体管102中的各个晶体管所限定的线路区组合(a unit of line region)，可以查找断路存在的位置。此外，断路可以出现在多个线路区100a的任一个中，或多个线路区100a的至少两个相邻线路区中。下面说明查找断路出现的位置的过程。首先，在输入垫IP1和输出垫OP1之间施加电压。然后，通过晶体管选择部分TS选择并导通多个晶体管102中的任一个或其组合。随后，检查电流是否流经导电图案。重复上述步骤，由此定位断路所在的线路区。

例如，如图1中所示，在首先连接到输入垫IP1的晶体管T1导通、而其余的晶体管截止的状态下，检查电流是否流经导电图案100。以同样的方法，在其余的晶体管T2、T3、T4、T5和T6中的任一个导通、而除所选择那个以外的其余晶体管截止的状态下，检查电流是否流经导电图案100。然后，通过组合导通各个晶体管的结果，可以测定断路所处的位置。结果如下列表1中所示。在表1中，“O”表示电流流经导电图案100，而“X”表示电流没有流过导电图案100。而且，为简化说明，分别用A、B、C、D、E、F和G表示由晶体管T1、T2、T3、T4、T5和T6所限定的各自线路区。

<表1>

	T1导通	T2导通	T3导通	T4导通	T5导通	T6导通
							A断路	O	X	X	X	X	X
B断路	O	O	X	X	X	X
							C断路	X	O	O	X	X	X
D断路	X	X	O	O	X	X
							E断路	X	X	X	O	O	X
F断路	X	X	X	X	O	O
							G断路	X	X	X	X	X	O
A和B断路	O	X	X	X	X	X
							B和C断路	X	O	X	X	X	X
C和D断路	X	X	O	X	X	X
							D和E断路	X	X	X	O	X	X
E和F断路	X		X	X	O	X
							F和G断路	X	X	X	X	X	O

也就是，如果仅仅在连接到线路区的两端的两个晶体管之一导通的情况下探测到电流，并且如果在其余晶体管中任一个导通的情况下没有测量到电流的话，推断出线路区为断路。例如，如果在仅一个晶体管T2或T3导通的情况下探测到电流，并且如果在其余晶体管T1、T4、T5和T6之一导通的情况下没有测量到电流的话，推断出多个线路区100a的线路区C为断路。而且，如果在晶体管T1、T2、T3、T4、T5和T6中仅一个导通的情况下探测到电流，并且如果在除所选择晶体管以外的其余晶体管之一导通的情况下没有测量到电流的话，推断出连接到所选择晶体管上的两个线路区同时为断路。例如，如果在仅一个晶体管T3导通的情况下探测到电流，并且如果在其余晶体管T1、T2、T4、T5和T6之一导通的情况下没有测量到电流的话，推断出连接到晶体管T3上的线路区C和D同时为断路。

如表1中所示，在线路区“A”和线路区“B”同时为断路的情况下和在仅线路区“A”为断路的情况下，得到了相同的结果。也就是，如果仅当晶体管“T1”工作时探测到流经导电图案100的电流，并且当其余晶体管T2、T3、T4、T5和T6之一导通时没有探测到电流，那么不能判断仅线路区“A”为断路，或是线路区“A”和“B”同时为断路。在这种情况下，当在附加输入垫IP2和输出垫OP1之间施加电压时，如果探测到流经导电图案100的电流，那么仅线路区“A”为断路，并且在相反的情况下，推断出线路区“A”和“B”同时为断路。以相同的方式，通过在输入垫IP1和附加输出垫OP2之间施加电压，判断是否能探测到流经导电图案100的电流，以区分出仅线路区“G”为断路的情况，和线路区“F”和“G”同时为断路的情况。

同样，在三个以上相邻的线路区同时为断路的情况下，可以通过如下方式查找出断路存在的位置：在导通连接到连接区100b的两端的两个晶体管并截止其余晶体管之后，探测是否测量出经过导电图案100的电流，以及重复上述步骤。

图3是图2的导电图案区域的示意平面图，以示例根据本发明实施例测定引起断路的缺陷尺寸的方法。

参考图3，如果通过上述方法测定出多个线路区100a中断路线路区的数量，那么就可以测定引起断路的缺陷的尺寸。如上所述，假设在导电图案100内部引起断路的缺陷仅仅为一个。在导电图案100的多个线路区100a中仅仅一个线路区是断路的情况下，如图3中所示，推断出引起断路的缺陷D1的尺寸大约大于或等于线路区的宽度W，并且小于或等于线路区的宽度W和在线路区两侧的两个间隔区域的宽度2S的总和。此外，如图3中所示，在导电图案100的多个线路区100a中两个相邻线路区同时为断路的情况下，引起断路的缺陷D2的尺寸大于或等于断路线路区的宽度2W和位于断路线路区之间的间隔区域104的宽度S的总和，并且小于或等于断路线路区的宽度2W和位于断路线路区之间的间隔区域与分别位于断路线路区旁边的间隔区域的宽度3S的总和。因此，通过如下公式可以给出引起导电图案100中断路的缺陷的尺寸。

<公式2>

nW+(n-1)S≤Do≤nW+(n+1)S

(Do：引起断路的缺陷的尺寸，W：线路区的宽度，S：间隔区域的宽度，n：具有断路的线路区的数量)

下文中，将介绍当在导电图案100的区域中存在短路时测定引起短路的缺陷尺寸的方法。

图4示例了图2中的导电图案区域的示意平面图，以说明根据本发明实施例计算引起短路的缺陷尺寸的方法。

参考图4，通过检查多个线路区之中具有短路的线路区的数量，可以测定引起短路的缺陷的尺寸。假设在导电图案100内引起短路的缺陷仅为一个。如上所述，在导电图案100的电阻具有小于规定线路电阻的值的情况下，推断出在导电图案100的多个线路区100a中的至少两个相邻线路区含有短路。随着多个线路区100a中短路线路区的数量增加，所测量电阻的值降低。因为这样，所以使用变化电阻值的差来探测短路线路区的数量。在n个线路区短路的情况下，用如下公式可以给出引起短路的缺陷的尺寸。

<公式3>

(n-2)W+(n-1)S≤Ds≤nW+(n+1)S

(Ds：引起短路的缺陷的尺寸，W：线路区的宽度，S：间隔区域的宽度，n：具有短路的线路区的数量)

也就是，在导电图案100的多个线路区100a中的两个相邻线路区同时短路时，引起短路的缺陷D3的尺寸大于或等于位于短路线路区之间的间隔区域104的宽度S，并且小于或等于短路线路区的宽度2W和位于短路线路区之间的间隔区域与分别位于短路线路区旁边的间隔区域的宽度3S的总和。

如上所述，本发明提供了一种使用半导体器件的测试图案探测是否存在导电图案的电故障、探测电故障的类型、查找产生电故障的位置、以及测定引起电故障的缺陷的尺寸的方法。

当参考本发明的示范性实施例具体显示并说明本发明时，本领域的普通技术人员应当明白，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上作出各种变化。

Claims (20)

1.一种半导体器件的测试图案，包括：

位于半导体衬底上的导电图案；

由预定间距限定所述导电图案的多个晶体管，所述晶体管的源和漏区分别电连接所述导电图案的不同位置；以及

电连接所述多个晶体管的各个栅极的晶体管选择部分，用于选择所述多个晶体管的一个或晶体管组合，

其中所述导电图案单一且连续地形成。

2.根据权利要求1的半导体器件的测试图案，其中所述导电图案是多晶硅图案。

3.根据权利要求1的半导体器件的测试图案，还包括连接所述导电图案的一端的输入垫和连接所述导电图案的另一端的输出垫。

4.根据权利要求1的半导体器件的测试图案，其中所述晶体管选择部分包括电连接所述多个晶体管的栅极的多个选择垫。

5.根据权利要求1的半导体器件的测试图案，其中所述晶体管选择部分包括电连接所述多个晶体管的栅极的解码器和用于传送输入信号给所述解码器的解码器垫。

6.一种半导体器件的测试图案，包括：

位于半导体衬底上并包括平行排列并间隔一均匀间距的多个线路区和用于按锯齿形连接所述多个线路区的多个连接区的导电图案；

电开关对应所述连接区的相邻线路区的第一末端的多个晶体管，各个晶体管包括电连接所述相邻线路区之一的一端的源区和电连接所述相邻线路区中另一个的一端的漏区；以及

电连接所述多个晶体管的栅极的晶体管选择部分，用于选择所述多个晶体管之一或其组合。

7.根据权利要求6的半导体器件的测试图案，其中所述导电图案是多晶硅图案。

8.根据权利要求6的半导体器件的测试图案，还包括连接所述导电图案的一端的输入垫和连接所述导电图案的另一端的输出垫。

9.根据权利要求8的半导体器件的测试图案，还包括电连接到沿所述导电图案首先连接所述输入垫的连接区的附加输入垫和电连接到沿所述导电图案首先连接所述输出垫的连接区的附加输出垫。

10.根据权利要求6的半导体器件的测试图案，其中所述晶体管选择部分包括电连接所述多个晶体管的栅极的多个选择垫。

11.根据权利要求6的半导体器件的测试图案，其中所述晶体管选择部分包括电连接所述多个晶体管的栅极的解码器和用于传送输入信号给所述解码器的解码器垫。

12.一种测试半导体器件的方法，包括：

测量位于半导体衬底上的导电图案的电阻，以及探测在所述导电图案中是否存在电故障，如果存在电故障，测定所述电故障的类型；以及

在由预定的间距限定所述导电图案并具有分别电连接到所述导电图案的不同位置的源和漏区的多个晶体管中选择一个或其组合，导通所选择的一个或多个晶体管，以及测量流经所述导电图案的电流；

重复选择步骤以查找存在电故障的位置；以及

计算引起电故障的缺陷的尺寸。

13.根据权利要求12的半导体器件的测试方法，其中所述导电图案包括平行排列并间隔一均匀间距的多个线路区和用于按锯齿形连接所述多个线路区的多个连接区。

14.根据权利要求13的半导体器件的测试方法，其中所述多个晶体管电开关对应所述连接区的相邻线路区的第一末端，各个晶体管包括电连接所述相邻线路区之一的一端的源区和电连接所述相邻线路区中另一个的一端的漏区。

15.根据权利要求14的半导体器件的测试方法，其中所述导电图案是多晶硅图案。

16.根据权利要求14的半导体器件的测试方法，其中如果所述导电图案的电阻高于所述导电图案的规定线路电阻，那么判定所述导电图案具有断路。

17.根据权利要求16的半导体器件的测试方法，其中通过所述线路区的组合探测断路存在的位置，并且所述断路存在于所述多个线路区的一个，或同时存在于所述多个线路区之中的至少两个相邻线路区。

18.根据权利要求16的半导体器件的测试方法，其中由nW+(n-1)S≤Do≤nW+(n+1)S给出引起断路的缺陷的尺寸；其中Do为引起断路的缺陷的尺寸，W为所述线路区的宽度，S为间隔区域的宽度，n为具有断路的所述线路区的数量。

19.根据权利要求14的半导体器件的测试方法，其中如果所述导电图案的电阻小于所述导电图案的规定线路电阻，那么判定所述导电图案含有短路。

20.根据权利要求19的半导体器件的测试方法，其中由(n-2)W+(n-1)S≤Ds≤nW+(n+1)S给出引起短路的缺陷的尺寸；其中Ds为引起短路的缺陷的尺寸，W为线路区的宽度，S为间隔区域的宽度，n为具有短路的线路区的数量。

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