KR20050076412A - 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법. - Google Patents

반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법. Download PDF

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    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Abstract

반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법이 제공된다. 본 발명의 바람직한 실시예에 의하면 상기 반도체 소자의 테스트 패턴은 반도체기판 상에 배치된 도전패턴을 구비하되, 상기 도전패턴은 서로 평행하게 동일간격으로 이격된 복수개의 라인영역 및 상기 복수개의 라인영역을 지그재그 구조로 연결하는 연결영역을 포함한다. 상기 연결영역과 대응되도록 서로 이웃하는 상기 라인영역의 일단부를 전기적으로 스위칭시키는 복수개의 트랜지스터를 포함하되, 상기 복수개의 트랜지스터는 각각 상기 서로 이웃하는 라인영역 중 하나의 일단부에 전기적으로 연결되는 소스영역 및 상기 서로 이웃하는 라인영역 중 나머지 하나의 일단부에 전기적으로 연결된다. 또한, 상기 복수개의 트랜지스터 중의 하나 또는 그들의 조합을 선택하기 위한 트랜지스터 선택부가 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된다.

Description

반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법.{test pattern of semiconductor device and test method using the same}
본 발명은 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법에 관한 것으로 특히, 도전패턴의 전기적 불량을 검사하기 위한 테스트 패턴 및 이를 이용한 테스트 방법에 관한 것이다.
반도체 소자가 정상적으로 동작하기 위하여는 이를 구성하는 각 구성요소간의 정렬(alignment), 격리(isolation) 또는 전기적 연결(electrical conne ction)이 각각의 요구조건을 충족시켜야 한다. 더욱이, 반도체 소자의 고집적화를 위하여 디자인룰의 감소 및 다층배선구조가 필요하게 됨에 따라 상술한 바와 같은 각 구성요소간의 정렬, 격리 또는 전기적 연결은 상기 반도체 소자의 수율에 직접적인 영향을 미치는 중요한 문제로 되고 있다. 그러므로, 반도체 소자의 제조공정 중의 여러 단계들에 있어서 또는 각 단계의 공정을 수행하기 전에 미리 각각의 구성요소가 설계된 대로 형성되고 작동되는지를 검사하기 위한 다양한 테스트가 수행된다.
반도체기판 상에 도전패턴을 형성한 경우에 상기 도전패턴의 특성을 평가하기 위한 다양한 테스트가 수행되며 그 중 하나로 상기 도전패턴의 전기적 불량 여부를 검사하게 된다. 예를들어, 반도체기판 상에 게이트 전극을 형성하기 위한 폴리실리콘 패턴을 형성하는 경우에 상기 폴리실리콘 패턴은 통상 화학기상증착법 (chemical vapor deposition)에 의하여 반도체기판 상에 폴리실리콘막을 형성한 후에 포토리소그래피 및 식각공정을 수행하여 형성된다. 그런데 이 과정에서 상기 폴리실리콘 내에 전기적 불량이 발생할 수 있으며 이러한 전기적 불량은 예를들어, 파티클과 같은 결함(defect)에 의한 단락(short) 또는 단선(open)일 수 있다.
상기 폴리실리콘 패턴등의 도전패턴에서 전기적 불량을 유발하는 결함을 검사하기 위하여 종래 주사전자현미경(in-line scanning electron micro scope)이 주로 사용되어 왔다. 그러나 상기 주사전자현미경에 의한 검사는 해상도 (resolu tion) 및 정확성(accuracy)의 측면에서 한계가 있다. 또한, 스캔방식을 사용하기 때문에 검사에 많은 시간이 소요되고 수율 저하에 직접적인 영향을 미치는 중요 결함들을 구별하기 어렵다. 따라서, 짧은 시간에 상기 도전패턴에서 발생한 전기적 불량에 대한 다양한 정보를 얻을 수 있는 테스트 패턴이 요구된다. 이와 관련하여 전기적인 방법으로 게이트 결함을 검출(detect)하기 위한 반도체 소자의 구조 및 이를 이용한 게이트 결함 검출방법이 미국특허공개공보 제2003-0102474호에 개시되어 있다. 또한, 도전패턴의 단락 또는 단선여부를 검사하고 상기 단락 또는 단선이 발생한 위치를 확인할 수 있는 반도체 소자의 테스트 구조 및 이를 이용한 평가방법이 미국특허 제5,877,631호에 개시되어 있다.
본 발명이 이루고자 하는 기술적 과제는 도전패턴의 전기적 불량에 대한 다양한 정보를 얻을 수 있는 테스트 패턴을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 테스트 패턴을 이용한 반도체 소자의 테스트 방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체 소자의 테스트 패턴을 제공한다. 상기 반도체 소자의 테스트 패턴은 반도체기판 상에 배치된 도전패턴을 구비한다. 소스 및 드레인 영역이 상기 도전패턴의 서로 다른 부분에 각각 전기적으로 연결되어 상기 도전패턴을 일정간격으로 구획하는 복수개의 트랜지스터를 구비한다. 또한, 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결되고 상기 복수개의 트랜지스터 중의 하나 또는 그들의 조합을 선택하기 위한 트랜지스터 선택부를 포함한다.
본 발명의 바람직한 실시예에 의하면 상기 도전 패턴은 반도체기판 상에 배치되되, 서로 평행하게 동일간격으로 이격된 복수개의 라인영역 및 상기 복수개의 라인영역을 지그재그 구조로 연결하는 연결영역을 포함한다. 또한, 상기 복수개의 트랜지스터는 상기 연결영역과 대응되도록 서로 이웃하는 상기 라인영역의 일단부를 전기적으로 스위칭시키되, 상기 서로 이웃하는 라인영역 중 하나의 일단부에 전기적으로 연결되는 소스영역 및 상기 서로 이웃하는 라인영역 중 나머지 하나의 일단부에 전기적으로 연결되는 드레인 영역을 갖는다.
또한, 본 발명의 바람직한 실시예들에 의하면 상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된 복수개의 선택패드를 포함할 수 있다. 또한, 상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된 디코더(decoder)와 상기 디코더에 입력신호를 전달하기 위한 디코더 패드를 포함할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 상기 반도체 소자의 테스트 패턴을 이용한 반도체 소자의 테스트 방법을 제공한다. 이 방법은 반도체기판 상에 배치된 도전패턴의 저항을 측정하여 상기 도전패턴의 전기적 불량의 발생여부 및 상기 전기적 불량의 종류를 확인한다. 이어서, 소스 및 드레인 영역이 상기 도전패턴의 서로 다른 부분에 각각 전기적으로 연결되어 상기 도전패턴을 일정간격으로 구획하는 복수개의 트랜지스터 중 하나 또는 그들의 조합을 선택하고 동작시키는 과정을 반복하여 상기 전기적 불량의 위치 및 상기 전기적 불량을 유발하는 결함의 크기를 확인한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 의한 반도체 소자의 테스트 패턴을 도시한 회로도이다. 본 발명의 바람직한 실시예에 있어서 상기 테스트 패턴은 게이트 패턴의 전기적 불량을 검사하기 위한 테스트 패턴이다.
도 1을 참조하면, 반도체기판 상에 도전 패턴(100)이 배치된다. 본 발명의 바람직한 실시예에 있어서 상기 도전 패턴(100)은 폴리실리콘 패턴인 것이 바람직하다. 상기 도전패턴(100)은 서로 평행하게 동일간격으로 이격된 복수개의 라인영역(100a) 및 상기 복수개의 라인영역(100a)을 지그재그 구조로 연결하는 연결영역 (100b)을 포함한다. 상기 도전패턴(100)의 일단부와 타단부는 입력 패드(IP1) 및 출력패드(OP1)와 각각 연결된다. 또한, 본 발명의 바람직한 실시예에 의하면 상기 도전패턴(100)을 따라 상기 입력패드(IP1)와 최초 연결되는 상기 연결영역(100b)과 전기적으로 연결된 추가 입력패드(additive input pad;IP2) 및 상기 도전패턴(100)을 따라 상기 출력패드(OP1)와 최초 연결되는 상기 연결영역(100b)과 전기적으로 연결된 추가 출력패드(additive output pad;OP2)를 더 포함할 수 있다. 상기 입력패드(IP1) 및 출력패드(OP1) 사이에 전압을 인가하여 상기 도전패턴(100)의 저항을 측정하게 된다. 상기 추가 입력패드(IP2) 및 추가 출력패드 (OP2)의 역할은 이하에서 상세히 설명될 것이다.
본 발명의 바람직한 실시예에 의하면 상기 지그재그 구조를 갖는 도전패턴 (100)을 복수개의 영역으로 구획하는 복수개의 트랜지스터(102)가 상기 도전패턴에 연결된다. 더욱 자세하게는 상기 복수개의 트랜지스터(102)는 상기 연결영역 (100b)과 대응되도록 서로 이웃하는 상기 라인영역(100a)의 일단부를 전기적으로 스위칭시킨다. 즉, 상기 복수개의 트랜지스터(102)의 각 소스 영역은 상기 서로 이웃하는 라인영역(100a) 중의 하나의 일단부에 전기적으로 연결되고, 상기 복수개의 트랜지스터(102)의 각 드레인 영역은 상기 서로 이웃하는 라인영역(100a) 중 나머지 하나의 일단부에 전기적으로 연결된다.
상기 복수개의 트랜지스터(102)의 각 게이트는 트랜지스터 선택부(TS)와 연결된다. 상기 트랜지스터 선택부(TS)는 상기 복수개의 트랜지스터(102) 중의 하나 또는 그들의 조합을 선택하여 선택된 트랜지스터들을 턴온시킨다. 상기 트랜지스터 선택부(TS)는 상기 복수개의 트랜지스터(102)의 각 게이트와 각각 전기적으로 연결된 복수개의 선택패드를 포함할 수 있다. 이 경우에 상기 트랜지스터 선택부 (TS)는 상기 복수개의 트랜지스터(102)와 같은 갯수의 선택 패드를 포함한다. 바람직하게는 상기 트랜지스터 선택부(TS)는 상기 복수개의 트랜지스터(102)의 각 게이트와 전기적으로 연결된 디코더 및 상기 디코더에 입력신호를 전달하기 위한 디코더 패드를 포함할 수 있다.
도 2는 상기 도 1에 도시된 도전패턴(100) 및 복수개의 트랜지스터(102)를 더욱 구체적으로 설명하기 위하여 도시한 도 1의 P영역에 대한 레이아웃도이다.
도 2를 참조하면, 상술한 바와 같이 상기 도전패턴(100)은 지그재그 구조를 갖는다. 이때 상기 도전패턴(100)은 반도체기판 상에 배치될 수 있으며 상기 반도체기판의 전면 상에는 상기 도전패턴(100)이 배치되기 전에 예를들어 실리콘 산화막과 같은 절연막이 형성되어 있는 것이 바람직하다. 상기 도전패턴(100)은 상술한 바와 같이 폴리실리콘 패턴인 것이 바람직하며 서로 평행하게 동일간격으로 이격된 복수개의 라인영역(100a) 및 상기 복수개의 라인영역(100a)을 지그재그 구조로 연결하는 연결영역(100b)을 포함한다. 이때, 상기 도전패턴(100)을 구성하는 상기 복수개의 라인영역(100a)은 동일한 폭(W)을 갖는 것이 바람직하며 상기 복수개의 라인영역(100a)에 의하여 한정된 스페이스 영역(104) 또한 동일한 폭(S)을 갖는 것이 바람직하다. 상술한 바와 같이 상기 복수개의 트랜지스터(102)의 각 소스영역 및 드레인 영역은 서로 이웃하는 라인영역(100a)의 일단부에 각각 전기적으로 연결된다. 상기 복수개의 트랜지스터(102)의 각 소스 영역 및 드레인 영역을 상기 라인영역(100a)의 일단부에 각각 연결시키는 것은 당업자에 의하여 다양하게 변형실시 될 수 있다.
이하 도 1을 참조하여 본 발명의 바람직한 실시예에 의한 반도체 소자의 테스트 방법에 대하여 설명한다.
본 발명의 바람직한 실시예에 있어서 상기 전기적 불량은 단선 또는 단락을 의미한다. 또한, 본 발명의 바람직한 실시예에서 상기 단선 및 단락은 테스트하고자 하는 도전패턴 중의 어느 한 영역에만 발생하는 것으로 가정한다.
먼저, 상기 도전패턴(100)에 전기적 불량이 발생하였는지의 여부와 상기 전기적 불량의 종류를 확인하는 방법은 다음과 같다. 일반적으로 도선의 저항은 아래의 식에 의하여 계산될 수 있다.
(R: 선저항, ρ: 고유저항, A : 도선의 단면적, L:도선의 길이)
상술한 바와 같이 본 발명의 바람직한 실시예에서 상기 도전패턴(100)은 폴리실리콘 패턴이다. 수학식 1로 부터 상기 폴리실리콘 패턴에 전기적 불량이 없는 경우의 저항값을 계산할 수 있다. 이하, 특허청구범위를 포함한 본 명세서에서 전기적 불량이 없는 경우에 도전패턴이 갖는 저항을 고유 선저항이라 할 것이다.
상기 입력패드(IP1)와 출력패드(IP2) 사이에 전압을 인가하여 상기 도전패턴 (100)의 저항을 측정한다. 측정된 저항이 상기 고유 선저항 보다 큰 값을 갖는 경우, 즉 무한대의 저항값을 갖는 경우 상기 도전패턴(100)의 소정영역이 단선된 것으로 판단될 수 있다. 또한, 측정된 저항이 상기 고유 선저항 보다 작은 값을 갖는 경우 상기 도전패턴(100)을 구성하는 상기 복수개의 라인영역(100a) 중 서로 이웃하는 적어도 두개의 라인영역이 서로 단락된 것으로 판단될 수 있다.
이하, 상기 도전패턴(100) 중의 소정영역이 단선된 경우 그 위치 및 상기 단선을 유발하는 결함의 크기를 확인하는 방법에 대하여 설명한다. 상술한 바와 같이 상기 도전패턴(100)의 저항을 측정하여 상기 도전패턴(100)이 단선된 것을 확인한 경우에 상기 복수개의 트랜지스터(102)를 작동시켜 단선이 발생한 위치를 확인한다. 본 발명의 바람직한 실시예에 있어서 상기 단선이 발생한 위치는 상기 복수개의 트랜지스터(102)에 의하여 구획된 라인영역을 단위로 하여 확인될 수 있다. 또한, 상기 단선은 상기 복수개의 라인영역(100a) 중의 하나 또는 상기 복수개의 라인영역(100a) 중 이웃하는 적어도 두개의 라인영역에 동시에 발생한 것으로 확인될 수 있다. 상기 단선이 발생한 위치를 확인하는 과정은 다음과 같다. 먼저, 상기 입력패드(IP1)와 출력패드(IP2) 사이에 전압을 인가한다. 이 후, 상기 트랜지스터 선택부(TS)를 통하여 상기 복수개의 트랜지스터(102) 중의 하나 또는 그들의 조합을 선택하여 턴온시키고 상기 도전패턴에 전류가 흐르는지의 여부를 확인하는 과정을 반복함으로써 상기 단선이 발생한 라인영역을 확인한다.
예를들어, 도 1에 있어서 상기 입력패드(IP1)로 부터 최초 연결되는 트랜지스터(T1)를 턴온시키고 나머지 다른 트랜지스터는 턴오프시킨 상태에서 상기 도전패턴에 전류가 흐르는지의 여부를 확인하다. 같은 방법으로 나머지 트랜지스터 (T2, T3, T4, T5 및 T6) 중의 하나를 턴온시키고 나머지는 턴오프 시킨 상태에서 상기 도전패턴(100)에 전류가 흐르는지의 여부를 확인한다. 이후, 상기 각 트랜지스터를 턴온시킨 경우의 결과를 조합하여 단선이 발생한 라인영역을 확인할 수 있다. 그 결과는 아래의 표 1과 같다. 표 1에서 기호 '○'는 상기 도전패턴(100)에 전류가 흐른 경우이고 기호 '×'는 상기 도전패턴(100)에서 전류의 흐름이 측정되지 않은 경우이다. 또한 용이한 설명을 위하여 상기 트랜지스터들(T1,T2, T3, T4, T5 및 T6)에 의하여 구획된 상기 라인영역들을 각각 A, B, C, D, E, F 및 G로 표시한다.
T1 턴온 T2 턴온 T3 턴온 T4 턴온 T5 턴온 T6 턴온
A 단선 ○ × × × × ×
B 단선 ○ ○ × × × ×
C 단선 × ○ ○ × × ×
D 단선 × × ○ ○ × ×
E 단선 × × × ○ ○ ×
F 단선 × × × × ○ ○
G 단선 × × × × × ○
A 및 B 단선 ○ × × × × ×
B 및 C 단선 × ○ × × × ×
C 및 D 단선 × × ○ × × ×
D 및 E 단선 × × × ○ × ×
E 및 F 단선 × × × × ○ ×
F 및 G 단선 × × × × × ○
즉, 특정 라인영역의 양단부에 연결된 두개의 트랜지스터 중의 하나를 턴온시킨 경우에만 전류의 흐름이 측정되고 나머지 트랜지스터들 중의 하나를 턴온시킨 경우에는 모두 전류의 흐름이 측정되지 않는 경우에 상기 특정 라인영역이 단선된 것으로 확인될 수 있다. 예를 들어, 트랜지스터 T2 또는 T3의 트랜지스터를 턴온시킨 경우에만 전류의 흐름이 측정되고 나머지 트랜지스터들(T1, T4, T5 및 T6) 중의 하나를 턴온시킨 경우에는 전류의 흐름이 측정되지 않는다면 상기 복수개의 라인영역(100a) 중 C 영역이 단선된 것으로 확인 될 수 있다. 또한, 상기 트랜지스터들(T1,T2, T3, T4, T5 및 T6) 중 하나의 트랜지스터를 턴온시킨 경우에만 전류의 흐름이 측정되고 전류의 흐름이 측정된 트랜지스터 이외에 나머지 트랜지스터들 중의 하나를 턴온시킨 경우에는 모두 전류의 흐름이 측정되지 않는다면 상기 전류의 흐름이 측정된 트랜지스터와 연결된 두개의 라인영역이 동시에 단락된 것으로 확인될 수 있다. 예를들어, 트랜지스터 T3만 턴온시킨 경우에는 전류의 흐름이 측정되고 나머지 트랜지스터들(T1,T2, T4, T5 및 T6) 중의 선택된 하나만 턴온시킨 경우에는 모두 전류의 흐름이 측정되지 않는다면 상기 트랜지스터 T3와 연결된 두개의 라인영역 C 및 D가 동시에 단락된 것으로 확인될 수 있다.
한편, 표 1에 나타난 바와 같이 라인영역'A'가 단선된 경우와 라인영역 'A' 및 'B'가 동시에 단선된 경우에는 같은 결과가 나타난다. 즉, 트랜지스터 'T1'을 동작시킨 경우에만 상기 도전패턴(100)에 전류의 흐름이 측정되고 나머지 트랜지스터들(T2, T3, T4, T5 및 T6) 중의 하나를 턴온시킨 경우에는 모두 전류의 흐름이 측정되지 않는 경우 라인영역 'A'만 단선된 것인지 라인영역 'A' 및 'B'가 동시에 단선된 것인지 구분 되지 않을 수 있다. 이 경우에는 추가입력 패드(IP2) 및 출력패드(OP1) 사이에 전압을 인가하여 상기 도전패턴(100)에 전류의 흐름이 측정되면 라인영역 'A'만 단선된 것이고 그 반대의 경우에는 라인영역 'A' 및 'B'가 동시에 단선된 것으로 확인될 수 있다. 마찬가지로 입력패드(IP1) 및 추가 출력패드(OP2) 에 전압을 인가하여 상기 도전패턴(100)에 전류가 흐르는지의 여부를 측정함으로써 라인영역 'G'만 단선된 경우와 라인영역 'F' 및 'G'가 동시에 단선된 경우를 구분할 수 있다.
그 밖에 이웃하는 세개이상의 라인영역이 동시에 단선된 경우에는 상기 연결영역(100b) 양단에 연결된 두개의 트랜지스터를 동시에 턴온시키고 나머지 트랜지스터들은 턴오프시킨 후 상기 도전패턴(100)에 전류가 흐르는지의 여부를 측정하는 과정을 더 반복함으로써 단선된 위치를 확인할 수 있다.
도 3은 본 발명의 바람직한 실시예에 있어서 단선을 유발하는 결함의 크기를 평가하는 방법을 설명하기 위하여 도 2의 도전패턴 영역을 간략히 도시한 평면도이다.
도 3을 참조하면, 상술한 방법에 의하여 상기 복수개의 라인영역(100a) 중 단선된 라인영역의 갯수가 확인되면 상기 단선을 유발하는 결함의 크기를 평가할 수 있다. 이때 상술한 바와 같이 단선을 유발하는 결함은 상기 도전패턴(100) 내에 하나만 존재하는 것으로 가정된다. 상기 도전패턴(100)을 구성하는 복수개의 라인영역(100a) 중 하나의 라인영역만 단선된 경우에 상기 단선을 유발하는 결함 (D1)의 크기는 도 3에 나타낸 바와 같이 상기 라인영역의 폭(W) 보다 크거나 갖고 상기 라인영역의 폭(W)과 상기 라인영역 양옆의 스페이스 영역(104)의 폭(2S) 보다 작거나 같은 크기를 갖는 것으로 근사된다. 또한, 상기 도전패턴(100)을 구성하는 복수개의 라인영역(100a) 중 서로 이웃하는 두개의 라인영역이 동시에 단선된 경우에 상기 단선을 유발하는 결함(D2)의 크기는 도 3에 나타낸 바와 같이 상기 단선된 라인영역들의 폭(2W) 및 단선된 라인영역 사이에 개재된 스페이스 영역(104)의 폭(S) 보다 크거나 갖고 상기 단선된 라인영역들의 폭(2W) 및 상기 라인영역들의 사이 및 양옆의 스페이스 영역(104)의 폭(3S) 보다 작거나 같은 크기를 갖는 것으로 근사될 수 있다. 이를 일반화하면 상기 도전패턴(100)에서 단선을 유발하는 결함의 크기는 아래의 식으로 표시될 수 있다.
nW+(n-1)S≤Do≤nW+(n+1)S
(Do:단선을 유발하는 결함의 크기, W:라인영역의 폭, S:스페이스 영역의 폭, n:단선이 발생한 라인영역의 갯수)
이하, 상기 도전패턴(100) 중의 소정영역이 단락된 경우 상기 단락을 유발하는 결함의 크기를 평가하는 방법에 대하여 설명한다.
도 4는 본 발명의 바람직한 실시예에 있어서 단락을 유발하는 결함의 크기를 평가하는 방법을 설명하기 위하여 도 2의 도전패턴 영역을 간략히 도시한 평면도이다.
도 4를 참조하면, 상기 복수개의 라인영역(100a) 중 서로 단락된 라인영역의 갯수가 확인되면 상기 단선을 유발하는 결함의 크기를 평가할 수 있다. 이때, 단락을 발하는 결함은 상기 도전패턴 (100)내에 하나만 존재하는 것으로 가정된다. 상술한 바와 같이 상기 도전패턴(100)의 저항이 상기 고유 선저항 보다 작은 값을 갖는 경우 상기 도전패턴(100)을 구성하는 상기 복수개의 라인영역(100a) 중 서로 이웃하는 적어도 두개의 라인영역이 서로 단락된 것으로 판단될 수 있다. 상기 복수개의 라인영역(100a) 중 서로 단락된 라인영역의 갯수가 많을 수록 측정된 저항값은 더욱 작아지게 되며 이러한 저항값의 차이를 분석하여 서로 단락된 라인영역의 갯수를 확인할 수 있다. n개의 라인영역이 서로 단락된 경우에 상기 단락을 유발하는 결함의 크기는 아래의 식으로 표시될 수 있다.
(n-2)W+(n-1)S≤Ds< nW+(n+1)S
(Ds:단락을 유발하는 결함의 크기, W:라인영역의 폭, S:스페이스 영역의 폭, n:단락이 발생한 라인영역의 갯수)
즉, 만약 상기 복수개의 라인영역(100a) 중 두개의 라인영역이 서로 단락된 경우에 상기 단락을 유발하는 결함(D3)의 크기는 서로 단락된 라인영역 사이에 개재된 스페이스 영역(104)의 폭(S) 보다 크거나 갖고 서로 단락된 라인영역의 폭 (2W) 및 서로 단락된 라인영역 사이 및 양옆에 개재된 스페이스 영역(104)의 폭 (3S) 보다 작은 크기를 갖는것으로 근사될 수 있다.
상술한 바와 같이 본 발명에 의하면 반도체 소자의 테스트 패턴에 있어서 도전패턴의 전기적 불량의 발생 여부, 상기 전기적 불량의 종류, 상기 전기적 불량이 발생한 위치 및 상기 전기적 불량을 유발하는 결함의 크기를 확인할 수 있게 된다.
도 1은 본 발명의 바람직한 실시예에 의한 반도체 소자의 테스트 패턴을 도시한 회로도이다.
도 2는 도 1의 P영역에 대한 레이아웃도이다.
도 3은 본 발명의 바람직한 실시예에 있어서 단선을 유발하는 결함의 크기를 평가하는 방법을 설명하기 위하여 도 2의 도전패턴 영역을 간략히 도시한 평면도이다.
도 4는 본 발명의 바람직한 실시예에 있어서 단락을 유발하는 결함의 크기를 평가하는 방법을 설명하기 위하여 도 2의 도전패턴 영역을 간략히 도시한 평면도이다.

Claims (20)

  1. 반도체기판 상에 배치된 도전 패턴;
    소스 및 드레인 영역이 상기 도전패턴의 서로 다른 부분에 각각 전기적으로 연결되어 상기 도전패턴을 일정간격으로 구획하는 복수개의 트랜지스터;
    상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결되고 상기 복수개의 트랜지스터 중의 하나 또는 그들의 조합을 선택하기 위한 트랜지스터 선택부를 포함하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 도전 패턴은 폴리 실리콘 패턴인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서,
    상기 도전패턴의 일단부에 연결된 입력패드 및 상기 도전패턴의 타단부에 연결된 출력패드를 더 포함하는 반도체 소자의 테스트 패턴.
  4. 제 1 항에 있어서,
    상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된 복수개의 선택 패드를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  5. 제 1 항에 있어서,
    상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된 디코더 및 상기 디코더에 입력신호를 전달하기 위한 디코더 패드를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  6. 반도체기판 상에 배치되되, 서로 평행하게 동일간격으로 이격된 복수개의 라인영역 및 상기 복수개의 라인영역을 지그재그 구조로 연결하는 연결영역을 포함하는 도전패턴;
    상기 연결영역과 대응되도록 서로 이웃하는 상기 라인영역의 일단부를 전기적으로 스위칭시키되, 상기 서로 이웃하는 라인영역 중 하나의 일단부에 전기적으로 연결되는 소스영역 및 상기 서로 이웃하는 라인영역 중 나머지 하나의 일단부에 전기적으로 연결되는 드레인 영역을 갖는 복수개의 트랜지스터;
    상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결되고 상기 복수개의 트랜지스터 중의 하나 또는 그들의 조합을 선택하기 위한 트랜지스터 선택부를 포함하는 반도체 소자의 테스트 패턴.
  7. 제 6 항에 있어서,
    상기 도전패턴은 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  8. 제 6 항에 있어서,
    상기 도전패턴의 일단부에 연결된 입력패드 및 상기 도전패턴의 타단부에 연결된 출력패드를 더 포함하는 반도체 소자의 테스트 패턴.
  9. 제 8 항에 있어서,
    상기 도전패턴을 따라 상기 입력패드와 최초 연결되는 상기 연결영역과 전기적으로 연결된 추가 입력패드 및 상기 도전패턴을 따라 상기 출력패드와 최초연결되는 상기 연결영역과 전기적으로 연결된 추가 출력패드를 더 포함하는 반도체 소자의 테스트 패턴.
  10. 제 6 항에 있어서,
    상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 각각 전기적으로 연결된 복수개의 선택패드를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  11. 제 6 항에 있어서,
    상기 트랜지스터 선택부는 상기 복수개의 트랜지스터의 각 게이트와 전기적으로 연결된 디코더 및 상기 디코더에 입력신호를 전달하기 위한 디코더 패드를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  12. 반도체기판 상에 배치된 도전패턴의 저항을 측정하여 상기 도전패턴의 전기적 불량의 발생여부 및 상기 전기적 불량의 종류를 확인하고,
    소스 및 드레인 영역이 상기 도전패턴의 서로 다른 부분에 각각 전기적으로 연결되어 상기 도전패턴을 일정간격으로 구획하는 복수개의 트랜지스터 중 하나 또는 그들의 조합을 선택하여 턴온시키고 상기 도전패턴에서의 전류의 흐름을 측정하는 과정을 반복하여 상기 전기적 불량이 발생한 위치 및 상기 전기적 불량을 유발하는 결함의 크기를 확인하는 반도체 소자의 테스트 방법.
  13. 제 12 항에 있어서,
    상기 도전패턴은 반도체기판 상에 배치되되, 서로 평행하게 동일간격으로 이격된 복수개의 라인영역 및 상기 복수개의 라인영역을 지그재그 구조로 연결하는 연결영역을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  14. 제 13 항에 있어서,
    상기 복수개의 트랜지스터는 각각 상기 연결영역과 대응되도록 서로 이웃하는 상기 라인영역의 일단부를 전기적으로 스위칭시키되, 상기 서로 이웃하는 라인영역 중 하나의 일단부에 전기적으로 연결되는 소스영역 및 상기 서로 이웃하는 라인영역 중 나머지 하나의 일단부에 전기적으로 연결되는 드레인 영역을 갖는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 도전패턴은 폴리실리콘 패턴인 것을 특징으로 하는 반도체 소자의 테스트 방법.
  16. 제 14 항에 있어서,
    상기 도전패턴의 저항이 상기 도전패턴의 고유 선저항 보다 큰 경우 상기 도전패턴은 단선된 것으로 판단하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  17. 제 16 항에 있어서,
    상기 단선이 발생한 위치는 상기 라인영역을 단위로 하여 확인되되, 상기 단선은 상기 복수개의 라인영역 중의 하나 또는 상기 복수개의 라인영역중 이웃하는 적어도 두개의 라인영역에 동시에 발생한 것으로 확인되는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  18. 제 16 항에 있어서,
    상기 단선을 유발하는 결함의 크기는 nW+(n-1)S≤DO≤nW+(n+1)S(D1:단선을 유발하는 결함의 크기, W:라인영역의 폭, S:스페이스 영역의 폭, n:단선이 발생한 라인영역의 갯수)로 표시되는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  19. 제 14 항에 있어서,
    상기 도전패턴의 저항이 상기 도전패턴의 고유 선저항 보다 작은 경우 상기 도전패턴은 단락된 것으로 판단하는 것을 특징으로 하는 반도체 소자의 테스트 방법.
  20. 제 19 항에 있어서,
    상기 단락을 유발하는 결함의 크기는 (n-2)W+(n-1)S≤DS< nW+(n+1)S(D1:단락을 유발하는 결함의 크기, W:라인영역의 폭, S:스페이스 영역의 폭, n:서로 단락된 라인영역의 갯수)로 표시되는 것을 특징으로 하는 반도체 소자의 테스트 방법.
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