JP2758103B2 - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
- Publication number
- JP2758103B2 JP2758103B2 JP8728392A JP8728392A JP2758103B2 JP 2758103 B2 JP2758103 B2 JP 2758103B2 JP 8728392 A JP8728392 A JP 8728392A JP 8728392 A JP8728392 A JP 8728392A JP 2758103 B2 JP2758103 B2 JP 2758103B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- signal
- external
- line
- data signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S345/00—Computer graphics processing and selective visual display systems
- Y10S345/904—Display with fail/safe testing feature
Landscapes
- Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に用い
られ、駆動回路が一体的に形成されたアクティブマトリ
クス基板及びその製造方法に関する。
られ、駆動回路が一体的に形成されたアクティブマトリ
クス基板及びその製造方法に関する。
【０００２】
【従来の技術】上述した液晶表示装置は、対向配設した
アクティブマトリクス基板と対向基板との間に液晶を挟
んで構成される。アクティブマトリクス基板として、従
来、図９に示すように、駆動回路を内蔵する構成のもの
が知られている。このアクティブマトリクス基板は、ベ
ースとなる基板上に縦横に交差して走査信号線としての
ゲートバスライン１０１とデータ信号線としてのソース
バスライン１０２とが多数形成され、ゲートバスライン
１０１とソースバスライン１０２との交差部に、それぞ
れ絵素容量１０３と、スイッチング素子である絵素トラ
ンジスタ１０４とがマトリクス状に配置されている。
アクティブマトリクス基板と対向基板との間に液晶を挟
んで構成される。アクティブマトリクス基板として、従
来、図９に示すように、駆動回路を内蔵する構成のもの
が知られている。このアクティブマトリクス基板は、ベ
ースとなる基板上に縦横に交差して走査信号線としての
ゲートバスライン１０１とデータ信号線としてのソース
バスライン１０２とが多数形成され、ゲートバスライン
１０１とソースバスライン１０２との交差部に、それぞ
れ絵素容量１０３と、スイッチング素子である絵素トラ
ンジスタ１０４とがマトリクス状に配置されている。
【０００３】各ゲートバスライン１０１は、それぞれゲ
ート駆動回路１０５によって駆動され、１つのゲートバ
スライン１０１に接続された１行分の絵素トランジスタ
１０４のＯＮ／ＯＦＦ制御を、各ゲートバスライン１０
１毎に行う。上記ゲート駆動回路１０５は、同一基板上
に形成されたシフトレジスタによって構成され、外部電
源によって駆動されると共に、同じく外部から与えられ
るスタート信号及びクロック信号等によって制御され
る。
ート駆動回路１０５によって駆動され、１つのゲートバ
スライン１０１に接続された１行分の絵素トランジスタ
１０４のＯＮ／ＯＦＦ制御を、各ゲートバスライン１０
１毎に行う。上記ゲート駆動回路１０５は、同一基板上
に形成されたシフトレジスタによって構成され、外部電
源によって駆動されると共に、同じく外部から与えられ
るスタート信号及びクロック信号等によって制御され
る。
【０００４】上述のソースバスライン１０２には、ソー
ス駆動回路１０６によってＯＮ／ＯＦＦを制御されるア
ナログスイッチ１０７を介して、３本の外部信号線１０
８のいずれか１本に接続されている。また、１つのソー
スバスライン１０２には１列分の絵素トランジスタ１０
４が接続され、この絵素トランジスタ１０４を介して対
応する前記絵素容量１０３に接続されている。更に、各
ソースバスライン１０２にはそれぞれ付加容量１０９が
接続されている。付加容量１０９の片方の電極と前記絵
素容量１０３の２つの電極のうちトランジスタ１０４に
接続されていない方の電極とは、配線１１０に接続さ
れ、同一の基準電位となる。
ス駆動回路１０６によってＯＮ／ＯＦＦを制御されるア
ナログスイッチ１０７を介して、３本の外部信号線１０
８のいずれか１本に接続されている。また、１つのソー
スバスライン１０２には１列分の絵素トランジスタ１０
４が接続され、この絵素トランジスタ１０４を介して対
応する前記絵素容量１０３に接続されている。更に、各
ソースバスライン１０２にはそれぞれ付加容量１０９が
接続されている。付加容量１０９の片方の電極と前記絵
素容量１０３の２つの電極のうちトランジスタ１０４に
接続されていない方の電極とは、配線１１０に接続さ
れ、同一の基準電位となる。
【０００５】上記ソース駆動回路１０６は、同一基板上
に形成されたシフトレジスタによって構成され、外部電
源によって駆動されると共に、同じく外部から与えられ
るスタート信号及びクロック信号等によって制御され
る。上述の３本の外部信号線１０８は、液晶表示装置を
構成した場合には外部端子１２０を介してそれぞれＲＧ
Ｂの各３原色の映像信号を入力する信号線である。な
お、外部信号線１０８には寄生容量１１１が発生する。
に形成されたシフトレジスタによって構成され、外部電
源によって駆動されると共に、同じく外部から与えられ
るスタート信号及びクロック信号等によって制御され
る。上述の３本の外部信号線１０８は、液晶表示装置を
構成した場合には外部端子１２０を介してそれぞれＲＧ
Ｂの各３原色の映像信号を入力する信号線である。な
お、外部信号線１０８には寄生容量１１１が発生する。
【０００６】上記構成のアクティブマトリクス基板の動
作は、まずゲート駆動回路１０５が各ゲートバスライン
１０１に順にＯＮ信号を出力し、このＯＮ信号が出力さ
れたゲートバスライン１０１の行のすべての絵素トラン
ジスタ１０４をオンとする。また、１つのゲートバスラ
イン１０１にＯＮ信号が出力されている間に、ソース駆
動回路１０６が各アナログスイッチ１０７に順にＯＮ信
号を出力する。すると、ＯＮとなったアナログスイッチ
１０７に接続されたソースバスライン１０２が対応する
外部信号線１０８に接続され、このソースバスライン１
０２を介してＯＮとなった絵素トランジスタ１０４に接
続された絵素容量１０３に信号が書き込まれる。
作は、まずゲート駆動回路１０５が各ゲートバスライン
１０１に順にＯＮ信号を出力し、このＯＮ信号が出力さ
れたゲートバスライン１０１の行のすべての絵素トラン
ジスタ１０４をオンとする。また、１つのゲートバスラ
イン１０１にＯＮ信号が出力されている間に、ソース駆
動回路１０６が各アナログスイッチ１０７に順にＯＮ信
号を出力する。すると、ＯＮとなったアナログスイッチ
１０７に接続されたソースバスライン１０２が対応する
外部信号線１０８に接続され、このソースバスライン１
０２を介してＯＮとなった絵素トランジスタ１０４に接
続された絵素容量１０３に信号が書き込まれる。
【０００７】絵素容量１０３に書き込まれた信号は、ゲ
ート駆動回路１０５が他の行のゲートバスライン１０１
にＯＮ信号を出力している間は、絵素トランジスタ１０
４がＯＦＦとなることにより保持される。このようにし
て、ゲート駆動回路１０５は全ての行のゲートバスライ
ン１０１を対象としてＯＮ信号を出力する。かかる制御
が終了すると、再び最初の行から順にＯＮ信号を出力し
て、以降この動作を繰り返す。
ート駆動回路１０５が他の行のゲートバスライン１０１
にＯＮ信号を出力している間は、絵素トランジスタ１０
４がＯＦＦとなることにより保持される。このようにし
て、ゲート駆動回路１０５は全ての行のゲートバスライ
ン１０１を対象としてＯＮ信号を出力する。かかる制御
が終了すると、再び最初の行から順にＯＮ信号を出力し
て、以降この動作を繰り返す。
【０００８】ところで、液晶の透過率は、上述した動作
の１周期間における印加電圧の実行値に依存する。従っ
て、液晶表示装置の表示品質を向上させるには、各絵素
容量１０３に信号を十分に書き込むと共に、この絵素容
量１０３の電荷が保持されるようにリーク電流をできる
だけ低減する必要がある。
の１周期間における印加電圧の実行値に依存する。従っ
て、液晶表示装置の表示品質を向上させるには、各絵素
容量１０３に信号を十分に書き込むと共に、この絵素容
量１０３の電荷が保持されるようにリーク電流をできる
だけ低減する必要がある。
【０００９】このような液晶表示装置における各絵素の
動作を、液晶表示装置として組み立てる前にアクティブ
マトリクス基板の状態で電気的に検査する技術は、検査
後における分解や再度の組立を不要にして組立工程にお
ける無駄を省くこと、欠陥修正を比較的容易に行える等
を可能にでき、これにより歩留りの向上や低コスト化に
効果的である。
動作を、液晶表示装置として組み立てる前にアクティブ
マトリクス基板の状態で電気的に検査する技術は、検査
後における分解や再度の組立を不要にして組立工程にお
ける無駄を省くこと、欠陥修正を比較的容易に行える等
を可能にでき、これにより歩留りの向上や低コスト化に
効果的である。
【００１０】かかる検査方法としては、例えば以下のよ
うに行われる。図１０は、上記アクティブマトリクス基
板における１つの絵素容量１０３についての書き込み読
み出し経路の等価回路を示す。用いる検査装置として
は、アクティブマトリクス基板の外部信号端子１２０に
検査信号を入力するスイッチ１１６と、これとは別に設
けたスイッチ１１２を介して外部信号端子１２０に接続
されたバッファ１１３と、バッファ１１３からの出力信
号が与えられるＡ／Ｄ変換器１１４と、Ａ／Ｄ変換器１
１４からの出力信号が与えられるコンピュータ１１５と
を備える。
うに行われる。図１０は、上記アクティブマトリクス基
板における１つの絵素容量１０３についての書き込み読
み出し経路の等価回路を示す。用いる検査装置として
は、アクティブマトリクス基板の外部信号端子１２０に
検査信号を入力するスイッチ１１６と、これとは別に設
けたスイッチ１１２を介して外部信号端子１２０に接続
されたバッファ１１３と、バッファ１１３からの出力信
号が与えられるＡ／Ｄ変換器１１４と、Ａ／Ｄ変換器１
１４からの出力信号が与えられるコンピュータ１１５と
を備える。
【００１１】この検査装置による検査は、まずスイッチ
１１６を閉じて外部信号端子１２０に検査信号である或
る一定の電位を与え、その状態で図示しないゲート、ソ
ース両駆動回路を動作させると、順次各絵素容量１０３
に信号が書き込まれる。一定時間信号を保持させた後、
スイッチ１１２を閉じてゲート、ソース両駆動回路を再
び動作させることによって、一旦絵素容量１０３に書き
込まれた電荷が外部信号端子１２０を通じて順次読み出
され、バッファ１１３で増幅されて最後にコンピュータ
１１５に取り込まれる。このとき、絵素容量１０３への
信号の書き込み動作、保持動作のうちの少なくとも一方
に異常がある場合には、書き込んだ信号が読み出されな
いために欠陥として判定することができる。また信号は
時系列的に読み出されるために、そのタイミングより欠
陥の存在する場所の特定も可能となる。このような検査
方法は、例えば特公平１−３６１１８号、特開昭６４−
９３７５号等に提案されている。
１１６を閉じて外部信号端子１２０に検査信号である或
る一定の電位を与え、その状態で図示しないゲート、ソ
ース両駆動回路を動作させると、順次各絵素容量１０３
に信号が書き込まれる。一定時間信号を保持させた後、
スイッチ１１２を閉じてゲート、ソース両駆動回路を再
び動作させることによって、一旦絵素容量１０３に書き
込まれた電荷が外部信号端子１２０を通じて順次読み出
され、バッファ１１３で増幅されて最後にコンピュータ
１１５に取り込まれる。このとき、絵素容量１０３への
信号の書き込み動作、保持動作のうちの少なくとも一方
に異常がある場合には、書き込んだ信号が読み出されな
いために欠陥として判定することができる。また信号は
時系列的に読み出されるために、そのタイミングより欠
陥の存在する場所の特定も可能となる。このような検査
方法は、例えば特公平１−３６１１８号、特開昭６４−
９３７５号等に提案されている。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリクス基板においては、図１０に示す絵
素容量１０３がソースバスライン１０２の付加容量１０
９や信号線１０８の寄生容量１１１に比べて小さいた
め、読み出される信号が小さくなって測定が難しいとい
う問題がある。例えば、絵素容量１０３が０．２ｐＦ、
付加容量１０９が５ｐＦ、寄生容量１１１が１５ｐＦと
すると、検査信号として５Ｖを絵素容量１０３に書き込
んだ場合、端子１２０に読み出される電位の変化は１絵
素当たり５０ｍＶとなり、非常に微弱であるためであ
る。
アクティブマトリクス基板においては、図１０に示す絵
素容量１０３がソースバスライン１０２の付加容量１０
９や信号線１０８の寄生容量１１１に比べて小さいた
め、読み出される信号が小さくなって測定が難しいとい
う問題がある。例えば、絵素容量１０３が０．２ｐＦ、
付加容量１０９が５ｐＦ、寄生容量１１１が１５ｐＦと
すると、検査信号として５Ｖを絵素容量１０３に書き込
んだ場合、端子１２０に読み出される電位の変化は１絵
素当たり５０ｍＶとなり、非常に微弱であるためであ
る。
【００１３】また、絵素容量１０３に書き込まれる電荷
の絶対値が小さいためにノイズの影響を受けやすく、十
分なＳＮ比を確保することも困難であった。
の絶対値が小さいためにノイズの影響を受けやすく、十
分なＳＮ比を確保することも困難であった。
【００１４】加えて、スイッチ１１２、１１６を外部回
路で作成しているので、スイッチ自身の入力容量が絵素
容量１０３に比べて大きく、信号レベルが更に低下して
しまうこと、スイッチのオン・オフ動作に伴う外部信号
線１０８の電位の変動が大きいこと、などの問題があ
る。
路で作成しているので、スイッチ自身の入力容量が絵素
容量１０３に比べて大きく、信号レベルが更に低下して
しまうこと、スイッチのオン・オフ動作に伴う外部信号
線１０８の電位の変動が大きいこと、などの問題があ
る。
【００１５】更に、前述のような電気的な検査を施した
後にラビング等の配向処理を行うと、その処理によって
生ずる静電気の影響によって絵素トランジスタが破壊さ
れて不良が増加するという問題があった。
後にラビング等の配向処理を行うと、その処理によって
生ずる静電気の影響によって絵素トランジスタが破壊さ
れて不良が増加するという問題があった。
【００１６】本発明は、かかる課題を解決すべくなされ
たものであり、ノイズの影響を受けにくくＳＮ比の大き
な測定が可能であり、またスイッチのオン・オフ動作に
伴う外部信号線の電位の変動を小さくできるアクティブ
マトリクス基板を提供すると共に、電気的な検査を施し
た後にラビング等の配向処理を行ってもスイッチング素
子が破壊されることがないようにできるアクティブマト
リクス基板の製造方法を提供することを目的とする。
たものであり、ノイズの影響を受けにくくＳＮ比の大き
な測定が可能であり、またスイッチのオン・オフ動作に
伴う外部信号線の電位の変動を小さくできるアクティブ
マトリクス基板を提供すると共に、電気的な検査を施し
た後にラビング等の配向処理を行ってもスイッチング素
子が破壊されることがないようにできるアクティブマト
リクス基板の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、縦横に交差して形成された複数の走査信
号線及びデータ信号線と、該走査信号線及びデータ信号
線の各交差部にそれぞれスイッチング素子を介して接続
された絵素電極と、各走査信号線が接続され、各走査信
号線にオン・オフ信号を供給する第１の駆動回路と、各
データ信号線が接続され、各データ信号線にオン・オフ
信号を供給する第２の駆動回路と、各データ信号線が接
続され、各データ信号線に映像信号を供給する外部信号
線と、該外部信号線の両端に設けた外部端子と、該外部
信号線のデータ信号線との接続部よりも端部側であっ
て、一方の外部端子寄りの位置に設けられた検査信号入
力用スイッチと、該外部信号線のデータ信号線との接続
部よりも端部側であって、該検査信号入力用スイッチよ
りも該接続部寄りの位置から分岐され、端に外部端子が
設けられた分岐線と、該分岐線に設けられた検査信号出
力用スイッチおよびバッファ回路と、を備えており、そ
のことにより上記目的を達成することができる。
リクス基板は、縦横に交差して形成された複数の走査信
号線及びデータ信号線と、該走査信号線及びデータ信号
線の各交差部にそれぞれスイッチング素子を介して接続
された絵素電極と、各走査信号線が接続され、各走査信
号線にオン・オフ信号を供給する第１の駆動回路と、各
データ信号線が接続され、各データ信号線にオン・オフ
信号を供給する第２の駆動回路と、各データ信号線が接
続され、各データ信号線に映像信号を供給する外部信号
線と、該外部信号線の両端に設けた外部端子と、該外部
信号線のデータ信号線との接続部よりも端部側であっ
て、一方の外部端子寄りの位置に設けられた検査信号入
力用スイッチと、該外部信号線のデータ信号線との接続
部よりも端部側であって、該検査信号入力用スイッチよ
りも該接続部寄りの位置から分岐され、端に外部端子が
設けられた分岐線と、該分岐線に設けられた検査信号出
力用スイッチおよびバッファ回路と、を備えており、そ
のことにより上記目的を達成することができる。
【００１８】前記検査信号入力用スイッチおよび前記検
査信号出力用スイッチは、ｎ型及びｐ型の薄膜トランジ
スタが並列に接続された構成のものを使用してもよい。
査信号出力用スイッチは、ｎ型及びｐ型の薄膜トランジ
スタが並列に接続された構成のものを使用してもよい。
【００１９】また、前記スイッチング素子の半導体層
は、多結晶Ｓｉ又は単結晶Ｓｉから成るＭＯＳＦＥＴで
形成してもよい。
は、多結晶Ｓｉ又は単結晶Ｓｉから成るＭＯＳＦＥＴで
形成してもよい。
【００２０】本発明のアクティブマトリクス基板の製造
方法は、縦横に交差して形成された複数の走査信号線及
びデータ信号線と、該走査信号線及びデータ信号線の各
交差部にそれぞれスイッチング素子を介して接続された
絵素電極と、各走査信号線が接続され、各走査信号線に
オン・オフ信号を供給する第１の駆動回路と、各データ
信号線が接続され、各データ信号線にオン・オフ信号を
供給する第２の駆動回路と、各データ信号線が接続さ
れ、各データ信号線に映像信号を供給する外部信号線
と、該外部信号線の両端に設けた外部端子と、該外部信
号線のデータ信号線との接続部よりも端部側であって、
一方の外部端子寄りの位置に設けられた検査信号入力用
スイッチと、該外部信号線のデータ信号線との接続部よ
りも端部側であって、該検査信号入力用スイッチよりも
該接続部寄りの位置から分岐され、端に外部端子が設け
られた分岐線と、該分岐線に設けられた検査信号出力用
スイッチおよびバッファ回路と、を備えたアクティブマ
トリクス基板に対し、前記検査信号入力用スイッチより
外部信号線に検査信号を供給し、検査信号出力用スイッ
チより検査信号を取り出して検査した後、走査信号線、
データ信号線、外部端子および第１、第２の駆動回路に
備わった端子の総てを電気的に接続するショートリング
を形成するので、そのことにより上記目的を達成するこ
とができる。
方法は、縦横に交差して形成された複数の走査信号線及
びデータ信号線と、該走査信号線及びデータ信号線の各
交差部にそれぞれスイッチング素子を介して接続された
絵素電極と、各走査信号線が接続され、各走査信号線に
オン・オフ信号を供給する第１の駆動回路と、各データ
信号線が接続され、各データ信号線にオン・オフ信号を
供給する第２の駆動回路と、各データ信号線が接続さ
れ、各データ信号線に映像信号を供給する外部信号線
と、該外部信号線の両端に設けた外部端子と、該外部信
号線のデータ信号線との接続部よりも端部側であって、
一方の外部端子寄りの位置に設けられた検査信号入力用
スイッチと、該外部信号線のデータ信号線との接続部よ
りも端部側であって、該検査信号入力用スイッチよりも
該接続部寄りの位置から分岐され、端に外部端子が設け
られた分岐線と、該分岐線に設けられた検査信号出力用
スイッチおよびバッファ回路と、を備えたアクティブマ
トリクス基板に対し、前記検査信号入力用スイッチより
外部信号線に検査信号を供給し、検査信号出力用スイッ
チより検査信号を取り出して検査した後、走査信号線、
データ信号線、外部端子および第１、第２の駆動回路に
備わった端子の総てを電気的に接続するショートリング
を形成するので、そのことにより上記目的を達成するこ
とができる。
【００２１】前記ショートリングとしては、ＩＴＯパタ
ーンで形成してもよい。
ーンで形成してもよい。
【００２２】
【作用】本発明によれば、外部信号線の検査信号を読み
出す部分にバッファ回路が設けられている。このため、
ノイズの影響を受けやすい外部回路においては、既に増
幅された検査信号が送られるために、ノイズの影響が小
さく、ＳＮ比の大きな測定が可能となる。また、検査信
号出力用スイッチの入力容量が、外部回路にスイッチを
設けていた場合に比べて小さくなるため、信号のレベル
が損なうことが少ない。
出す部分にバッファ回路が設けられている。このため、
ノイズの影響を受けやすい外部回路においては、既に増
幅された検査信号が送られるために、ノイズの影響が小
さく、ＳＮ比の大きな測定が可能となる。また、検査信
号出力用スイッチの入力容量が、外部回路にスイッチを
設けていた場合に比べて小さくなるため、信号のレベル
が損なうことが少ない。
【００２３】更に、検査信号を入出力する検査信号入力
用スイッチと前記検査信号出力用スイッチをｎ型とｐ型
の薄膜トランジスタが並列に設けられた構造とする場合
は、スイッチをオフにした場合に上記トランジスタの端
子間の寄生容量によって生じる電位の変動を小さく抑え
ることができ、ＳＮ比の大きな測定を行うことが可能と
なる。
用スイッチと前記検査信号出力用スイッチをｎ型とｐ型
の薄膜トランジスタが並列に設けられた構造とする場合
は、スイッチをオフにした場合に上記トランジスタの端
子間の寄生容量によって生じる電位の変動を小さく抑え
ることができ、ＳＮ比の大きな測定を行うことが可能と
なる。
【００２４】更に、検査を行った後に走査信号線、デー
タ信号線、外部端子、第１、第２の駆動回路に備わった
端子の総てを短絡するショートリングを設けた場合は、
その後の液晶工程において静電気によるアクティブマト
リクス基板の破壊を防ぐことができ、歩留まりが向上す
る。
タ信号線、外部端子、第１、第２の駆動回路に備わった
端子の総てを短絡するショートリングを設けた場合は、
その後の液晶工程において静電気によるアクティブマト
リクス基板の破壊を防ぐことができ、歩留まりが向上す
る。
【００２５】
【実施例】本発明を実施例について以下に説明する。
【００２６】本実施例のアクティブマトリクス基板の構
成を図１に示す。このアクティブマトリクス基板は、基
板２２上にゲートバスライン１がｎ行、ソースバスライ
ンがｍ列で形成され、ゲートバスライン１とソースバス
ライン２の各交差部には、それぞれ絵素容量３と絵素ト
ランジスタ４とがマトリクス状に配置されている。
成を図１に示す。このアクティブマトリクス基板は、基
板２２上にゲートバスライン１がｎ行、ソースバスライ
ンがｍ列で形成され、ゲートバスライン１とソースバス
ライン２の各交差部には、それぞれ絵素容量３と絵素ト
ランジスタ４とがマトリクス状に配置されている。
【００２７】各ゲートバスライン１には、それぞれゲー
ト駆動回路５と１行分の絵素トランジスタ４が接続され
ている。１つのゲートバスライン１に接続された１行分
の絵素トランジスタ４は、各ゲートバスライン１毎にゲ
ート駆動回路５によりＯＮ／ＯＦＦ制御される。上記ゲ
ート駆動回路５は、同一の基板２２上に形成されたシフ
トレジスタによって構成されており、端子より外部電
源、スタート信号及びクロック信号等が入力され、外部
電源によって駆動されると共に、同じく外部から与えら
れるスタート信号及びクロック信号等によって制御され
る。
ト駆動回路５と１行分の絵素トランジスタ４が接続され
ている。１つのゲートバスライン１に接続された１行分
の絵素トランジスタ４は、各ゲートバスライン１毎にゲ
ート駆動回路５によりＯＮ／ＯＦＦ制御される。上記ゲ
ート駆動回路５は、同一の基板２２上に形成されたシフ
トレジスタによって構成されており、端子より外部電
源、スタート信号及びクロック信号等が入力され、外部
電源によって駆動されると共に、同じく外部から与えら
れるスタート信号及びクロック信号等によって制御され
る。
【００２８】前記ソースバスライン２には、ソース駆動
回路６によってＯＮ／ＯＦＦを制御されるアナログスイ
ッチ７の一端側が接続され、アナログスイッチ７の他端
側は３本の外部信号線８のいずれか１本に接続されてい
る。各ソースバスライン２には、上述のように前記ゲー
トバスライン１に接続された絵素トランジスタ４の１列
分が接続され、この絵素トランジスタ４を介して対応す
る絵素容量３の一方の電極に接続されている。更に、各
ソースバスライン２にはそれぞれ付加容量９が接続され
ている。付加容量９の片方の電極と前記絵素容量３の他
方の電極とは、配線１０に接続され、同一の基準電位と
なる。
回路６によってＯＮ／ＯＦＦを制御されるアナログスイ
ッチ７の一端側が接続され、アナログスイッチ７の他端
側は３本の外部信号線８のいずれか１本に接続されてい
る。各ソースバスライン２には、上述のように前記ゲー
トバスライン１に接続された絵素トランジスタ４の１列
分が接続され、この絵素トランジスタ４を介して対応す
る絵素容量３の一方の電極に接続されている。更に、各
ソースバスライン２にはそれぞれ付加容量９が接続され
ている。付加容量９の片方の電極と前記絵素容量３の他
方の電極とは、配線１０に接続され、同一の基準電位と
なる。
【００２９】このソースバスライン２とアナログスイッ
チ７を介して接続された３本の外部信号線８には、液晶
表示装置を構成した場合、外部端子１７よりそれぞれＲ
ＧＢの各３原色の映像信号が供給される。そのとき、ア
ナログスイッチ７がＯＮであれば、その映像信号がソー
スバスライン２に送られる。３本の外部信号線８の両端
には外部端子１７、２０が設けられ、ソースバスライン
２との接続点よりも外部端子２０側には、同一の基板２
２上に形成されたトランジスタにより構成されるスイッ
チ１６が接続されている。このスイッチ１６は、外部端
子１９から入力されるスイッチング信号により制御され
る。
チ７を介して接続された３本の外部信号線８には、液晶
表示装置を構成した場合、外部端子１７よりそれぞれＲ
ＧＢの各３原色の映像信号が供給される。そのとき、ア
ナログスイッチ７がＯＮであれば、その映像信号がソー
スバスライン２に送られる。３本の外部信号線８の両端
には外部端子１７、２０が設けられ、ソースバスライン
２との接続点よりも外部端子２０側には、同一の基板２
２上に形成されたトランジスタにより構成されるスイッ
チ１６が接続されている。このスイッチ１６は、外部端
子１９から入力されるスイッチング信号により制御され
る。
【００３０】更に、３本の外部信号線８は、スイッチ１
６が接続されている箇所よりも外部端子２０側に分岐線
を有する。この分岐線には、端に外部端子２１が設けら
れ、その途中に同一の基板２２上に形成されたスイッチ
１２及びバッファ回路１３が設けられている。スイッチ
１２は、外部端子１８から入力されるスイッチング信号
により制御される。また、３本の外部信号線８には、そ
れぞれ寄生容量１１が発生する。なお、上記分岐線は外
部信号線８の一部である。
６が接続されている箇所よりも外部端子２０側に分岐線
を有する。この分岐線には、端に外部端子２１が設けら
れ、その途中に同一の基板２２上に形成されたスイッチ
１２及びバッファ回路１３が設けられている。スイッチ
１２は、外部端子１８から入力されるスイッチング信号
により制御される。また、３本の外部信号線８には、そ
れぞれ寄生容量１１が発生する。なお、上記分岐線は外
部信号線８の一部である。
【００３１】上記ソース駆動回路６は、同一の基板２２
上に形成されたシフトレジスタによって構成されてお
り、端子より外部電源、スタート信号及びクロック信号
等が入力され、外部電源によって駆動されると共に、同
じく外部から与えられるスタート信号及びクロック信号
等によって制御される。
上に形成されたシフトレジスタによって構成されてお
り、端子より外部電源、スタート信号及びクロック信号
等が入力され、外部電源によって駆動されると共に、同
じく外部から与えられるスタート信号及びクロック信号
等によって制御される。
【００３２】このように構成された本実施例のアクティ
ブマトリクス基板における各絵素の電気的な検査は次の
ようにして行われる。図２に上記アクティブマトリクス
基板における１つの絵素容量３について書き込み読み出
し経路の等価回路を示す。この回路の構成を簡単に説明
すると、上述したように、１つの絵素容量３は、ゲート
バスライン１によって制御される絵素トランジスタ４を
介してソースバスライン２に接続され、ソースバスライ
ン２には付加容量９が設けられる。ソースバスライン２
は、ソース駆動回路６によって制御されるアナログスイ
ッチ７を介して外部信号線８に接続されており、外部信
号線８には寄生容量１１が存在する。
ブマトリクス基板における各絵素の電気的な検査は次の
ようにして行われる。図２に上記アクティブマトリクス
基板における１つの絵素容量３について書き込み読み出
し経路の等価回路を示す。この回路の構成を簡単に説明
すると、上述したように、１つの絵素容量３は、ゲート
バスライン１によって制御される絵素トランジスタ４を
介してソースバスライン２に接続され、ソースバスライ
ン２には付加容量９が設けられる。ソースバスライン２
は、ソース駆動回路６によって制御されるアナログスイ
ッチ７を介して外部信号線８に接続されており、外部信
号線８には寄生容量１１が存在する。
【００３３】外部信号線８には映像信号を入力するため
の外部端子１７と、スイッチ１２、１６が設けられてい
る。スイッチ１６は、外部端子１９を介して入力される
制御信号によりオン・オフ動作され、オンのときスイッ
チ１６の他端側に接続した外部端子２０と外部信号線８
とが導通状態となる。よって、外部端子２０を介して検
査信号を外部信号線８に与えることが可能となる。スイ
ッチ１２は、外部端子１８を介して入力される制御信号
によりオン・オフ動作され、オンのときスイッチ１２の
他端側に接続したバッファ回路１３と外部信号線８とが
導通状態となる。よって、バッファ回路１３を介して信
号を増幅した状態で外部端子２１から取り出すことが可
能となる。取り出された信号は、外部端子２１に接続さ
れたＡ／Ｄ変換器１４でアナログ信号からディジタル信
号に変換されて、コンピュータ１５で信号処理されるよ
うになっている。
の外部端子１７と、スイッチ１２、１６が設けられてい
る。スイッチ１６は、外部端子１９を介して入力される
制御信号によりオン・オフ動作され、オンのときスイッ
チ１６の他端側に接続した外部端子２０と外部信号線８
とが導通状態となる。よって、外部端子２０を介して検
査信号を外部信号線８に与えることが可能となる。スイ
ッチ１２は、外部端子１８を介して入力される制御信号
によりオン・オフ動作され、オンのときスイッチ１２の
他端側に接続したバッファ回路１３と外部信号線８とが
導通状態となる。よって、バッファ回路１３を介して信
号を増幅した状態で外部端子２１から取り出すことが可
能となる。取り出された信号は、外部端子２１に接続さ
れたＡ／Ｄ変換器１４でアナログ信号からディジタル信
号に変換されて、コンピュータ１５で信号処理されるよ
うになっている。
【００３４】ところで、動作検査時には外部端子１７に
は何も接続しないで、以下のように検査する。まず、図
３に示すように、外部端子１９に入力される制御信号Ｒ
WのＨレベルに基づいてスイッチ１６をオンとし、外部
端子２０に検査信号Ｒを入力する。なお、ここではＲＧ
Ｂの３種類の外部信号線８のうちＲの外部信号線を代表
して記述するが、他の色の外部信号線についても同様で
ある。
は何も接続しないで、以下のように検査する。まず、図
３に示すように、外部端子１９に入力される制御信号Ｒ
WのＨレベルに基づいてスイッチ１６をオンとし、外部
端子２０に検査信号Ｒを入力する。なお、ここではＲＧ
Ｂの３種類の外部信号線８のうちＲの外部信号線を代表
して記述するが、他の色の外部信号線についても同様で
ある。
【００３５】次に、ゲート駆動回路５を動作させて各ゲ
ートバスライン１に順に１水平走査期間（１Ｈ）だけＨ
レベルとなるゲート信号を送る。この各水平走査期間内
の動作を図４に基づいて述べる。この各水平走査期間に
は、ソース駆動回路６を動作させ、アナログスイッチ７
に制御信号（Ｘ1〜Ｘm）を送ってこれを順次ＯＮにす
る。ただし、図４は１本の信号線のみを説明するために
２つおきに示している。これによって検査信号Ｒがこの
アナログスイッチ７を介してソースバスライン２の付加
容量９（Ｓ1〜Ｓm-2）に充電される。また、この時には
既にソースバスラインと交差するいずれかのゲートバス
ライン１に接続された１の絵素トランジスタ４がＯＮと
なっているので、当該絵素の絵素容量３（Ｐ（１，ｉ）
〜Ｐ（ｎ−２，ｉ））にも検査信号が書き込まれる。こ
のようにして全てのゲートバスライン１にゲート信号が
送られ１垂直走査期間の走査が終了すると、書き込み動
作が完了する。
ートバスライン１に順に１水平走査期間（１Ｈ）だけＨ
レベルとなるゲート信号を送る。この各水平走査期間内
の動作を図４に基づいて述べる。この各水平走査期間に
は、ソース駆動回路６を動作させ、アナログスイッチ７
に制御信号（Ｘ1〜Ｘm）を送ってこれを順次ＯＮにす
る。ただし、図４は１本の信号線のみを説明するために
２つおきに示している。これによって検査信号Ｒがこの
アナログスイッチ７を介してソースバスライン２の付加
容量９（Ｓ1〜Ｓm-2）に充電される。また、この時には
既にソースバスラインと交差するいずれかのゲートバス
ライン１に接続された１の絵素トランジスタ４がＯＮと
なっているので、当該絵素の絵素容量３（Ｐ（１，ｉ）
〜Ｐ（ｎ−２，ｉ））にも検査信号が書き込まれる。こ
のようにして全てのゲートバスライン１にゲート信号が
送られ１垂直走査期間の走査が終了すると、書き込み動
作が完了する。
【００３６】全ての絵素容量３に映像信号を書き込み、
一定の時間保持動作をさせた後に、スイッチ１２をオン
として信号をバッファ回路１３に出力できるようにす
る。次に、図５に示すように、ゲート駆動回路５を動作
させて各ゲートバスライン１（Ｙ1〜Ｙn）に順次１水平
走査時間だけＨレベルとなるゲート信号を送る。する
と、ゲート信号が送られた各ゲートバスライン１に接続
された絵素トランジスタ４がオンとなり、当該絵素容量
３に保持されていた信号がソースバスライン２に読み出
される。この１水平走査期間の間に、図６に示されるよ
うにソース駆動回路を動作させ、アナログスイッチ７に
制御信号（Ｘ1〜Ｘm-2）を送ってこれを順次ＯＮとす
る。すると、既に絵素容量３からソースバスライン２に
読み出されていた信号がこのアナログスイッチ７を介し
て順次信号線８に至り、スイッチ１２を通ってバッファ
回路１３に送られる。そしてバッファ回路１３で増幅さ
れた信号Ｒrは、外部端子２１を通じてＡ／Ｄ変換器１
４に送られてディジタル信号に変換され、コンピュータ
１５に入力される。
一定の時間保持動作をさせた後に、スイッチ１２をオン
として信号をバッファ回路１３に出力できるようにす
る。次に、図５に示すように、ゲート駆動回路５を動作
させて各ゲートバスライン１（Ｙ1〜Ｙn）に順次１水平
走査時間だけＨレベルとなるゲート信号を送る。する
と、ゲート信号が送られた各ゲートバスライン１に接続
された絵素トランジスタ４がオンとなり、当該絵素容量
３に保持されていた信号がソースバスライン２に読み出
される。この１水平走査期間の間に、図６に示されるよ
うにソース駆動回路を動作させ、アナログスイッチ７に
制御信号（Ｘ1〜Ｘm-2）を送ってこれを順次ＯＮとす
る。すると、既に絵素容量３からソースバスライン２に
読み出されていた信号がこのアナログスイッチ７を介し
て順次信号線８に至り、スイッチ１２を通ってバッファ
回路１３に送られる。そしてバッファ回路１３で増幅さ
れた信号Ｒrは、外部端子２１を通じてＡ／Ｄ変換器１
４に送られてディジタル信号に変換され、コンピュータ
１５に入力される。
【００３７】コンピュータ１５は、時系列的に送られた
来る信号Ｒrを順次所定のメモリーに記憶すると共に、
所定のパターンと比較することによって、ゲート、ソー
ス両駆動回路５、６、ゲートバスライン１、ソースバス
ライン２、絵素トランジスタ４等に異常が無いかを判定
する。異常がある場合には、そのタイミングおよび分布
の形状からある程度の欠陥の位置、種類を特定すること
ができる。
来る信号Ｒrを順次所定のメモリーに記憶すると共に、
所定のパターンと比較することによって、ゲート、ソー
ス両駆動回路５、６、ゲートバスライン１、ソースバス
ライン２、絵素トランジスタ４等に異常が無いかを判定
する。異常がある場合には、そのタイミングおよび分布
の形状からある程度の欠陥の位置、種類を特定すること
ができる。
【００３８】ところで、上述の構成のアクティブマトリ
クス基板においては、アナログスイッチ７を制御する制
御信号（Ｘ1〜Ｘm-2）は、１本の外部信号線８に対して
２本おきに出力されるので、制御信号の間には間隙がで
きる。そのタイミングでスイッチ１６をオンとし、か
つ、外部端子２０に基準電位を供給しておけば、外部信
号線８の寄生容量１１に残留した信号を消去することが
できる。
クス基板においては、アナログスイッチ７を制御する制
御信号（Ｘ1〜Ｘm-2）は、１本の外部信号線８に対して
２本おきに出力されるので、制御信号の間には間隙がで
きる。そのタイミングでスイッチ１６をオンとし、か
つ、外部端子２０に基準電位を供給しておけば、外部信
号線８の寄生容量１１に残留した信号を消去することが
できる。
【００３９】また、１水平走査期間を長くしてソースバ
スライン２の付加容量９に残留する信号を消去する動作
を加えることもできる。バッファ回路１３は、薄膜トラ
ンジスタを用いたオペアンプ、ソースフォロワ等の回路
によって構成することができる。また、このバッファ回
路１３は入力インピーダンスを絵素容量３よりも小さく
して、電圧利得を１以上、望ましくは絵素容量３に対す
るソースバスライン２の付加容量９の比より大きくすれ
ば、精度の高い検出が可能となる。
スライン２の付加容量９に残留する信号を消去する動作
を加えることもできる。バッファ回路１３は、薄膜トラ
ンジスタを用いたオペアンプ、ソースフォロワ等の回路
によって構成することができる。また、このバッファ回
路１３は入力インピーダンスを絵素容量３よりも小さく
して、電圧利得を１以上、望ましくは絵素容量３に対す
るソースバスライン２の付加容量９の比より大きくすれ
ば、精度の高い検出が可能となる。
【００４０】以上説明したように、本実施例によれば外
部信号線８に検査信号の入出力を制御するスイッチ１
２、１６、及びバッファ回路１３が同一基板２２上に形
成されているため、ノイズの影響を小さくでき、これに
よりＳＮ比の大きな測定が可能となり、検査の精度が向
上する。
部信号線８に検査信号の入出力を制御するスイッチ１
２、１６、及びバッファ回路１３が同一基板２２上に形
成されているため、ノイズの影響を小さくでき、これに
よりＳＮ比の大きな測定が可能となり、検査の精度が向
上する。
【００４１】また、上述の検査によれば、一度の測定に
２垂直走査期間を要するのみであり、数十分の一秒で終
了する。したがって、読み出し動作を例えば１０〜１０
０回繰り返しても検査に要する時間を高々数秒程度にで
きる。加えて、このように繰り返して測定を行い、コン
ピュータ１５によって同一絵素容量３から読み出した信
号を加算すれば、さらにＳＮ比を向上させ得、完全なオ
ープン状態やショート不良状態の検出のみならず、時定
数が駆動タイミングと同程度以下であるリーク等による
欠陥の検出も可能となる。
２垂直走査期間を要するのみであり、数十分の一秒で終
了する。したがって、読み出し動作を例えば１０〜１０
０回繰り返しても検査に要する時間を高々数秒程度にで
きる。加えて、このように繰り返して測定を行い、コン
ピュータ１５によって同一絵素容量３から読み出した信
号を加算すれば、さらにＳＮ比を向上させ得、完全なオ
ープン状態やショート不良状態の検出のみならず、時定
数が駆動タイミングと同程度以下であるリーク等による
欠陥の検出も可能となる。
【００４２】上述の電気的な動作検査を行うときには、
ゲートバスライン１、ソースバスライン２、外部端子１
７、１８、１９、２０、２１およびゲート、ソース駆動
回路５、６に備わった端子等は、それぞれ電気的に短絡
されてはいない。この状態では、液晶工程においてラビ
ング等の配向処理を行うと、静電気の影響で絵素トラン
ジスタ４が破壊されて大幅に歩留まりが低下してしま
う。そこで、上述の検査工程の後で、図７に示すように
ゲートバスライン１、ソースバスライン２、外部端子１
７、１８、１９、２０、２１およびゲート、ソース駆動
回路５、６に備わった端子等の総てを電気的に短絡させ
るショートリングＡを形成する。なお、このショートリ
ングＡにＩＴＯ等の透明導電膜を用いた場合には、絵素
電極と同時に形成することが可能となる。
ゲートバスライン１、ソースバスライン２、外部端子１
７、１８、１９、２０、２１およびゲート、ソース駆動
回路５、６に備わった端子等は、それぞれ電気的に短絡
されてはいない。この状態では、液晶工程においてラビ
ング等の配向処理を行うと、静電気の影響で絵素トラン
ジスタ４が破壊されて大幅に歩留まりが低下してしま
う。そこで、上述の検査工程の後で、図７に示すように
ゲートバスライン１、ソースバスライン２、外部端子１
７、１８、１９、２０、２１およびゲート、ソース駆動
回路５、６に備わった端子等の総てを電気的に短絡させ
るショートリングＡを形成する。なお、このショートリ
ングＡにＩＴＯ等の透明導電膜を用いた場合には、絵素
電極と同時に形成することが可能となる。
【００４３】また別の実施例として、図２中のスイッチ
１２、１６をそれぞれ図８に示すようなｎ型の薄膜トラ
ンジスタＴｒ１とｐ型の薄膜トランジスタＴｒ２が並列
に接続された構成とすることができる。この場合には、
スイッチをオフにした場合にトランジスタＴｒ１、Ｔｒ
２の端子間の寄生容量によって生じる電位の変動が相殺
されるために、信号の電位の変動が小さく抑えられ、よ
り精度の高い測定を行うことが可能となる。
１２、１６をそれぞれ図８に示すようなｎ型の薄膜トラ
ンジスタＴｒ１とｐ型の薄膜トランジスタＴｒ２が並列
に接続された構成とすることができる。この場合には、
スイッチをオフにした場合にトランジスタＴｒ１、Ｔｒ
２の端子間の寄生容量によって生じる電位の変動が相殺
されるために、信号の電位の変動が小さく抑えられ、よ
り精度の高い測定を行うことが可能となる。
【００４４】上記絵素トランジスタに代えて、スイッチ
ング素子として多結晶Ｓｉ又は単結晶Ｓｉからなる半導
体層を持つトランジスタを用いてもよい。このトランジ
スタを用いる場合には、移動度が高いため、特性の良い
スイッチング素子をトランジスタ１０４などと同一プロ
セスで作製することができる利点がある。
ング素子として多結晶Ｓｉ又は単結晶Ｓｉからなる半導
体層を持つトランジスタを用いてもよい。このトランジ
スタを用いる場合には、移動度が高いため、特性の良い
スイッチング素子をトランジスタ１０４などと同一プロ
セスで作製することができる利点がある。
【００４５】
【発明の効果】本発明のアクティブマトリクス基板によ
れば、外部信号線にスイッチとバッファ回路が備わって
いるので、ノイズの影響の小さい段階で信号を増幅させ
ることができ、これにより検査時のＳＮ比が向上し、精
度の高い動作検査を行うことが可能となる。又、検査信
号出力用スイッチの入力容量が、外部回路にスイッチを
設けていた場合に比べて小さくなるため、信号のレベル
が損なわれることがない。更に、スイッチにｎ型及びｐ
型の薄膜トランジスタが並列に接続された構成のものを
使用する場合には、スイッチング動作に伴う外部信号線
の電位の変動を小さく抑えることができるために、検査
時のＳＮ比をより向上でき、精度の高い検査を行うこと
ができる。
れば、外部信号線にスイッチとバッファ回路が備わって
いるので、ノイズの影響の小さい段階で信号を増幅させ
ることができ、これにより検査時のＳＮ比が向上し、精
度の高い動作検査を行うことが可能となる。又、検査信
号出力用スイッチの入力容量が、外部回路にスイッチを
設けていた場合に比べて小さくなるため、信号のレベル
が損なわれることがない。更に、スイッチにｎ型及びｐ
型の薄膜トランジスタが並列に接続された構成のものを
使用する場合には、スイッチング動作に伴う外部信号線
の電位の変動を小さく抑えることができるために、検査
時のＳＮ比をより向上でき、精度の高い検査を行うこと
ができる。
【００４６】また、本発明による場合には、ショートリ
ングＡを設けているので、液晶工程での静電気の影響を
小さくすることができ、歩留りの向上を図ることが可能
となる。
ングＡを設けているので、液晶工程での静電気の影響を
小さくすることができ、歩留りの向上を図ることが可能
となる。
【図１】本実施例のアクティブマトリクス基板を示すブ
ロック図である。
ロック図である。
【図２】図１のアクティブマトリクス基板の絵素容量に
ついての書き込み読み出し経路を示す等価回路図であ
る。
ついての書き込み読み出し経路を示す等価回路図であ
る。
【図３】図１のアクティブマトリクス基板において、検
査信号の書き込み時の垂直走査期間の各信号を示すタイ
ムチャートである。
査信号の書き込み時の垂直走査期間の各信号を示すタイ
ムチャートである。
【図４】図１のアクティブマトリクス基板において、検
査信号の書き込み時の水平走査期間の各信号を示すタイ
ムチャートである。
査信号の書き込み時の水平走査期間の各信号を示すタイ
ムチャートである。
【図５】図１のアクティブマトリクス基板において、検
査信号の読みだし時の垂直走査期間の各信号を示すタイ
ムチャートである。
査信号の読みだし時の垂直走査期間の各信号を示すタイ
ムチャートである。
【図６】図１のアクティブマトリクス基板において、検
査信号の読み出し時の水平走査期間の各信号を示すタイ
ムチャートである。
査信号の読み出し時の水平走査期間の各信号を示すタイ
ムチャートである。
【図７】図１のアクティブマトリクス基板にショートリ
ングＡを配線した状態を示す平面図である。
ングＡを配線した状態を示す平面図である。
【図８】本発明の他の実施例を示すものであって、スイ
ッチ１２、１６の他の構成を示す図である。
ッチ１２、１６の他の構成を示す図である。
【図９】従来のアクティブマトリクス基板を示すブロッ
ク図である。
ク図である。
【図１０】従来のアクティブマトリクス基板における１
つの絵素容量についての書き込み読み出し経路の等価回
路図である。
つの絵素容量についての書き込み読み出し経路の等価回
路図である。
１ ゲートバスライン（走査信号線） ２ ソースバスライン（データ信号線） ３ 絵素容量 ４ 絵素トランジスタ ５ ゲート駆動回路 ６ ソース駆動回路 １２、１６ スイッチ １３ バッファ回路 １７、１８、１９、２０、２１ 外部端子 ２２ 基板 Ａ ショートリング
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−126536（ＪＰ，Ａ) 特開 昭63−100489（ＪＰ，Ａ) 特開 昭63−116190（ＪＰ，Ａ) 特開 平５−5866（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (5)
- 【請求項１】 縦横に交差して形成された複数の走査信
号線及びデータ信号線と、 該走査信号線及びデータ信号線の各交差部にそれぞれス
イッチング素子を介して接続された絵素電極と、 各走査信号線が接続され、各走査信号線にオン・オフ信
号を供給する第１の駆動回路と、 各データ信号線が接続され、各データ信号線にオン・オ
フ信号を供給する第２の駆動回路と、 各データ信号線が接続され、各データ信号線に映像信号
を供給する外部信号線と、 該外部信号線の両端に設けた外部端子と、 該外部信号線のデータ信号線との接続部よりも端部側で
あって、一方の外部端子寄りの位置に設けられた検査信
号入力用スイッチと、 該外部信号線のデータ信号線との接続部よりも端部側で
あって、該検査信号入力用スイッチよりも該接続部寄り
の位置から分岐され、端に外部端子が設けられた分岐線
と、 該分岐線に設けられた検査信号出力用スイッチおよびバ
ッファ回路と、 を備えたアクティブマトリクス基板。 - 【請求項２】 前記検査信号入力用スイッチと前記検査
信号出力用スイッチが、ｎ型及びｐ型の薄膜トランジス
タが並列に接続された構成のものからなる請求項１記載
のアクティブマトリクス基板。 - 【請求項３】 前記スイッチング素子の半導体層が、多
結晶Ｓｉ又は単結晶Ｓｉから成るＭＯＳＦＥＴで形成さ
れている請求項１又は２記載のアクティブマトリクス基
板。 - 【請求項４】 縦横に交差して形成された複数の走査信
号線及びデータ信号線と、該走査信号線及びデータ信号
線の各交差部にそれぞれスイッチング素子を介して接続
された絵素電極と、各走査信号線が接続され、各走査信
号線にオン・オフ信号を供給する第１の駆動回路と、各
データ信号線が接続され、各データ信号線にオン・オフ
信号を供給する第２の駆動回路と、各データ信号線が接
続され、各データ信号線に映像信号を供給する外部信号
線と、該外部信号線の両端に設けた外部端子と、該外部
信号線のデータ信号線との接続部よりも端部側であっ
て、一方の外部端子寄りの位置に設けられた検査信号入
力用スイッチと、該外部信号線のデータ信号線との接続
部よりも端部側であって、該検査信号入力用スイッチよ
りも該接続部寄りの位置から分岐され、端に外部端子が
設けられた分岐線と、該分岐線に設けられた検査信号出
力用スイッチおよびバッファ回路と、を備えたアクティ
ブマトリクス基板に対し、 該検査信号入力用スイッチより外部信号線に検査信号を
供給し、検査信号出力用スイッチより検査信号を取り出
して検査した後、走査信号線、データ信号線、外部端子
および第１、第２の駆動回路に備わった端子の総てを電
気的に接続するショートリングを形成するアクティブマ
トリクス基板の製造方法。 - 【請求項５】 前記ショートリングがＩＴＯパターンか
ら成る請求項４記載のアクティブマトリクス基板の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8728392A JP2758103B2 (ja) | 1992-04-08 | 1992-04-08 | アクティブマトリクス基板及びその製造方法 |
| US08/043,384 US5576730A (en) | 1992-04-08 | 1993-04-06 | Active matrix substrate and a method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8728392A JP2758103B2 (ja) | 1992-04-08 | 1992-04-08 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289102A JPH05289102A (ja) | 1993-11-05 |
| JP2758103B2 true JP2758103B2 (ja) | 1998-05-28 |
Family
ID=13910467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8728392A Expired - Fee Related JP2758103B2 (ja) | 1992-04-08 | 1992-04-08 | アクティブマトリクス基板及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5576730A (ja) |
| JP (1) | JP2758103B2 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW255032B (ja) * | 1993-12-20 | 1995-08-21 | Sharp Kk | |
| WO1996024123A1 (fr) * | 1995-02-01 | 1996-08-08 | Seiko Epson Corporation | Affichage a cristaux liquides et ses procedes de commande et de verification |
| JP3246704B2 (ja) * | 1995-02-27 | 2002-01-15 | シャープ株式会社 | 配線基板の検査装置 |
| JPH08320466A (ja) * | 1995-03-17 | 1996-12-03 | Sharp Corp | アクティブマトリクス基板及びその欠陥修正方法 |
| TW329002B (en) * | 1996-06-05 | 1998-04-01 | Zenshin Test Co | Apparatus and method for inspecting a LCD substrate |
| TW374852B (en) * | 1996-06-10 | 1999-11-21 | Toshiba Corp | Display device |
| JP3403027B2 (ja) * | 1996-10-18 | 2003-05-06 | キヤノン株式会社 | 映像水平回路 |
| US6256079B1 (en) * | 1996-11-18 | 2001-07-03 | Sharp Kabushiki Kaisha | Liquid crystal display device, method for manufacturing the same, and method for inspecting the same |
| US5973658A (en) * | 1996-12-10 | 1999-10-26 | Lg Electronics, Inc. | Liquid crystal display panel having a static electricity prevention circuit and a method of operating the same |
| JP4147594B2 (ja) * | 1997-01-29 | 2008-09-10 | セイコーエプソン株式会社 | アクティブマトリクス基板、液晶表示装置および電子機器 |
| JP3887660B2 (ja) * | 1997-07-11 | 2007-02-28 | エーユー オプトロニクス コーポレイション | 液晶表示装置の検査システム及び検査方法 |
| US6188453B1 (en) * | 1997-09-30 | 2001-02-13 | Sanyo Electric Co., Ltd. | Display apparatus having test elements under or bounded by the sealant |
| JP3379896B2 (ja) * | 1997-11-14 | 2003-02-24 | シャープ株式会社 | 液晶表示装置及びその検査方法 |
| US6191770B1 (en) * | 1997-12-11 | 2001-02-20 | Lg. Philips Lcd Co., Ltd. | Apparatus and method for testing driving circuit in liquid crystal display |
| JP4057127B2 (ja) | 1998-02-19 | 2008-03-05 | セイコーエプソン株式会社 | アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置 |
| JP3667548B2 (ja) * | 1998-03-27 | 2005-07-06 | シャープ株式会社 | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JP2931975B1 (ja) * | 1998-05-25 | 1999-08-09 | アジアエレクトロニクス株式会社 | Ｔｆｔアレイ検査方法および装置 |
| US6140993A (en) * | 1998-06-16 | 2000-10-31 | Atmel Corporation | Circuit for transferring high voltage video signal without signal loss |
| US6677171B1 (en) * | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
| US6940300B1 (en) * | 1998-09-23 | 2005-09-06 | International Business Machines Corporation | Integrated circuits for testing an active matrix display array |
| KR100324914B1 (ko) * | 1998-09-25 | 2002-02-28 | 니시무로 타이죠 | 기판의 검사방법 |
| US6437596B1 (en) * | 1999-01-28 | 2002-08-20 | International Business Machines Corporation | Integrated circuits for testing a display array |
| JP2001265248A (ja) * | 2000-03-14 | 2001-09-28 | Internatl Business Mach Corp <Ibm> | アクティブ・マトリックス表示装置、及び、その検査方法 |
| US6762735B2 (en) * | 2000-05-12 | 2004-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device and method of testing the same |
| TW538246B (en) * | 2000-06-05 | 2003-06-21 | Semiconductor Energy Lab | Display panel, display panel inspection method, and display panel manufacturing method |
| GB2368635B (en) * | 2000-11-01 | 2004-12-22 | Nokia Mobile Phones Ltd | Testing an image display device |
| JP4276373B2 (ja) * | 2000-12-07 | 2009-06-10 | セイコーエプソン株式会社 | 電気光学装置の検査用回路、電気光学装置および電子機器 |
| DE10100569A1 (de) * | 2001-01-09 | 2002-07-11 | Koninkl Philips Electronics Nv | Treiberschaltung für Anzeigevorrichtung |
| JP2002297109A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 液晶表示装置及びその駆動回路 |
| JP3707404B2 (ja) * | 2001-08-03 | 2005-10-19 | ソニー株式会社 | 検査方法、半導体装置、及び表示装置 |
| JP2003050380A (ja) * | 2001-08-07 | 2003-02-21 | Toshiba Corp | アレイ基板の検査方法 |
| JP4690595B2 (ja) * | 2001-08-07 | 2011-06-01 | 東芝モバイルディスプレイ株式会社 | 画像表示パネル部材のテスト方法、画像表示パネル部材、および画像表示パネル |
| JP3880416B2 (ja) * | 2002-02-13 | 2007-02-14 | シャープ株式会社 | アクティブマトリクス基板 |
| KR100895311B1 (ko) * | 2002-11-19 | 2009-05-07 | 삼성전자주식회사 | 액정 표시 장치 및 그 검사 방법 |
| KR100491560B1 (ko) * | 2003-05-06 | 2005-05-27 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 검사방법 및 장치 |
| WO2004100110A1 (ja) * | 2003-05-12 | 2004-11-18 | International Business Machines Corporation | アクティブマトリックスパネルの検査装置、検査方法、およびアクティブマトリックスｏｌｅｄパネルの製造方法 |
| GB2403581A (en) * | 2003-07-01 | 2005-01-05 | Sharp Kk | A substrate and a display device incorporating the same |
| KR100964620B1 (ko) * | 2003-07-14 | 2010-06-22 | 삼성전자주식회사 | 하부기판용 모기판, 표시패널용 기판 및 표시패널의제조방법 |
| KR100549983B1 (ko) * | 2003-07-30 | 2006-02-07 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| KR100583960B1 (ko) * | 2004-01-20 | 2006-05-26 | 삼성전자주식회사 | 반도체 소자의 테스트 패턴 및 이를 이용한 테스트 방법. |
| JP4281622B2 (ja) * | 2004-05-31 | 2009-06-17 | ソニー株式会社 | 表示装置及び検査方法 |
| TW200638143A (en) * | 2004-10-29 | 2006-11-01 | Toshiba Matsushita Display Tec | Display device |
| KR101090255B1 (ko) * | 2004-11-16 | 2011-12-06 | 삼성전자주식회사 | 표시 장치용 표시판 및 표시 장치의 검사 방법 |
| US20060114273A1 (en) * | 2004-11-29 | 2006-06-01 | Sanyo Electric Co., Ltd. | Display panel |
| JP4432829B2 (ja) * | 2004-12-21 | 2010-03-17 | セイコーエプソン株式会社 | 電気光学装置用基板及びその検査方法、並びに電気光学装置及び電子機器 |
| TWI333094B (en) * | 2005-02-25 | 2010-11-11 | Au Optronics Corp | System and method for display testing |
| KR101337459B1 (ko) * | 2006-02-03 | 2013-12-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 표시장치를 구비한 전자기기 |
| JP4832100B2 (ja) * | 2006-02-15 | 2011-12-07 | 株式会社 日立ディスプレイズ | 表示装置 |
| US7312625B1 (en) * | 2006-06-08 | 2007-12-25 | Xilinx, Inc. | Test circuit and method of use thereof for the manufacture of integrated circuits |
| JP2007328255A (ja) * | 2006-06-09 | 2007-12-20 | Futaba Corp | アクティブマトリクス型表示素子 |
| US7825680B2 (en) | 2006-06-28 | 2010-11-02 | Nokia Corporation | Componet supplied with an analog value |
| TWI345747B (en) * | 2006-08-07 | 2011-07-21 | Au Optronics Corp | Method of testing liquid crystal display |
| KR20080049216A (ko) * | 2006-11-30 | 2008-06-04 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 검사 방법 |
| CN101191923B (zh) * | 2006-12-01 | 2011-03-30 | 奇美电子股份有限公司 | 可改善显示品质的液晶显示系统及相关驱动方法 |
| KR101502366B1 (ko) * | 2007-06-12 | 2015-03-16 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 검사 방법 |
| TWI368780B (en) * | 2008-05-16 | 2012-07-21 | Au Optronics Corp | Flat-panel display device having test architecture |
| CN101315508B (zh) * | 2008-05-23 | 2010-12-22 | 友达光电股份有限公司 | 具测试架构的平面显示装置 |
| US7696773B2 (en) * | 2008-05-29 | 2010-04-13 | Global Oled Technology Llc | Compensation scheme for multi-color electroluminescent display |
| US7859285B2 (en) * | 2008-06-25 | 2010-12-28 | United Microelectronics Corp. | Device under test array for identifying defects |
| CN101719352B (zh) * | 2008-10-09 | 2012-07-25 | 北京京东方光电科技有限公司 | 液晶盒成盒后检测装置和方法 |
| TWI524311B (zh) * | 2008-11-06 | 2016-03-01 | 國立台灣大學 | 顯示裝置之教學組件以及應用教學組件之教學方法 |
| JP2013044891A (ja) * | 2011-08-23 | 2013-03-04 | Sony Corp | 表示装置及び電子機器 |
| US9030221B2 (en) * | 2011-09-20 | 2015-05-12 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| JP5853296B2 (ja) * | 2011-12-13 | 2016-02-09 | 株式会社Ｊｏｌｅｄ | 表示パネル用回路基板及び表示パネル |
| CN103913863B (zh) * | 2014-03-18 | 2016-08-17 | 京东方科技集团股份有限公司 | 显示面板检测结构、显示面板及显示装置 |
| CN106940992A (zh) * | 2017-04-28 | 2017-07-11 | 武汉华星光电技术有限公司 | 一种显示面板驱动电路及其驱动方法 |
| JP7082471B2 (ja) * | 2017-10-25 | 2022-06-08 | ローム株式会社 | 異常検知データ記録装置 |
| JP7096721B2 (ja) * | 2018-07-13 | 2022-07-06 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN109817146B (zh) * | 2019-03-08 | 2023-02-28 | 京东方科技集团股份有限公司 | 一种显示面板、显示装置及驱动方法 |
| US20230095839A1 (en) * | 2019-11-29 | 2023-03-30 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Array substrate, display panel and driving method thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714164A1 (de) * | 1986-04-30 | 1987-11-05 | Sharp Kk | Fluessigkristallanzeige |
| JPS6436118A (en) * | 1987-07-31 | 1989-02-07 | Mazda Motor | Digital pulse width modulator |
| JPH01101646A (ja) * | 1987-10-15 | 1989-04-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示装置の製造方法 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| GB2223618A (en) * | 1988-10-07 | 1990-04-11 | Philips Electronic Associated | Display devices |
| US5061920A (en) * | 1988-12-20 | 1991-10-29 | Honeywell Inc. | Saturating column driver for grey scale LCD |
| US5179345A (en) * | 1989-12-13 | 1993-01-12 | International Business Machines Corporation | Method and apparatus for analog testing |
| US5057775A (en) * | 1990-05-04 | 1991-10-15 | Genrad, Inc. | Method of testing control matrices for flat-panel displays |
| FR2667718B1 (fr) * | 1990-10-09 | 1992-11-27 | France Etat | Circuit de commande des colonnes d'un ecran d'affichage, comprenant des moyens de test a sortie unique. |
| US5113134A (en) * | 1991-02-28 | 1992-05-12 | Thomson, S.A. | Integrated test circuit for display devices such as LCD's |
| US5323107A (en) * | 1991-04-15 | 1994-06-21 | Hitachi America, Ltd. | Active probe card |
| US5184082A (en) * | 1991-09-18 | 1993-02-02 | Honeywell Inc. | Apparatus and method for testing an active matrix pixel display |
| US5233448A (en) * | 1992-05-04 | 1993-08-03 | Industrial Technology Research Institute | Method of manufacturing a liquid crystal display panel including photoconductive electrostatic protection |
| JPH0769741B2 (ja) * | 1992-09-07 | 1995-07-31 | 株式会社テレシステムズ | ゴルフカート制御システム |
-
1992
- 1992-04-08 JP JP8728392A patent/JP2758103B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-06 US US08/043,384 patent/US5576730A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05289102A (ja) | 1993-11-05 |
| US5576730A (en) | 1996-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2758103B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| US5377030A (en) | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor | |
| EP0627722B1 (en) | Light valve device with failure detection circuit | |
| KR100394923B1 (ko) | 어레이 기판의 검사 방법 | |
| US20070236244A1 (en) | Test method, semiconductor device, and display | |
| US20070115021A1 (en) | Testing method for array substrate | |
| JPH055866A (ja) | アクテイブマトリクス基板の検査方法 | |
| EP0629868B1 (en) | Flat panel display device and method of inspection of same | |
| JP3203864B2 (ja) | アクティブマトリックス基板の製造方法、検査方法および装置と液晶表示装置の製造方法 | |
| KR100391728B1 (ko) | 비디오디스플레이장치 | |
| JPH0136118B2 (ja) | ||
| JP3510490B2 (ja) | 薄型表示装置用電極構造体の検査装置及びその検査方法 | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| CN101002245A (zh) | 电光装置基板及其检测方法以及电光装置和电子设备 | |
| JP2728748B2 (ja) | 画像表示装置およびその検査方法 | |
| JPH0527258A (ja) | アクテイブマトリクス基板の製造方法 | |
| JP3122866B2 (ja) | 液晶表示装置及びその検査方法 | |
| KR100318021B1 (ko) | 액티브매트릭스어레이기판의 검사방법 및 검사장치 | |
| JP3062552B2 (ja) | 液晶表示装置及びその検査方法 | |
| KR100206568B1 (ko) | 게이트 라인 결함 감지 수단을 구비한 액정 표시 장치 | |
| JP4475013B2 (ja) | 半導体装置、液晶表示装置及び検査方法 | |
| JP2001195034A (ja) | アレイ基板及びその検査方法 | |
| JP3191898B2 (ja) | 薄膜トランジスタアレイの検査方法 | |
| JP3230393B2 (ja) | 液晶パネルの検査方法 | |
| JPH1082814A (ja) | 画像表示装置及び画像表示装置の検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980302 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |