JPH01101646A - アクティブマトリクス液晶表示装置の製造方法 - Google Patents
アクティブマトリクス液晶表示装置の製造方法Info
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- JPH01101646A JPH01101646A JP62260305A JP26030587A JPH01101646A JP H01101646 A JPH01101646 A JP H01101646A JP 62260305 A JP62260305 A JP 62260305A JP 26030587 A JP26030587 A JP 26030587A JP H01101646 A JPH01101646 A JP H01101646A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大容量で高画質の表示の得られるアクティブマ
トリクス液晶表示装置の製造方法に関する。特にパネル
組立工程に入るアクティブマトリクスアレイ基板を選別
する検査工程に間する。
トリクス液晶表示装置の製造方法に関する。特にパネル
組立工程に入るアクティブマトリクスアレイ基板を選別
する検査工程に間する。
従来の技術
従来のアクティブマトリクスアレイ基板にかかる電気的
配線模式図の１例を第４図に示す。８行９列のマトリク
スの場合を示し、ａ１〜ａ８がゲート電極に給電する行
電極線であり、ｂ１〜ｂ９がソース電極に給電する列電
極線である。各々の交点にｃｌｌで代表される薄膜トラ
ンジスター等のスイッチング素子並びにｄｌｌで代表さ
れる絵素電極が設置される。以上のような電気配線を施
されたアクティブマトリクスアレイ基板と、主面上の一
部に透明電極が形成された別の対向基板と呼ばれる基板
を平行対持指せ、その間に液晶を封入することにより液
晶表示装置が構成される。
配線模式図の１例を第４図に示す。８行９列のマトリク
スの場合を示し、ａ１〜ａ８がゲート電極に給電する行
電極線であり、ｂ１〜ｂ９がソース電極に給電する列電
極線である。各々の交点にｃｌｌで代表される薄膜トラ
ンジスター等のスイッチング素子並びにｄｌｌで代表さ
れる絵素電極が設置される。以上のような電気配線を施
されたアクティブマトリクスアレイ基板と、主面上の一
部に透明電極が形成された別の対向基板と呼ばれる基板
を平行対持指せ、その間に液晶を封入することにより液
晶表示装置が構成される。
第５図に本発明に係る液晶表示装置の一般的な製造工程
フロー図を示す。即ち、アクティブマトリクスアレイ基
板製造工程（１）が完了後、ショート等の不良に関する
検査工程（２）が入り、次に対向基板とアクティブマト
リクスアレイ基板とを貼合わせ液晶を挟持させるパネル
組立工程（３）を行う。パネル組立工程（３）完了後、
画像検査工程（４）を行い、断線不良のものは救済工程
（５）後、出荷検査（６）を経て出荷された。
フロー図を示す。即ち、アクティブマトリクスアレイ基
板製造工程（１）が完了後、ショート等の不良に関する
検査工程（２）が入り、次に対向基板とアクティブマト
リクスアレイ基板とを貼合わせ液晶を挟持させるパネル
組立工程（３）を行う。パネル組立工程（３）完了後、
画像検査工程（４）を行い、断線不良のものは救済工程
（５）後、出荷検査（６）を経て出荷された。
検査工程（２）において、アクティブマトリクスアレイ
基板は第５図に示す構成にて検査がなされた。同図にお
いてａｌ−ａ８、ｂ１〜ｂ９、ＣＩＬｄｌｌは第４図と
同一である。同図に示すようにａ１〜ａ８、ｂｌ−ｂ９
は各々電気的に直列に結合されるので端子Ａｓ−Ａｅ間
、Ｂｓ−Ｂｅ間に電圧を印加し電流を測定することによ
り断線を検出した。また、Ａｓ−Ｂｓ間に電圧を印加し
電流を測定することにより、線欠陥となるゲート−ソー
スリークを検出した。この検査結果に基いて良品をパネ
ル組立工程（３）に進めた。
基板は第５図に示す構成にて検査がなされた。同図にお
いてａｌ−ａ８、ｂ１〜ｂ９、ＣＩＬｄｌｌは第４図と
同一である。同図に示すようにａ１〜ａ８、ｂｌ−ｂ９
は各々電気的に直列に結合されるので端子Ａｓ−Ａｅ間
、Ｂｓ−Ｂｅ間に電圧を印加し電流を測定することによ
り断線を検出した。また、Ａｓ−Ｂｓ間に電圧を印加し
電流を測定することにより、線欠陥となるゲート−ソー
スリークを検出した。この検査結果に基いて良品をパネ
ル組立工程（３）に進めた。
パネル組立工程（３）においては、静電気の充放電が多
く、この静電気により薄膜トランジスターの性能劣化が
発生し易いため、特開昭６０−２０９７８０号や特公昭
６１−１２２６８号に示す構成（第７図）となっていた
。同図においてａｌ〜ａ８、ｂ１〜ｂ９、ｅｌｌ、ｄｌ
ｌは第４図と同一である。即ち、行電極線ａ１〜ａ８と
列電極線ｂ１〜ｂ９をＡＩ、 Ａ２． Ｂｌ、
Ｂ２． Ｃ，Ｄ。
く、この静電気により薄膜トランジスターの性能劣化が
発生し易いため、特開昭６０−２０９７８０号や特公昭
６１−１２２６８号に示す構成（第７図）となっていた
。同図においてａｌ〜ａ８、ｂ１〜ｂ９、ｅｌｌ、ｄｌ
ｌは第４図と同一である。即ち、行電極線ａ１〜ａ８と
列電極線ｂ１〜ｂ９をＡＩ、 Ａ２． Ｂｌ、
Ｂ２． Ｃ，Ｄ。
Ｅ、 Ｆ部に於て電気的に短絡させることにより、ｆ
ｆ、と列間に静電的電圧が印加されないようにして、ア
クティブマトリクスアレイ基板の静電気による破壊を防
ぎ、パネル組立工程（３）を行い、パネル組立終了時に
前記電気的短絡を除去し、行電極線ａ１〜ａ８と列電極
線ｂ１〜ｂ９を分離していた。
ｆ、と列間に静電的電圧が印加されないようにして、ア
クティブマトリクスアレイ基板の静電気による破壊を防
ぎ、パネル組立工程（３）を行い、パネル組立終了時に
前記電気的短絡を除去し、行電極線ａ１〜ａ８と列電極
線ｂ１〜ｂ９を分離していた。
次に画像検査（４）により点欠陥を検査し、所定の個数
以下の点欠陥パネルのみを良品とし、救済工程（５）、
出荷検査（６）を経て出荷された。
以下の点欠陥パネルのみを良品とし、救済工程（５）、
出荷検査（６）を経て出荷された。
発明が解決しようとする問題点
以上のようなアクティブマトリクス液晶表示装置におい
て、例えば薄膜トランジスターからなるアクティブマト
リクスアレイ基板の検査は各絵素の薄膜トランジスター
のゲート電極に給電する行電極線とソース電極に給電す
る列電極線の交差部に電気的なリークの有無を判断する
Ｇ−Ｓリーク検査および断線検査のみであった。したが
って、画像検査（４）で点欠陥検査を行うため、点欠陥
に係る不良アレイ基板をパネルに組立てると言う製造上
の問題を有していた。
て、例えば薄膜トランジスターからなるアクティブマト
リクスアレイ基板の検査は各絵素の薄膜トランジスター
のゲート電極に給電する行電極線とソース電極に給電す
る列電極線の交差部に電気的なリークの有無を判断する
Ｇ−Ｓリーク検査および断線検査のみであった。したが
って、画像検査（４）で点欠陥検査を行うため、点欠陥
に係る不良アレイ基板をパネルに組立てると言う製造上
の問題を有していた。
本発明は点欠陥に係る不良アレイ基板を検査工程（２）
において判定し、工程上の損失を低減するアクティブマ
トリクス液晶表示装置の製造方法を提供するものである
。
において判定し、工程上の損失を低減するアクティブマ
トリクス液晶表示装置の製造方法を提供するものである
。
問題点を解決するための手段
そこで、本発明者らは点欠陥不良の原因を詳細に解析し
たところゲート電極とドレイン電極との短絡が主たる要
因であることが判明した。しかるに本発明は上記した解
析に鑑みなされたものである。即ち、複数本の行電極線
と前記行電極線と交差する複数本の列電極線と、前記行
電極線と列電極線との交点１こスイッチング素子及び絵
素電極とを有するアクティブマトリクスアレイ基板を製
造するアレイ基板製造工程と、前記行電極線及び列電極
線とのショートを検査する検査工程と、少なくとも一部
に透明電極を有する。対向基板と前記アレイ基板との間
に液晶を挟持しアクティブマトリクス表示装置を組み立
てるパネル組立工程と、表示画像を検査する画像検査工
程からなるアクィテブマトリクス表示装置の製造方法に
おいて、前記アクティブマトリクスアレイ基板の製作中
あるいは後に、前記行電極線または前記列電極線を正の
整数本毎の列は列どうし、行は行どうし、互いに電気的
に並列に短絡させ、前記検査工程においてスイッチング
素子の駆動信号を給電する前記行電極線を少なくとも前
記列電極線に対して正電圧印加状態とした電流値■１と
、前記スイッチング素子の１個当りの電流値■２と、所
定の数値ｎとにおいて、 ■１≦ｎｘＩ２ なる関係を満足するアレイ基板を良品とし、前記パネル
工程に進めるものである。
たところゲート電極とドレイン電極との短絡が主たる要
因であることが判明した。しかるに本発明は上記した解
析に鑑みなされたものである。即ち、複数本の行電極線
と前記行電極線と交差する複数本の列電極線と、前記行
電極線と列電極線との交点１こスイッチング素子及び絵
素電極とを有するアクティブマトリクスアレイ基板を製
造するアレイ基板製造工程と、前記行電極線及び列電極
線とのショートを検査する検査工程と、少なくとも一部
に透明電極を有する。対向基板と前記アレイ基板との間
に液晶を挟持しアクティブマトリクス表示装置を組み立
てるパネル組立工程と、表示画像を検査する画像検査工
程からなるアクィテブマトリクス表示装置の製造方法に
おいて、前記アクティブマトリクスアレイ基板の製作中
あるいは後に、前記行電極線または前記列電極線を正の
整数本毎の列は列どうし、行は行どうし、互いに電気的
に並列に短絡させ、前記検査工程においてスイッチング
素子の駆動信号を給電する前記行電極線を少なくとも前
記列電極線に対して正電圧印加状態とした電流値■１と
、前記スイッチング素子の１個当りの電流値■２と、所
定の数値ｎとにおいて、 ■１≦ｎｘＩ２ なる関係を満足するアレイ基板を良品とし、前記パネル
工程に進めるものである。
作用
以上のような本発明による薄膜トランジスターの電極構
造は、行電極線および列電極線を各々電気的に並列に短
絡している。つまり、行電極線を列電極線に対して正電
圧を印加し薄膜トランジスターをオンさせると、点欠陥
となる各絵素のゲート電極とソース電極の短絡電流を正
確にｉｌｌ定することが出来る。従って、Ｎ個の薄膜ト
ランジスターにゲート電極とソース電極の短絡のある場
合前記短絡電流値■１は、薄膜トランジスターをオン電
流■２との間に ■１≦Ｎｘ１２ の間係を満足しているので、ゲート電極とソース電極の
短絡に係る点欠陥数を検出することが出来る。故に、良
品とする点欠陥数ｎ以下の場合、Ｎ≦ｎならば薄膜トラ
ンジスターアレイを組立工程に進めることにより、点欠
陥不良による製造上の損失を低減することが出来る。
造は、行電極線および列電極線を各々電気的に並列に短
絡している。つまり、行電極線を列電極線に対して正電
圧を印加し薄膜トランジスターをオンさせると、点欠陥
となる各絵素のゲート電極とソース電極の短絡電流を正
確にｉｌｌ定することが出来る。従って、Ｎ個の薄膜ト
ランジスターにゲート電極とソース電極の短絡のある場
合前記短絡電流値■１は、薄膜トランジスターをオン電
流■２との間に ■１≦Ｎｘ１２ の間係を満足しているので、ゲート電極とソース電極の
短絡に係る点欠陥数を検出することが出来る。故に、良
品とする点欠陥数ｎ以下の場合、Ｎ≦ｎならば薄膜トラ
ンジスターアレイを組立工程に進めることにより、点欠
陥不良による製造上の損失を低減することが出来る。
実施例
以下、添付図面を参照して本発明によるアクティブマト
リクス液晶表示装置の製造方法の実施例を説明する。
リクス液晶表示装置の製造方法の実施例を説明する。
第１図は、本発明の実施例による検査に係る薄膜トラン
ジスターアレイ電気的模式図である。第３図は同じく薄
膜トランジスタープレイの検査に係る電流測定方法を示
す模式図である。すなわち、薄膜トランジスターアレイ
基板の製作中あるいは後に、ゲート信号を給電する行電
極線ａ１〜ａ８またはソース信号を給電する列電極線ｂ
１〜ｂ９を列は列どうし、行は行どうし、互いに電気的
に並列に短絡させ端子ＡＬＡ２およびＢｌ、Ｂ２とする
。検査工程において端子ＡＩあるいはＡ２を少なくとも
端子Ｂ１あるいはＢ２に対して第３図（ａ）の如く負電
圧印加状態とし、ゲート−ソース間リーク電流ＩＧＳを
測定する。次に、同図（ｂ）の如く端子Ａ１あるいはＡ
２を少なくとも端子Ｂ１あるいはＢ２に対して正電圧印
加状態とし、ゲート−ドレイン閏リーク電流■１を測定
する。
ジスターアレイ電気的模式図である。第３図は同じく薄
膜トランジスタープレイの検査に係る電流測定方法を示
す模式図である。すなわち、薄膜トランジスターアレイ
基板の製作中あるいは後に、ゲート信号を給電する行電
極線ａ１〜ａ８またはソース信号を給電する列電極線ｂ
１〜ｂ９を列は列どうし、行は行どうし、互いに電気的
に並列に短絡させ端子ＡＬＡ２およびＢｌ、Ｂ２とする
。検査工程において端子ＡＩあるいはＡ２を少なくとも
端子Ｂ１あるいはＢ２に対して第３図（ａ）の如く負電
圧印加状態とし、ゲート−ソース間リーク電流ＩＧＳを
測定する。次に、同図（ｂ）の如く端子Ａ１あるいはＡ
２を少なくとも端子Ｂ１あるいはＢ２に対して正電圧印
加状態とし、ゲート−ドレイン閏リーク電流■１を測定
する。
１絵素当りの薄膜トランジスターのオン電流■２は、良
品となるゲート−ソース間リーク電流ＩＧＳに比べては
るかに小さい。従って、ゲート−ソース間リークの無い
場合、ゲート−ドレイン閏短絡による点欠陥数Ｎは、 Ｎ−１１／Ｉ２ となる。故に、良品となる点欠陥数ｎとすると、Ｉｔ≦
ｎｘＴ２ 条件（１）なる条件を満足すれば
良品と判断し、地文工程に進めることにより不良品パネ
ルを組み立てを低減することが出来る。
品となるゲート−ソース間リーク電流ＩＧＳに比べては
るかに小さい。従って、ゲート−ソース間リークの無い
場合、ゲート−ドレイン閏短絡による点欠陥数Ｎは、 Ｎ−１１／Ｉ２ となる。故に、良品となる点欠陥数ｎとすると、Ｉｔ≦
ｎｘＴ２ 条件（１）なる条件を満足すれば
良品と判断し、地文工程に進めることにより不良品パネ
ルを組み立てを低減することが出来る。
さらに薄膜トランジスターアレイ基板内に第１図に示す
ように絵素電極ｄｌｌと絶縁膜を介して電気容量を構成
する容量電極ｅｌｌを有する場合、第３図（Ｃ）に示す
ように端子ＡＩあるいはＡ２およびＣを少なくとも端子
Ｂ１あるいはＢ２に対して正電圧印加状態とし、ゲート
−ドレイン間リーク電流と絵素電極−容量電極間リーク
電流との合算電流■３を測定する。従って、ゲート−ソ
ース間リークの無い場合、ゲート−ドレイン間短絡と絵
素電極−容１ｉ電極間短絡による点欠陥数Ｍは、Ｍ〜１
３／［２ となる。故に、良品となる点欠陥数ｍとすると、■３≦
ｍｘ１２ 条件（２） なる条件を満足すれば良品と判断し、組立工程に進める
ことにより不良品パネルを組み立てを低減することが出
来る。
ように絵素電極ｄｌｌと絶縁膜を介して電気容量を構成
する容量電極ｅｌｌを有する場合、第３図（Ｃ）に示す
ように端子ＡＩあるいはＡ２およびＣを少なくとも端子
Ｂ１あるいはＢ２に対して正電圧印加状態とし、ゲート
−ドレイン間リーク電流と絵素電極−容量電極間リーク
電流との合算電流■３を測定する。従って、ゲート−ソ
ース間リークの無い場合、ゲート−ドレイン間短絡と絵
素電極−容１ｉ電極間短絡による点欠陥数Ｍは、Ｍ〜１
３／［２ となる。故に、良品となる点欠陥数ｍとすると、■３≦
ｍｘ１２ 条件（２） なる条件を満足すれば良品と判断し、組立工程に進める
ことにより不良品パネルを組み立てを低減することが出
来る。
なお、木・発明に係る実施例の構成においては、行電極
線および列電極線は検査工程で各々短絡させである。こ
のため、組立工程においても静電気の充放電による薄膜
トランジスターの劣化は無く、検査工程後直ちに組み立
て工程に進めることが出来る。
線および列電極線は検査工程で各々短絡させである。こ
のため、組立工程においても静電気の充放電による薄膜
トランジスターの劣化は無く、検査工程後直ちに組み立
て工程に進めることが出来る。
第２の実施例を第２図に示す。同図においてａｌ−ａ
８、ｂｌ〜ｔ）９、Ａ１、Ａ２、Ｂｌ、Ｂ２は第１図と
同一である。ｃ２Ｌ ｃ２２は薄膜トランジスター、
ｄ２１、ｄ２２は絵素電極である。
８、ｂｌ〜ｔ）９、Ａ１、Ａ２、Ｂｌ、Ｂ２は第１図と
同一である。ｃ２Ｌ ｃ２２は薄膜トランジスター、
ｄ２１、ｄ２２は絵素電極である。
本実施例における薄膜トランジスターアレイの電気的構
成は例えばｎ行ｎ列の薄膜トランジスターＣｎＨに結合
する補助容量をａｎ−１番目の行電極線からなる前段容
量電極ｆｎ−Ｉｎと絵素電極ｄｎｎとにより構成してい
る。本実施例においても第１の実施例と同じく、検査工
程において端子ＡＩあるいはＡ２を少なくとも端子Ｂ１
あるいはＢ２に対して第３図（ａ）の如く負電圧印加状
態とし、ゲート−ソース間リーク電流ＴＧＳを測定する
。次に、同図（ｂ）の如く端子Ａ１あるいはＡ２を少な
くとも端子Ｂ１あるいはＢ２に対して正電圧印加状態と
すると、ゲート−ドレイン間リーク電流と前段容量電極
−絵素電極間リーク電流とを合算した電流１１を測定す
る。１絵素当りの薄膜トランジスターのオン電流［２は
、良品となるゲート−ソース間リーク電流ＩＧＳに比べ
てはるかに小さい。従って、ゲート−ソース間リークの
無い場合、ゲート−ドレイン間短絡と前段容量電極−絵
素電極間短絡とによる点欠陥数Ｎは、Ｎ〜ＩＩ／Ｉ２ となる。故に、良品となる点欠陥数ｎとすると、■１≦
ｎｘＩ２ 条件（１）なる条件を満足すれば
良品と判断し、組立工程に進めることにより不良品パネ
ルを鞘み立てを低減することが出来る。
成は例えばｎ行ｎ列の薄膜トランジスターＣｎＨに結合
する補助容量をａｎ−１番目の行電極線からなる前段容
量電極ｆｎ−Ｉｎと絵素電極ｄｎｎとにより構成してい
る。本実施例においても第１の実施例と同じく、検査工
程において端子ＡＩあるいはＡ２を少なくとも端子Ｂ１
あるいはＢ２に対して第３図（ａ）の如く負電圧印加状
態とし、ゲート−ソース間リーク電流ＴＧＳを測定する
。次に、同図（ｂ）の如く端子Ａ１あるいはＡ２を少な
くとも端子Ｂ１あるいはＢ２に対して正電圧印加状態と
すると、ゲート−ドレイン間リーク電流と前段容量電極
−絵素電極間リーク電流とを合算した電流１１を測定す
る。１絵素当りの薄膜トランジスターのオン電流［２は
、良品となるゲート−ソース間リーク電流ＩＧＳに比べ
てはるかに小さい。従って、ゲート−ソース間リークの
無い場合、ゲート−ドレイン間短絡と前段容量電極−絵
素電極間短絡とによる点欠陥数Ｎは、Ｎ〜ＩＩ／Ｉ２ となる。故に、良品となる点欠陥数ｎとすると、■１≦
ｎｘＩ２ 条件（１）なる条件を満足すれば
良品と判断し、組立工程に進めることにより不良品パネ
ルを鞘み立てを低減することが出来る。
発明の効果
以上の説明から明らかなように、本発明によるアクティ
ブマトリクス液晶表示装置の製造方法は検査工程に於て
点欠陥数を判断することが出来る。
ブマトリクス液晶表示装置の製造方法は検査工程に於て
点欠陥数を判断することが出来る。
従って、不良品パネルのパネル組立工程にはいることを
低減することが出来るので、製造工程損失を低減すると
いう効果を有する。
低減することが出来るので、製造工程損失を低減すると
いう効果を有する。
第１図は本発明による実施例にかかる薄膜トランジスタ
ーアレイの電気的模式図、第２図は本発明による第２の
実施例にかかる薄膜トランジスターアレイの電気的模式
図、第３図は本発明の実施例による検査方法を示す図、
第４図は従来の薄膜トランジスターアレイの電気的模式
図、第５図は従来のアクティブマトリクス液晶表示装置
の工程フロー図、第６図は従来の検査工程における薄膜
トランジスターアレイの電気的模式図、第７図は従来の
組立工程における薄膜トランジスターアレイの電気的模
式図である。。 ａ１〜ａ８・・・行電極線 ｂ１〜ｂ２・・・列電極線
、 ｃｌＬ ｃ２１．ｃ２２・・・薄膜トランジスタ
ー、ｄｌｌ、ｄ２１、ｄ２２・・・絵素電極、 ｅｌｌ
・・・容量電極、 ｆｌＬｆ２２・・・前段容量電極
、ＡＩ、Ａ２・・・行電極線短絡端子、Ｂ１、Ｂ２・・
・列電極線短絡端子、Ｃ・・・容量電極端子、３１・・
・直流電源、３２・・・電流計。 代理人の氏名 弁理士 中尾敏男 はか１名ａ＋−ａｓ
−Ｆｒｔ 極Ｊｌ ａｌｌ−−容量電極 ＩＮ、Ａ２−Ｈ電＆址ｇ ｊ！子 第１図 ｆａＩ−前段ｇ号電撮 ３Ｉ−・−直流１源 第４図 ｌＮ 第５図 コ ［’ｔ
ーアレイの電気的模式図、第２図は本発明による第２の
実施例にかかる薄膜トランジスターアレイの電気的模式
図、第３図は本発明の実施例による検査方法を示す図、
第４図は従来の薄膜トランジスターアレイの電気的模式
図、第５図は従来のアクティブマトリクス液晶表示装置
の工程フロー図、第６図は従来の検査工程における薄膜
トランジスターアレイの電気的模式図、第７図は従来の
組立工程における薄膜トランジスターアレイの電気的模
式図である。。 ａ１〜ａ８・・・行電極線 ｂ１〜ｂ２・・・列電極線
、 ｃｌＬ ｃ２１．ｃ２２・・・薄膜トランジスタ
ー、ｄｌｌ、ｄ２１、ｄ２２・・・絵素電極、 ｅｌｌ
・・・容量電極、 ｆｌＬｆ２２・・・前段容量電極
、ＡＩ、Ａ２・・・行電極線短絡端子、Ｂ１、Ｂ２・・
・列電極線短絡端子、Ｃ・・・容量電極端子、３１・・
・直流電源、３２・・・電流計。 代理人の氏名 弁理士 中尾敏男 はか１名ａ＋−ａｓ
−Ｆｒｔ 極Ｊｌ ａｌｌ−−容量電極 ＩＮ、Ａ２−Ｈ電＆址ｇ ｊ！子 第１図 ｆａＩ−前段ｇ号電撮 ３Ｉ−・−直流１源 第４図 ｌＮ 第５図 コ ［’ｔ
Claims (2)
- （１）複数本の行電極線と前記行電極線と交差する複数
本の列電極線と、前記行電極線と列電極線との交点にス
イッチング素子及び絵素電極とを有するアクティブマト
リクスアレイ基板を製造するアレイ基板製造工程と、前
記行電極線及び列電極線とのショートを検査する検査工
程と、少なくとも一部に透明電極を有する対向基板と前
記アレイ基板との間に液晶を挟持しアクティブマトリク
ス表示装置を組み立てるパネル組立工程と、表示画像を
検査する画像検査工程からなるアクティブマトリクス表
示装置の製造方法において、前記アクティブマトリクス
アレイ基板の製作中あるいは後に、前記行電極線または
前記列電極線を正の整数本毎の列は列どうし、行は行ど
うし、互いに電気的に並列に短絡させ、前記検査工程に
おいてスイッチング素子の駆動信号を給電する前記行電
極線を少なくとも前記列電極線に対して正電圧印加状態
とした電流値Ｉ１と、前記スイッチング素子の１個当り
の電流値Ｉ２と、所定の数値ｎとにおいて、 Ｉ１≦ｎｘＩ２ なる関係を満足するアレイ基板を良品とし、前記パネル
工程に進めることを特徴とするアクィテブマトリクス液
晶表示装置の製造方法。 - （２）アクティブマトリクスアレイ基板上に設けた絵素
電極と絶縁膜を介して電気容量を構成する容量電極と列
電極線とを前記列電極線に対して正電圧印加状態とした
電流値Ｉ３と、前記スイッチング素子の１個当りの電流
値Ｉ２と、所定の数値ｍとにおいて、 Ｉ３≦ｍｘＩ２ なる関係を満足するアレイ基板を良品とし、前記パネル
工程に進めることを特徴とする特許請求の範囲第１項記
載のアクィテブマトリクス液晶表示装置の製造方法。
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|---|---|---|---|
| JP62260305A JPH01101646A (ja) | 1987-10-15 | 1987-10-15 | アクティブマトリクス液晶表示装置の製造方法 |
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Applications Claiming Priority (1)
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| JP62260305A JPH01101646A (ja) | 1987-10-15 | 1987-10-15 | アクティブマトリクス液晶表示装置の製造方法 |
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| JPH0558662B2 JPH0558662B2 (ja) | 1993-08-27 |
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-
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- 1988-10-14 KR KR1019880013421A patent/KR910006306B1/ko not_active IP Right Cessation
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