JP3014915B2 - 多面取り薄膜トランジスタアレイ基板及びその検査方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に用いられる薄膜トランジスタ（ＴＦＴ）アレイ、
特に多面取りがなされたＴＦＴアレイ基板の完成後、検
査を容易にするための多面取り薄膜トランジスタアレイ
基板及びそれを用いた検査方法に関するものである。

【０００２】

【従来の技術】一般に、ＴＦＴアレイの検査法として
は、以下に示すようなものがある。

【０００３】図３は従来のＴＦＴアレイの検査法を示す
図である。

【０００４】（１）光学的検査法は、ＴＦＴアレイの繰
り返しパターンを、可視により比較照合する方法であ
り、視覚により、パターンの異常を検出する。これによ
れば、プロービングの必要はないが、層間短絡を検出で
きない。

【０００５】（２）導通試験法は、５００〜２５００の
配線端子に、それぞれプロービングピンをあて、配線抵
抗を検出する方法であり、線欠陥のみの検出が可能であ
る。これによれば、プロービング点数が膨大で、検査工
数が多くなり、検査効率が低い。

【０００６】（３）アドミタンス測定法は、パターン回
路中に抵抗を挿入して、その回路のアドミタンスの変化
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数が膨大で、
検査工数が多くなり、検査効率が低い。

【０００７】（４）電圧像法は、画素及び配線の電圧像
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数は３〜５と
低減されるが、実際の欠陥の検出には、熟練を要し、そ
の作業には苦労を伴う。

【０００８】（５）パルス応答法は、パターン回路中に
パルスを印加して、他方の端子でその応答をみる方法で
あり、配線電圧及び画素電荷を検出することができる。
これによれば、プロービング点数が膨大で、検査工数が
多くなり、検査効率が低い。

【０００９】ところで、従来、このようなＴＦＴアレイ
は、図４に示すように、構成されている。すなわち、１
はＴＦＴアレイ領域（表示領域）であり、この領域にア
ドレス線（走査線）１１とデータ線１２が互いに交差す
るように配置され、アドレス線１１とデータ線１２の交
点には、ＴＦＴ１４がそれぞれ形成されており、また、
補助容量線１３が設けられ、そのＴＦＴ１４のソースと
補助容量線１３の間に補助容量１５が設けられている。

【００１０】そして、ＴＦＴ１４のソース電極とドレイ
ン電極の内のソース電極に接続された画素電極（図示な
し）とがマトリックス状に複数配列され、液晶表示装置
（ＬＣＤ）のＴＦＴアレイ基板を構成するようになって
いる。

【００１１】

【発明が解決しようとする課題】しかしながら、図４に
示すように、個々の電極が電気的に独立した状態では、
ＴＦＴアレイ完成後の静電気の影響により、ＴＦＴ特性
がシフトしてしまったり、データ線１２とアドレス線１
１間に層間短絡が発生することが知られており、図５に
示すように、ＴＦＴアレイパターンでは各配線を電気的
に短絡することが、従来から実施されている。この短絡
用配線１６はＬＣＤパネル化工程において切断により分
離される。

【００１２】このような短絡用配線を有する状態では、
前記したＴＦＴアレイの検査方法で可能なのはパターン
検査のみである。

【００１３】したがって、短絡用配線１６が存在しても
欠陥検出を可能とするために、アドミタンス測定法で
は、図６に示すように、短絡用配線１６とそれに繋がる
各接続端子２１，２２，２３間に抵抗１７を形成する必
要がある。この抵抗値が欠陥の検出精度に関わるため、
ＴＦＴ工程で用いるフォトマスク設計時の大きな負担と
なっている。

【００１４】また、測定に際しては微少な電圧・電流を
計測することが必要で、更に欠陥を判定するためには測
定データを高速に演算処理する必要がある。

【００１５】更に、近年は製造技術の進歩により、１枚
のガラス基板に複数のＴＦＴアレイを形成し、量産効果
を高めるようにしている。

【００１６】図７はかかる従来の多面取り薄膜トランジ
スタアレイ基板の平面図である。

【００１７】この図に示すように、ガラス基板８０上に
は複数のＴＦＴアレイ領域１が形成されており、データ
線１２、アドレス線１１、補助容量線１３はそれぞれ短
絡用配線３に接続されている。図７では省略している
が、更に、各配線ごとに、図５に示すように、静電気保
護素子４を有する第１の短絡用配線３０が設けられてい
る。

【００１８】一方、光学的検査法は、全くの非接触測定
であるが、あくまでパターン異常を伴う欠陥しか検出で
きない。すなわち、パターン異常を伴わない場合が多い
層間短絡は検出できない。

【００１９】さらには、静電気対策のため各電極間が短
絡用配線により電気的に短絡されている場合は、ＴＦＴ
アレイ完成後に簡易な導通検査により、層間短絡の有無
を判断することができないという問題点があった。

【００２０】すなわち、層間短絡の有無の検査が必要で
ある理由としては、ＴＦＴアレイにおいて発生する欠陥
は、パターン異常を伴うことが多く、パターン検査によ
り層間短絡以外の欠陥については検出可能であり、また
前述のアドミタンス測定法のような、プロービングが必
要な電気的検査は、ＴＦＴアレイ基板表面を汚染した
り、傷つける危険性と、数百から数千本の端子をプロー
ビングする必要があることから、プロービングピンと各
端子のコンタクト不良の不安が常につきまとうためであ
る。

【００２１】しかしながら、層間短絡はパターン異常を
伴わない場合が多い上、欠陥としては非常に重大なもの
である。

【００２２】本発明は、上記問題点を解決するために、
以上述べた１枚の基板上に複数のＴＦＴアレイが配置さ
れたＴＦＴアレイ基板完成後に、簡易な導通検査によ
り、層間短絡が検査可能でコンタクト点数が少なく、か
つ短絡発生面が特定可能な短絡用配線を有する多面取り
ＴＦＴアレイ基板及びその検査方法を提供することを目
的とする。

【００２３】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ｉ〕１枚の基板上に薄膜トランジスタアレイをｍ行ｎ
列（但しｍ＞１，ｎ＞１）のマトリックス状に複数配置
した多面取り薄膜トランジスタアレイ基板において、各
薄膜トランジスタアレイの短絡用配線を、互いに電気的
に分離した、当該薄膜トランジスタアレイを構成する複
数のアドレス線を短絡する第１の短絡用配線と、当該薄
膜トランジスタアレイを構成する複数のデータ線を短絡
する第２の短絡用配線と、当該薄膜トランジスタアレイ
を構成する複数の補助容量線を短絡する第３の短絡用配
線とで構成するとともに、 各々の薄膜トランジスタアレ
イの前記第１の短絡用配線を行単位で互いに連結する第
４の短絡用配線と、各々の薄膜トランジスタアレイの前
記第２の短絡用配線を列単位で互いに連結する第５の短
絡用配線と、各々の薄膜トランジスタアレイの前記第３
の短絡用配線を斜め対角列単位で互いに連結する第６の
短絡用配線とを具備するようにしたものである。

【００２４】〔II〕１枚の基板上に薄膜トランジスタア
レイをｍ行ｎ列（但しｍ＞１，ｎ＞１）のマトリックス
状に複数配置した多面取り薄膜トランジスタアレイ基板
において、各薄膜トランジスタアレイの短絡用配線を、
互いに電気的に分離した、当該薄膜トランジスタアレイ
を構成する複数のアドレス線を短絡する第１の短絡用配
線と、当該薄膜トランジスタアレイを構成する複数のデ
ータ線を短絡する第２の短絡用配線と、当該薄膜トラン
ジスタアレイを構成する複数の補助容量線を短絡する第
３の短絡用配線とで構成するとともに、 各々の薄膜トラ
ンジスタアレイの前記第１の短絡用配線を行単位で互い
に連結する第４の短絡用配線と、各々の薄膜トランジス
タアレイの前記第２の短絡用配線を列単位で互いに連結
する第５の短絡用配線と、各々の薄膜トランジスタアレ
イの前記第３の短絡用配線を斜め対角列単位で互いに連
結する第６の短絡用配線と、 多面取り薄膜トランジスタ
アレイ基板の外周に配置される短絡リングとを設け、 該
短絡リングと、前記第４の短絡用配線、前記第５の短絡
用配線、前記第６の短絡用配線との間に静電気保護素子
を接続するようにしたものである。

【００２５】〔III 〕１枚の基板上に薄膜トランジスタ
アレイをｍ行ｎ列（但しｍ＞１，ｎ ＞１）のマトリック
ス状に複数配置した多面取り薄膜トランジスタアレイ基
板の検査方法において、 各薄膜トランジスタアレイの短
絡用配線を、互いに電気的に分離した、当該薄膜トラン
ジスタアレイを構成する複数のアドレス線を短絡する第
１の短絡用配線と、当該薄膜トランジスタアレイを構成
する複数のデータ線を短絡する第２の短絡用配線と、当
該薄膜トランジスタアレイを構成する複数の補助容量線
を短絡する第３の短絡用配線とで構成するとともに、 各
々の薄膜トランジスタアレイの前記第１の短絡用配線を
行単位で互いに連結する第４の短絡用配線と、各々の薄
膜トランジスタアレイの前記第２の短絡用配線を列単位
で互いに連結する第５の短絡用配線と、各々の薄膜トラ
ンジスタアレイの前記第３の短絡用配線を斜め対角列単
位で互いに連結する第６の短絡用配線とを設け、 検査を
すべき所定の行の第４の短絡用配線と所定の列の第５の
短絡用配線との間に直流電圧を印加することによる所定
の行及び所定の列で決定される所定の薄膜トランジスタ
アレイにおける各アドレス線と各データ線との間の層間
短絡の検査と、検査をすべき所定の列の第５の短絡用配
線と所定の斜め対角列の第６の短絡用配線との間に直流
電圧を印加することによる所定の列及び所定の斜め対角
列で決定される所定の薄膜トランジスタアレイにおける
各データ線と各補助容量線との間の層間短絡の検査と、
検査をすべき所定の行の第４の短絡用配線と所定の斜め
対角列の第６の短絡用配線との間に直流電圧を印加する
ことによる所定の行及び所定の斜め対角列で決定される
所定の薄膜トランジスタアレイにおける各アドレス線と
各補助容量線との間の層間短絡の検査とを、必要回数繰
り返すことにより、層間短絡の生じている薄膜トランジ
スタアレイの特定を可能にするようにしたものである。

【００２６】

【作用】本発明によれば、１枚の基板上に薄膜トランジ
スタアレイをｍ行ｎ列（但しｍ＞１，ｎ＞１）のマトリ
ックス状に複数配置した多面取り薄膜トランジスタアレ
イ基板において、各薄膜トランジスタアレイの短絡用配
線を、互いに電気的に分 離した、当該薄膜トランジスタ
アレイを構成する複数のアドレス線を短絡する第１の短
絡用配線と、当該薄膜トランジスタアレイを構成する複
数のデータ線を短絡する第２の短絡用配線と、当該薄膜
トランジスタアレイを構成する複数の補助容量線を短絡
する第３の短絡用配線とで構成するとともに、 各々の薄
膜トランジスタアレイの前記第１の短絡用配線を行単位
で互いに連結する第４の短絡用配線と、各々の薄膜トラ
ンジスタアレイの前記第２の短絡用配線を列単位で互い
に連結する第５の短絡用配線と、各々の薄膜トランジス
タアレイの前記第３の短絡用配線を斜め対角列単位で互
いに連結する第６の短絡用配線とを設け、その短絡用配
線にはプロービングのための端子を基板端部に形成す
る。

【００２７】したがって、簡易な計測器（例えば、テス
ター等）により、薄膜トランジスタの層間短絡の検査及
びその結果、層間短絡を生じている不良ＴＦＴアレイが
ある場合には、その不良ＴＦＴアレイの特定を可能にす
ることができる。

【００２８】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。

【００２９】図１は本発明の第１実施例を示す多面取り
薄膜トランジスタアレイ基板の構成図、図２はその個々
の薄膜トランジスタアレイの構成図である。

【００３０】図に示すように、６は配線種別毎に分離形
成された短絡用配線を有する個々のＴＦＴアレイ、１１
はＴＦＴアレイの両側から導出されるアドレス線（図で
は、左右に導出される）、１２はＴＦＴアレイの両側か
ら導出されるデータ線（図では、上下に導出される）、
１３はＴＦＴアレイの両側から導出される補助容量線
（図では左右に配置）、２１はアドレス線端子（図で
は、左側のみに配置）、２２はデータ線端子（図では、
上側のみに配置）、２３は補助容量線端子（図では左上
と右下に配置）、３１はアドレス線短絡用配線、３２は
データ線短絡用配線、３３は補助容量線短絡用配線であ
る。

【００３１】図１においては、ＴＦＴアレイを３行３列
の複数個多面取りした場合を示している。

【００３２】ここで、図２に示すように、個々のＴＦＴ
アレイ（表示領域）１ではアドレス線１１、データ線１
２、補助容量線１３は、それぞれのアドレス線端子２
１、データ線端子２２、補助容量線端子２３から表示領
域１へ導入され、表示領域１を通って、それぞれの表示
領域１の対向する辺に取り出されている。

【００３３】さらに、それぞれ表示領域１の両側で、ア
ドレス線１１はアドレス線短絡用配線３１に、データ線
１２はデータ線短絡用配線３２に、補助容量線１３は補
助容量線短絡用配線３３に接続されている。

【００３４】したがって、この段階でアドレス線短絡用
配線３１、データ線短絡用配線３２、補助容量線短絡用
配線３３は電気的に独立である。このＴＦＴアレイ１に
おいても、図５に示すような静電気保護素子４が形成さ
れているが、図２では省略されている。

【００３５】そこで、このような、図２に示されるＴＦ
Ｔアレイ１を、図１に示すように、アドレス線１１は行
単位に連結した短絡用配線４１、データ線１２は列単位
に連結した短絡用配線４２、補助容量線１３は斜め対角
列単位に連結した短絡用配線４３をそれぞれ形成し、基
板周辺部に、アドレス線検査用端子５１ａ，５１ｂ，５
１ｃ、データ線検査用端子５２ａ，５２ｂ，５２ｃ、補
助容量線検査用端子５３ａ，５３ｂ，５３ｃ，５３ｄ，
５３ｅをそれぞれ配置する。

【００３６】そこで、例えば、１行１列に配置されたＴ
ＦＴアレイ１を検査するには、アドレス線検査用端子５
１ａ−データ線検査用端子５２ａ間、データ線検査用端
子５２ａ−補助容量線検査用端子５３ｃ間、アドレス線
検査用端子５１ａ−補助容量線検査用端子５３ｃ間の抵
抗値を測定すれば、その抵抗値から容易に層間ショート
の発生を、他の面（即ち、他のＴＦＴアレイ）で発生し
た層間ショートの影響を受けること無しに検知すること
ができる。

【００３７】同様にして、１枚の基板上に配置された全
てのＴＦＴを検査することが可能であり、全て基板周辺
部でのプロービングであるため、配置されたＴＦＴアレ
イを損傷する恐れもない。

【００３８】図８は本発明の第２実施例を示す静電気保
護素子を有する多面取り薄膜トランジスタアレイ基板の
構成図である。

【００３９】この実施例においては、上記第１実施例に
加えて、更に、静電気に対する耐性を上げるために、短
絡用配線各端子間（アドレス線検査用端子５１−データ
線検査用端子５２間、データ線検査用端子５２−補助容
量線検査用端子５３間、アドレス線検査用端子５１−補
助容量線検査用端子５３間）に静電気保護素子６０を形
成するようにしている。

【００４０】図８に示すように、ＴＦＴアレイが多面取
りされるように配置された最外周に短絡用リング５５を
設け、この短絡用リング５５は、データ線短絡用配線３
２と補助容量線短絡用配線３３を形成するために用いた
金属層を組み合わせて形成する。

【００４１】この短絡用リング５５と各短絡用配線両端
間に静電気に対する静電気保護素子６０を形成した。

【００４２】次に、静電気保護素子として空間電荷制限
電流（ＳＣＬＣ）素子を用いる場合について説明する。

【００４３】空間電荷制限電流素子は、空間電荷制限電
流（Ｓｐａｃｅ Ｃｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕ
ｒｒｅｎｔ）で電圧電流特性が規定され、非線形な電圧
電流特性を持つ２端子素子（ＳＣＬＣ素子）である。

【００４４】図９はかかる空間電荷制限電流素子を用い
た場合の構成図であり、図９（ａ）はその平面図、図９
（ｂ）は図９（ａ）のＡ−Ａ線断面図である。

【００４５】図に示すように、ガラス基板８０上に短絡
用配線８１をパターニングし、その上にＴＦＴのゲート
絶縁膜８２を形成し、このゲート絶縁膜８２上にアモル
ファスシリコンからなる半導体膜８３、オーミック層８
４からなる電極を形成し、その上に短絡用配線８５を形
成し、保護膜８６で覆う。

【００４６】このような構造を有するＳＣＬＣ素子は、
図１０に示すような電圧−電流特性を有しており、層間
ショートを検査する場合の電圧（１０Ｖ以下）では、ほ
とんど電流が流れず、静電気による高電圧が印加された
場合は電流が流れてアドレス線、データ線、補助容量線
間の電位差が解消される。なお、図１０において、縦軸
は電流〔Ａ〕、横軸は電圧〔Ｖ〕である。

【００４７】次に、静電気保護素子としてＴＦＴを用い
る場合について説明する。

【００４８】図１１は、静電気保護素子としてＴＦＴを
用いる場合の構成図であり、図１１（ａ）はそのＴＦＴ
の平面図、図１１（ｂ）は図１１（ａ）のＢ−Ｂ線断面
図である。

【００４９】これらの図において、８０はガラス基板で
あり、このガラス基板８０上に短絡用配線８１をパター
ニングし、その短絡用配線８１間にゲート絶縁膜８２を
形成し、その上に短絡用配線８５をパターニングし、そ
の短絡用配線８５の中央にはアモルファスシリコンから
なる半導体膜８３、オーミック層８４からなる電極を形
成し、その上に保護膜８６を堆積する。このようにし
て、ＴＦＴ７５を形成する。

【００５０】このように、短絡用配線８１と短絡用配線
８５が対向する分離部分に、表示領域のＴＦＴと同様に
形成されるＴＦＴ７５を静電気保護素子として形成し
た。

【００５１】ここでは、ＴＦＴを２個並列に接続し、そ
れぞれのゲート８０ａ，８０ｂを、１個のＴＦＴのゲー
ト８０ａは短絡用配線８１へ、もう１個のＴＦＴのゲー
ト８０ｂは短絡用配線８５に接続し、短絡用配線８１と
短絡用配線８５のどちらかが静電気により帯電しても、
どちらかの静電気保護素子であるＴＦＴがＯＮ状態にな
って、短絡用配線８１と短絡用配線８５が同電位に保た
れているようにした。また、層間短絡を検査する際の直
流低電圧に対してはほぼ絶縁状態が達成される。

【００５２】次に、静電気保護素子として抵抗体を用い
る場合について説明する。

【００５３】図１２は、静電気保護素子として抵抗体を
用いる場合の構成図であり、図１２（ａ）はその平面
図、図１２（ｂ）は図１２（ａ）のＣ−Ｃ線断面図であ
る。

【００５４】図に示すように、ガラス基板８０上に短絡
用配線８１をパターニングし、その上にＴＦＴのゲート
絶縁膜８２を形成し、このゲート絶縁膜８２上に個々の
ＴＦＴアレイ（表示領域）１において画素電極として用
いられる透明電極を蛇行させ細線状に加工して必要な抵
抗値を有する抵抗体８７を得る。その上に短絡用配線８
５を形成し、保護膜８６で覆う。

【００５５】このように、静電気保護素子として抵抗体
を用いる場合は、電圧電流特性が、ＴＦＴや空間電荷制
限電流素子と相違して線形であるために、ＴＦＴ形成の
ために成膜する薄膜（アモルファスシリコンや金属薄
膜）を用いて、この薄膜を細線状にパターニングして抵
抗体を形成し、その抵抗値として、駆動（測定）上の障
害とならない抵抗値を得る必要がある。

【００５６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００５７】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、１枚の基板上に薄膜トランジスタアレイをｍ行
ｎ列（但しｍ＞１，ｎ＞１）に複数配置した多面取り薄
膜トランジスタアレイ基板において、アドレス線、デー
タ線、補助容量線を、それぞれ行単位、列単位、斜め対
角列単位に連結した短絡用配線を形成するようにしたの
で、基板上に配置された個々のＴＦＴアレイの層間短絡
検査を、配置された他のＴＦＴアレイの影響を受けるこ
となく確実に検査することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す多面取り薄膜トラン
ジスタアレイ基板の構成図である。

【図２】本発明の第１実施例を示す多面取り薄膜トラン
ジスタアレイ基板の個々の薄膜トランジスタアレイの構
成図である。

【図３】従来のＴＦＴアレイの検査法を示す図である。

【図４】従来のＴＦＴアレイの構成図である。

【図５】従来の短絡用配線と静電気保護素子を有するＴ
ＦＴアレイの構成図である。

【図６】従来の短絡用配線と抵抗とを有するＴＦＴアレ
イの構成図である。

【図７】従来の多面取り薄膜トランジスタアレイ基板の
構成図である。

【図８】本発明の第２実施例を示す静電気保護素子を有
する多面取り薄膜トランジスタアレイ基板の構成図であ
る。

【図９】本発明の第２実施例を示す多面取り薄膜トラン
ジスタアレイ基板の静電気保護素子として空間電荷制限
電流素子を用いた場合の構成図である。

【図１０】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子としての空間電荷
制限電流素子の電圧・電流特性図である。

【図１１】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子としてＴＦＴを用
いた場合の構成図である。

【図１２】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子として抵抗体を用
いた場合の構成図である。

【符号の説明】

１ 個々のＴＦＴアレイ（表示領域） ６ 個々のＴＦＴアレイ １１ アドレス線 １２ データ線 １３ 補助容量線 ２１ アドレス線端子 ２２ データ線端子 ２３ 補助容量線端子 ３１ アドレス線短絡用配線 ３２ データ線短絡用配線 ３３ 補助容量線短絡用配線 ４１ 行単位に連結した短絡用配線 ４２ 列単位に連結した短絡用配線 ４３ 斜め対角列単位に連結した短絡用配線 ５１ａ，５１ｂ，５１ｃ アドレス線検査用端子 ５２ａ，５２ｂ，５２ｃ データ線検査用端子 ５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ 補助容量
線検査用端子 ５５ 短絡用リング ６０ 静電気保護素子 ７５ ＴＦＴ ８０ ガラス基板 ８０ａ，８０ｂ ゲート ８１，８５ 短絡用配線 ８２ ゲート絶縁膜 ８３ 半導体膜（アモルファスシリコン） ８４ オーミック層 ８６ 保護膜 ８７ 抵抗体

フロントページの続き (56)参考文献 特開 平２−222925（ＪＰ，Ａ) 特開 平６−59281（ＪＰ，Ａ) 特開 平６−59282（ＪＰ，Ａ) 特開 平２−198424（ＪＰ，Ａ) 特開 平２−186326（ＪＰ，Ａ) 特開 平２−251931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/13 101 G02F 1/1343 G02F 1/1345

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 １枚の基板上に薄膜トランジスタアレイ
   をｍ行ｎ列（但しｍ＞１，ｎ＞１）のマトリックス状に
   複数配置した多面取り薄膜トランジスタアレイ基板にお
   いて、 各薄膜トランジスタアレイの短絡用配線を、互いに電気
   的に分離した、当該薄膜トランジスタアレイを構成する
   複数のアドレス線を短絡する第１の短絡用配線と、当該
   薄膜トランジスタアレイを構成する複数のデータ線を短
   絡する第２の短絡用配線と、当該薄膜トランジスタアレ
   イを構成する複数の補助容量線を短絡する第３の短絡用
   配線とで構成するとともに、 各々の薄膜トランジスタアレイの前記第１の短絡用配線
   を行単位で互いに連結する第４の短絡用配線と、各々の
   薄膜トランジスタアレイの前記第２の短絡用配線を列単
   位で互いに連結する第５の短絡用配線と、各々の薄膜ト
   ランジスタアレイの前記第３の短絡用配線を斜め対角列
   単位で互いに連結する第６の短絡用配線とを具備するこ
   とを特徴と する多面取り薄膜トランジスタアレイ基板。
2. 【請求項２】 １枚の基板上に薄膜トランジスタアレイ
   をｍ行ｎ列（但しｍ＞１，ｎ＞１）のマトリックス状に
   複数配置した多面取り薄膜トランジスタアレイ基板にお
   いて、 各薄膜トランジスタアレイの短絡用配線を、互いに電気
   的に分離した、当該薄膜トランジスタアレイを構成する
   複数のアドレス線を短絡する第１の短絡用配線と、当該
   薄膜トランジスタアレイを構成する複数のデータ線を短
   絡する第２の短絡用配線と、当該薄膜トランジスタアレ
   イを構成する複数の補助容量線を短絡する第３の短絡用
   配線とで構成するとともに、 各々の薄膜トランジスタアレイの前記第１の短絡用配線
   を行単位で互いに連結する第４の短絡用配線と、各々の
   薄膜トランジスタアレイの前記第２の短絡用配線を列単
   位で互いに連結する第５の短絡用配線と、各々の薄膜ト
   ランジスタアレイの前記第３の短絡用配線を斜め対角列
   単位で互いに連結する第６の短絡用配線と、 多面取り薄膜トランジスタアレイ基板の外周に配置され
   る短絡リングとを設け、 該短絡リングと、前記第４の短絡用配線、前記第５の短
   絡用配線、前記第６の短絡用配線との間に静電気保護素
   子を接続したことを特徴とする多面取り薄膜トランジス
   タアレイ基板。
3. 【請求項３】 前記静電気保護素子は空間電荷制限電流
   で電圧電流特性が規定される空間電荷制限電流素子であ
   ることを特徴とする請求項２記載の薄膜トランジスタア
   レイ。
4. 【請求項４】 前記静電保護素子はＴＦＴであることを
   特徴とする請求項２記載の薄膜トランジスタアレイ。
5. 【請求項５】 前記静電保護素子は抵抗体であることを
   特徴とする請求項２記載の薄膜トランジスタアレイ。
6. 【請求項６】 １枚の基板上に薄膜トランジスタアレイ
   をｍ行ｎ列（但しｍ＞１，ｎ＞１）のマトリックス状に
   複数配置した多面取り薄膜トランジスタアレイ基板の検
   査方法において、 各薄膜トランジスタアレイの短絡用配線を、互いに電気
   的に分離した、当該薄膜トランジスタアレイを構成する
   複数のアドレス線を短絡する第１の短絡用配線と、当該
   薄膜トランジスタアレイを構成する複数のデータ線を短
   絡する第２の短絡用配線と、当該薄膜トランジスタアレ
   イを構成する複数の補助容量線を短絡する第３の短絡用
   配線とで構成するとともに、 各々の薄膜トランジスタアレイの前記第１の短絡用配線
   を行単位で互いに連結する第４の短絡用配線と、各々の
   薄膜トランジスタアレイの前記第２の短絡用配線を列単
   位で互いに連結する第５の短絡用配線と、各々の薄膜ト
   ランジスタアレイの前記第３の短絡用配線を斜め対角列
   単位で互いに連結する第６の短絡用配線とを設け、 検査をすべき所定の行の第４の短絡用配線と所定の列の
   第５の短絡用配線との間に直流電圧を印加することによ
   る所定の行及び所定の列で決定される所定の薄膜トラン
   ジスタアレイにおける各アドレス線と各データ線との間
   の層間短絡の検査と、検査をすべき所定の列の第５の短
   絡用配線と所定の斜め対角列の第６の短 絡用配線との間
   に直流電圧を印加することによる所定の列及び所定の斜
   め対角列で決定される所定の薄膜トランジスタアレイに
   おける各データ線と各補助容量線との間の層間短絡の検
   査と、検査をすべき所定の行の第４の短絡用配線と所定
   の斜め対角列の第６の短絡用配線との間に直流電圧を印
   加することによる所定の行及び所定の斜め対角列で決定
   される所定の薄膜トランジスタアレイにおける各アドレ
   ス線と各補助容量線との間の層間短絡の検査とを、必要
   回数繰り返すことにより、層間短絡の生じている薄膜ト
   ランジスタアレイの特定を可能にすることを特徴とする
   多面取り薄膜トランジスタアレイ基板の検査方法。