JPH02251931A

JPH02251931A - アクティブマトリックスアレイ

Info

Publication number: JPH02251931A
Application number: JP1075362A
Authority: JP
Inventors: Hiroshi Takahara; 博司高原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-27
Filing date: 1989-03-27
Publication date: 1990-10-09
Anticipated expiration: 2010-12-06
Also published as: JPH07113727B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はアクティブマトリックス型液晶表示パネルに用
いるアクティブマトリックスアレイに関するものである
。

従来の技術近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示パネルでは表示コントラストや応答速度が低下する
ため各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示パネルが利用されつつある。前記
液晶表示パネルには数万個以上のスイッチング素子とし
ての薄膜トランジスタ（以後、ＴＰＴと呼ぶ）が形成さ
れたアクティブマトリックスアレイを用いる必要がある
。゛現在の技術では前記ＴＰＴをすべて無欠陥で形成す
ることは困難である。そして、液晶表示パネル形成後検
査をおこない良否の判定をおこなう必要がある。したが
って高速に検査が可能なアクティブマトリックスアレイ
が待ち望まれている。以下、図面を参照しながら従来の
アクティブマトリックスアレイについて説明する。第６
図は従来のアクティブマトリックスアレイの模式図であ
る。第６図において６０１はショートリング、１０８は
ソース信号線１０９はゲート信号線、１２３はソース信
号線１０８とゲート信号線１０９の両端に形成された検
査電極、１２０はソース信号線駆動用ＩＣ（以後、ソー
スドライブＩＣと呼ぶ）と接続するための端子電極（以
後、ソースＩＣ接続電極と呼ぶ）、１２１はゲート信号
線駆動用ＩＣ（以後、ゲートドライブＩＣと呼ぶ）と接
続するための端子電極（以後、ゲートＩＣ接続電極と呼
ぶ）、ｅＩ””ｅ２６、ｆｌ　〜ｆ！６はショートリン
グ６０１と各信号線との切断点である。なお、第６図で
スイッチング素子としてのＴＰＴはソース信号線１０８
とゲート信号線１０９の交点部に形成されるが、図面で
は省略している。以上のことは以下の図面に対しても同
様である。

第６図で明らかなように、従来のアクティブマトリック
スアレイは、基板の周辺にショートリングが形成され、
前記ショートリングとゲートおよびソースＩＣ接続電極
間との短絡が形成されている。また前記短絡部にはレー
ザ光などにより切断するための短絡部が形成されている
。

発明が解決しようとする課題従来のアクティブマトリックスアレイの課題を明らかに
するため、従来のアクティブマトリックスアレイの検査
方法について説明する。まず従来のアクティブマトリッ
クスアレイはショートリングから切断部ｅｌｘｅ、。お
よびｆ、〜ｆ２゜をレーザ光にて加工されて切り離され
る。以上の状態に加工されたのちアクティブマトリック
スアレイは検査される。以下、従来のアクティブマトリ
ックスアレイの検査方法について説明する。

第７図は従来のアクティブマトリックスアレイ検査方法
の説明図である。第７図において、Ｇ。

〜Ｇ、はゲート信号線、Ｓ１〜Ｓ、。はソース信号線、
Ｔ　Ｍ　＋　＋〜Ｔ　Ｍ　４９はＴＦＴＳＰ＋＋〜Ｐ４
９は絵素電極、４０６はゲート信号線Ｇ、とソース信号
線Ｓ。

の交点部に発生した短絡欠陥（以後、クロスショートと
呼ぶ）、７０２・　７０３はプローブ、７０１は抵抗値
測定手段である。なお、第７図の液晶表示パネルは１絵
素に１つのＴＰＴを形成したものを示している。まず、
プローブ７０３をソース信号線ｓＩに圧接し、またプロ
ーブ７０２をゲート信号線ＧＩに圧接する。次に抵抗値
測定手段７０１を用いて、ゲート信号線Ｇ、とソース信
号線ＳＩの交点部の抵抗値を測定する。正常な場合、抵
抗値は無限大に、クロスショートが発生している場合は
ほぼ信号線の配線抵抗骨が測定される。以上の動作を順
次プローブ７０２を移動させてのゲート信号線に対して
おこなう。また同様にプローブ７０３をソース信号線Ｓ
２に圧接し、プローブ７０２を順次移動さ、せてソース
信号線Ｓ２とゲート信号線間の交点部の抵抗値を測定し
ていく。以上の方法によりプローブ７０２・　７０３を
用いて、すべてのアクティブマトリックスアレイのゲー
ト信号線とソース信号線間の交点の抵抗値を測定する。

第７図のアクティブマトリックスアレイではプローブ７
０３をソース信号線Ｓ４に圧接し、プローブ７０２をゲ
ート信号線Ｇ、に圧接して、その抵抗値を測定した場合
、通常よりも低い抵抗値が測定されるため、クロスショ
ート４０６を検出することができる。

しかしながら従来のアクティブマトリックスアレイでは
、検査時にショートリングより各信号線を切りはなしプ
ローブを液晶アクティブマトリックスアレイの各信号線
に圧接していく必要がある。

したがって位置決め時間に非常に長時間を要する。

たとえばゲート信号線が２００本、ソース信号線が２０
０本とし、−点あたりの位置決め時間が１秒とすると４
万秒となり、１パネルあたり１０時間以上の長時間を要
し、とても製造工程としては用いることができない。ま
た、プローブを信号線に圧接していくため、プローブの
接触不良およびプローブによるアクティブマトリックス
アレイの破損が生じる。その上、ゲート信号線およびソ
ース信号線を周辺部に形成されたショートリングから個
々に分離して検査をおこなうため、アクティブマトリッ
クスアレイが、静電気に対して弱くなる。したがって検
査工程時にアクティブマトリックスアレイのに各信号線
に静電気が飛びこみ、ＴＰＴなどを静電破壊するという
課題があった。

課題を解決するための手段従来のアクティブマトリックスアレイの課題を解決する
ため、本発明のアクティブマトリックスアレイは、複数
本のＴＰＴが接続された信号線が第１の導体配線に接続
され、第２の導体配線に前記複数の第１の導体配線が接
続されているものである。

作用本発明のアクティブマトリックスアレイは、ソース信号
線を１０本以上を短絡・共通にし、かつ前記共通にした
ブロックごとに周辺部に形成された、ショートリングに
接続している。したがって、欠陥検査では、まずブロッ
クごとに検査をおこない、前記ブロック内に欠陥が発生
している場合、各信号線を単独に分離して検査をおこな
うことができる。

実施例以下、本発明のアクティブマトリックスアレイの一実施
例について図面を参照しながら説明する。

第１図は本発明のアクティブマトリックスアレイの模式
図である。第１図において、１０１はショートリング、
１０２〜１０７は複数本のソース信号線を共通にするシ
ョートリング（以後、ブロックショートリングと呼ぶ）
、１０８はソース信号線、１０９はゲート信号線、１１
０〜１１３はショートリング１１０に接続された検査電
極、１１４〜１１９はブロックショートリングに接続さ
れた検査電極（以後、ブロック検査電極と呼ぶ）、１２
０・　１２１は駆動用ＩＣの端子電極と各信号線との接
続をとるためのＩＣ接続電極、１２２・　１２３は各信
号線の両端に形成された検査電極、ａ、〜ａ４　・ｂＩ
−ｂ、・Ｃ１〜ｃｔｏ・ｄ、−ｄ、。は切断部である。

第１図で明らかなように、ソース信号線１０８およびゲ
ート信号線１０９の両端には検査電極１２２および１２
３が形成されている。前記電極は各ソース信号線の断線
検査に用いられる。また、前記電極は一端にはＩＣ接続
電極１２０または１２１が形成される。ＩＣ接続電極１
２０は切断部ｄ、（ただしｎ＝１〜３０）を介してブロ
ックショートリングと接続され、ＩＣ接続電ｇ１１２１
は切断部ＣＭ　　（ただしｍ−１〜２０）を介してショ
ートリング１０１と接続される。さらにブロックショー
トリングにはプローブを圧接するブロック検査電極が形
成され、前記検査電極は切断部す、（ただし、ｉ＝１〜
６）を介して、ショートリング１０１と接続される。ま
たショートリング１０１の四辺には検査電極１１０〜１
１３が形成される。第２図はブロック検査電極近傍の一
部拡大平面図である。第２図において２０１は第１図の
ｂｉに相当する切断部、２０２はソース信号線、２０３
はブロックショートリング、２０４は第１図のｄ、に相
当する切断部である。駆動ＩＣは第２図の点線に示す箇
所に配置・接続される。

通常ブロックショートリングはＡＩ−Ｃ，などの２層以
上の多層に形成されるが、切断部はレーザ光で切断加工
が容易なように、Ｏｒなどの比較的光吸収のよい薄膜を
５０００Å以下に形成される。第３図は第１図の切断部
のａ＞　　（ただしｊ＝１〜４）近傍の一部拡大平面図
である。第３図において３０１は切断部である。前記切
断部もレーザ光による加工性がよいように、ショートリ
ングの幅よりも狭く形成され、また薄膜もＣ，、などを
５ｏｏｏÅ以下の膜原に形成される。

以下、本発明のアクティブマトリックスアレイの効果を
明らかにするため、本発明のアクティブマトリックスア
レイの検査方法について説明する。

まず、第１図の切断部ａ＋％ａｍにレーザ光を照射し切
断する。なお、ここでは第１図において一番上のゲート
信号線を一番目（Ｇ１と表わす）、一番下のゲート信号
線をｍ番目（Ｇ、と表わす）とし、また一番左はしのゲ
ート信号線を一番目（Ｓ＋　と表わす）、一番右はしの
ゲート信号線をｎ番目（Ｓ７と表わす）とする。次に検
査電極１１０および１１２にプローブ（図示せず）圧接
し、前記プローブ間の抵抗値を測定する。奇数番目のゲ
ート信号線偶数番目のゲート信号線と偶数番目のゲート
信号線に隣接ショートが発生していた場合、抵抗値は非
常に低く検出されることより、前記欠陥を検出すること
ができる。同様に検査電極１１３と１１１にプローブを
圧接し、前記プローブ間の抵抗値を測定することにより
、奇数番目のソース信号線と偶数番目のソース信号線に
隣接ショートが発生していることを検出することができ
る。

また、検査電極１１０にプローブを圧接し、検査電極１
１３および１１１にプローブを圧接することにより、奇
数番目のゲート信号線と偶数番目のソース信号線または
奇数番目のソース信号線とのクロスショートの検査をお
こなうことができ、同様に検査電極１１２にプローブを
圧接し、検査電極１１３および１１１にプローブを圧接
することにより、偶数番目のゲート信号線と偶数番目の
ソース信号線または奇数番目のソース信号線とのクロス
ショートの検査をおこなうことができる。以上の検査工
程をおこない、欠陥が検出されなかった場合は、対向電
極が形成された基板が取りつけられ、液晶を注入したの
ち、ｂ、−ｂ、　　・ｃ、〜ｃｇｏ・ｄ、〜ｄ、。の切
断部が切断され、駆動用ＩＣが積載されて液晶表示パネ
ルとなる。欠陥が検出された場合は、切断部す、−ｂ、
が切断され、ブロック検査工程をおこなう。以下、ブロ
ック検査工程について説明する。これも前述の検査工程
と同様に、プローブを検査電極１１４・　１１７．　１
１５・１１８．１１６・１１９に圧接し、各状態での抵
抗値を測定していく。

以上の方法により、各ブロックでのソース信号線の隣接
ショート欠陥を検出することができる。同様にクロスシ
ョートもプローブを検査電極１１０または検査電極１１
２に圧接し、他方のプローブを検査電極１１４〜１１９
に圧接し抵抗値を測定することにより、各状態でのブロ
ッククロスショートを検出することができる。各ブロッ
クで欠陥が検出された場合は、さらにｄ、−ｄ、。の所
定の切断部を切断し、かつ検査電極１２２を用いること
により検査をおこなう。以上の検査終了後、必要な修正
をおこなった後、前記基板上に対向電極が形成された基
板を取りつけ、前述の基板間に液晶を注入・封止する。

次に切断部ｂ＋””ｂ６　・ｃ、ｘｃ、。を切断する。

前記切断部はレーザ光により容易に切断でき、また切断
処理が容易なように、各切断部は直線上の位置に形成さ
れている。次に、ゲート信号線にゲートドライブＩＣを
接続する。前記ゲートドライブＩＣを接続するのはクロ
スショートおよび点欠陥などを高速に検出するためであ
る。

以下、クロスショートおよび点欠陥検査工程を第２検査
工程と呼び、以下に説明する。第４図および第５図は第
２検査工程の説明図である。ただし、説明を容易にする
ため、さらに第１図よりも信号線数を減少させ簡略して
描いている。また説明に不良な部分は省略している。

以後、図面を参照しながら、第２検査工程について説明
する。第４図および第５図において、Ｇ、〜Ｇ、はゲー
ト信号線、３１””’Ｓ１０はソース信号線、ＴＳｚ−
ＴＳ４＊はＭ　１１〜Ｔ　Ｍ　ａ　ｑはＴＦＴ、Ｐ、〜
Ｐ４９は絵素電極、４０６はクロスショート、５０３は
ＴＦＴのＴ　Ｍ　ｓ　ｚのソース・ドレイン間に発生し
た短絡欠陥（以後、Ｓ−Ｄショートと呼ぶ）、ｋｌ　＝
に４　　・ｎｌ　＝ｎ＋ｏ’　ｍ＋　〜ｍｔｏは検査電
極、Ｌ−ｊ＋。は切断部である。第４図および第５図で
あきらかなように、パネルは１絵素に２つのＴＰＴを形
成し、一方が不良の場合、他方のＴＰＴで正常表示がお
こなえるように冗表構成をとっている。前述の冗表構成
のパネルは欠陥位置を検出できるが特に重要である。な
お、ソース信号線は１本おきに複数本共通に短絡されて
形成されており、図面では共通本数は非常に少なく描か
れているが、通常１０数本以上の信号線が共通にされる
。

まず、第４図を用いてパネルのクロスショート４０６の
検出方法および検査方法について説明する。

まず、ゲート制御手段（図示せず）によりゲートドライ
ブＩＣ４０５を制御し、すべてのゲート信号線にオフ電
圧を印加する。なお、ここではオフ電圧を負電圧、オン
電圧を正電圧として説明する。

すると、すべてのＴＰＴはオフ状態となる。次にプロー
ブ４０３を検査電極に＋に位置決めおよび圧接し、電気
的接続をとる。この時、信号検出手段４０４を動作させ
、欠陥信号が重畳されていないかを検出する。なお、前
記欠陥信号としては、負電圧または負電極の電流である
。以上の動作を検査電極に２　・ｋ３　・ｋ４に対して
おこなう。今、クロスショート４０６が発生しているた
め、プローブ４０３を検査電極に１に圧接した際、欠陥
信号が検出される。したがってゲート信号線とソース信
号線Ｓ２　・Ｓ４からなるブロックとの交点にクロスシ
ョートが発生していることを検出できる。次にプローブ
４０３は検査電極に、に位置決めしたままで、加工手段
４０１を用いて、切断部りで切断しソース信号線Ｓｊを
検査電極に１から切り離す。

前記加工手段４０１としてはレーザトリミング装置など
があげられる。その後、信号検出手段で、欠陥信号を測
定する。欠陥信号が検出されればクロスショートはソー
ス信号線Ｓ４に、検出されなくなれば、前記切り離した
ソース信号線に欠陥が発生していたことがわかる。以上
の手続きにより、欠陥発生箇所を複数本共通にされたソ
ース信号線のうちから１本に限定することができる。次
にゲート制御手段によりゲートドライブＩ　Ｃ４０５を
制御し、ゲート信号線Ｇ１のみにオン電圧を印加し、前
記オン電圧印加位置をＧ　ｚ　、Ｇ　：ｌ・・・・・・
とシフトさせる。各状態で、欠陥信号を信号検出手段４
０４を用いて測定する。オン電圧印加位置をゲート信号
線Ｇ３に印加したとき、信号検出手段４０４はオン電圧
が検出される。したがって、前記オン電圧印したゲート
信号線とプローブを位置決めしたソース信号線から、ゲ
ート信号線Ｇ、とソース信号線Ｓ４の交点にクロスショ
ートが発生していることを検出できる。以上の方法をパ
ネルのすべてにおこなうことによりクロスショート検査
はおこなわれる。

次に第５図を用いてパネルのＳ−Ｄショートの検出方法
および検査方法について説明する。まず、ゲート制御手
段によりゲートドライブＩＣ４０５を制御し、−絵素の
２つのＴＰＴのうち一方をオン状態、他方をオフ状態と
なるように、それぞれのゲート信号線にオン・オフ電圧
を印加する。今、ここでは奇数番目のゲート信号線にオ
ン電圧を、偶数番目のゲート信号線にオフ電圧を印加し
たとして説明する。次にプローブ５０１を検査電極ｋ。

に、プローブ４０３を検査電極に、に圧接する。また同
様の方法により、プローブ５０１を検査電極ｋｔに、プ
ローブ４０３を検査電極に４に圧接するというふうに、
測定ブロック内で１本とばしのソース信号線に信号印加
手段５０２からの信号が、前記ソース信号線に隣接した
ソース信号線が信号検出手段４０４に接続されるように
順次プローブ５０１・４０３を移動をし検査を行なう。

通常信号印加手段５０２から印加される信号としては正
電圧の直流電圧が印加される。プローブ５０１を検査電
極に、に、プローブ４０３を検査電極に３に圧接して、
信号印加手段５０２から電圧を印加したとき、ＴＰＴの
ＴＳ、、がオン状態かつＳ−Ｄショート５０３が発生し
ているため、Ｓ２→ＴＳ、□→Ｐ３□→Ｓ−Ｄショート５０３→Ｓ３
なる電流経路が生じ、信号検出手段４０４に欠陥信号が
検出される。次にこの測定ブロック内のどのソース信号
線に欠陥が発生しているかを検出するために、加工手段
４０１を用いて、切断部ｊＩにレーザ光を照射し、検査
電極に、から切断する。今、切断部ｊ＋を切断しても信
号検出手段４０４に欠陥信号が検出されるため、切断部
ｊ３を切断する。

すると欠陥信号が検出されなくなる。次にプローブ４０
３をソース信号線Ｓ、のみに圧接する。また、ゲートド
ライブＩＣ４０５を制御し、ゲート信号線Ｇ、のみにオ
ン電圧を印加し、前記オン電圧印加位置を順次シフトさ
せながら、各状態で欠陥信号が検出されるかを測定する
。今、ゲート信号線Ｇ、にオン電圧を印加したとき、前
述の経路により欠陥信号が検出されることにより欠陥発
生箇所を検出できる。以上の方法によりパネルのＳ−Ｄ
ショート５０３を検出・検査することができる。

発明の効果本発明のアクティブマトリックスアレイは、ソース信号
線を１０本以上を短絡・共通にし、かつ前記共通にした
ブロックごとに周辺部に形成されたショートリングに接
続している。したがって、本発明のアクティブマトリッ
クスアレイの検査、では、まず、すべてのソース信号お
よびゲート信号線を共通にした状態で検査をおこなう。

前記検査で欠陥が検出された場合、ブロック的に共通に
されたソース信号線をブロックごとに分離をし、ブロッ
ク検査をおこなう。したがって非常に高速に検査をおこ
ないことができる。また切断部も直線上になるように配
置形成されているため、レーザによる切断も非常に容易
である。その上、千鳥状にソース信号線を引きだしてい
るため、奇数番目および偶数番目に分離して欠陥を検出
することができる。その上、ゲートドライブＩＣを積載
して検査をおこなえる構成にしているため、クロスショ
ート・点欠陥検査が非常に容易である。

【図面の簡単な説明】

第１図は本発明のアクティブマトリックスアレイの模式
図、第２図・第３図は本発明のアクティブマトリックス
アレイの一部拡大平面図、第４図・第５図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第６
図は従来のアクティブマトリックスアレイの模式図、第
７図は従来のアクティブマトリックスアレイの検査方法
の説明図である。ａＩ　Ｎａ、　・　ｂｌ　〜ｂ、　・　Ｃ１〜Ｃ２゜・
　ｄｌ　〜ｄ、。・　２０１・　２０４・　３０１・ｊ
１〜ｊ　１６・・・・・・切断部、１０１　　・　６０
１・・・・・・ショートリング、１０２〜１０７・・・
・・・プロックショートリング、１０８・２０２・Ｓ、
〜５１１１・・・・・・ソース信号線、１０９・Ｇ、〜
Ｇ、。・・・・・・ゲート信号線、１１０〜１１３・　
１１４〜１１９・ｋ　＋’＝　ｋ　４ｎ＋　〜ｎ＋ｏ　
’　ｍｔ　〜ｆｆｌ＋ｏ”””検査電極、１２０　・１
２１・・・・・・ＩＣ接続電極、１２２・１２３・・・
・・・検査電極、２０３・・・・・・ブロックショート
リング、４０１・・・・・・加工手段、４０２・・・・
・・レーザ光、４０３・５０１・　７０２・７０３・・
・・・・プローブ、４０４・・・・・・信号検出手段、
４０５・・・・・・ゲートドライブＩＣ１５０２・・・
・・・信号印加手段、５０３・・・・・・ソース・ドレ
インショート、７０１・・・・・・抵抗値測定手段。

Claims

【特許請求の範囲】

（１）複数本のスイッチング素子が接続された信号線が
、第１の導体配線に接続され、第２の導体配線に前記複
数の第１の導体配線が接続されていることを特徴とする
アクティブマトリックスアレイ。
（２）第１の導体配線と第１の信号線間に切断部を具備
し、前記切断部を機械的・光学的・熱的手段のうち少な
くとも１つを用いて切断することにより前記第１の信号
線が他の第１の信号線と電気的に分離できることを特徴
とする請求項（１）記載のアクティブマトリックスアレ
イ。
（３）第１の導体配線と第２の導体配線間に切断部を具
備し、前記切断部を機械的・光学的・熱的手段のうち少
なくとも１つを用いて切断することにより前記第１の導
体配線が他の導体配線と電気的に分離できることを特徴
とする請求項（１）記載のアクティブマトリックスアレ
イ。
（４）第１の信号線端に引き出し端子を具備することを
特徴とする請求項（１）記載のアクティブマトリックス
アレイ。