JPH07199220A - アレイ基板 - Google Patents
アレイ基板Info
- Publication number
- JPH07199220A JPH07199220A JP35019693A JP35019693A JPH07199220A JP H07199220 A JPH07199220 A JP H07199220A JP 35019693 A JP35019693 A JP 35019693A JP 35019693 A JP35019693 A JP 35019693A JP H07199220 A JPH07199220 A JP H07199220A
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- Japan
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- address
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- Thin Film Transistor (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【目的】 細い配線ピッチにおいてもアドレスやデータ
等の配線の断線検査を可能にするアクティブマトリック
スアレイを提供すること。 【構成】 複数のアドレス配線Ａ１〜Ａ４及び複数のデ
ータ配線Ｄ１〜Ｄ４の各交差点毎にＴＦＴからなるスイ
ッチング素子Ｔ11〜Ｔ44が形成されたアクティブマトリ
ックスアレイにおいて、アドレス配線Ａ１〜Ａ４のそれ
ぞれの右端に、２端子のうちの一方の端子を接続した容
量素子Ｃ１〜Ｃ４をそれぞれ形成し、かつこれらの容量
素子Ｃ１〜Ｃ４の他方の端子を共通検出配線ＴＬに共通
接続し、アドレス配線Ａ１〜Ａ４の左端に順次電圧を印
加すると共に、共通検出配線ＴＬに表われる信号を検出
して、アドレス配線Ａ１〜Ａ４の断線の有無を検出する
ことを特徴とする。
等の配線の断線検査を可能にするアクティブマトリック
スアレイを提供すること。 【構成】 複数のアドレス配線Ａ１〜Ａ４及び複数のデ
ータ配線Ｄ１〜Ｄ４の各交差点毎にＴＦＴからなるスイ
ッチング素子Ｔ11〜Ｔ44が形成されたアクティブマトリ
ックスアレイにおいて、アドレス配線Ａ１〜Ａ４のそれ
ぞれの右端に、２端子のうちの一方の端子を接続した容
量素子Ｃ１〜Ｃ４をそれぞれ形成し、かつこれらの容量
素子Ｃ１〜Ｃ４の他方の端子を共通検出配線ＴＬに共通
接続し、アドレス配線Ａ１〜Ａ４の左端に順次電圧を印
加すると共に、共通検出配線ＴＬに表われる信号を検出
して、アドレス配線Ａ１〜Ａ４の断線の有無を検出する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に用い
られるアレイ基板に係わり、特にアドレス配線やデータ
配線の断線検査機能を備えたアレイ基板に関する。
られるアレイ基板に係わり、特にアドレス配線やデータ
配線の断線検査機能を備えたアレイ基板に関する。
【０００２】
【従来の技術】従来、液晶表示装置等に使用されるマト
リックスアレイとして、薄膜トランジスタ（ＴＦＴ）を
用いたアクティブマトリックスアレイが知られている。
図５は従来のアクティブマトリックスアレイの一部を示
す等価回路図である。Ａ１〜Ａ４はアドレス配線、Ｄ１
〜Ｄ４はデータ配線、Ｔ11〜Ｔ44はＴＦＴ、Ｐ11〜Ｐ44
は画素電極である。実際の薄膜トランジスタアレイは、
アドレス配線Ａ及びデータ配線Ｄが数百〜数千本形成さ
れるが、図面では説明のため簡略化してある。ＴＦＴの
ゲート端子はアドレス配線Ａに、ドレイン端子はデータ
配線Ｄに、ソース端子は画素電極Ｐに接続される。
リックスアレイとして、薄膜トランジスタ（ＴＦＴ）を
用いたアクティブマトリックスアレイが知られている。
図５は従来のアクティブマトリックスアレイの一部を示
す等価回路図である。Ａ１〜Ａ４はアドレス配線、Ｄ１
〜Ｄ４はデータ配線、Ｔ11〜Ｔ44はＴＦＴ、Ｐ11〜Ｐ44
は画素電極である。実際の薄膜トランジスタアレイは、
アドレス配線Ａ及びデータ配線Ｄが数百〜数千本形成さ
れるが、図面では説明のため簡略化してある。ＴＦＴの
ゲート端子はアドレス配線Ａに、ドレイン端子はデータ
配線Ｄに、ソース端子は画素電極Ｐに接続される。
【０００３】次に、この種のアクティブマトリックスア
レイの検査方法について説明する。アクティブマトリッ
クスアレイの種々の検査項目の中で重要な検査項目とし
て、配線の断線検査がある。配線の断線はアクティブマ
トリックスアレイにおいて致命的な欠陥となるため、断
線検査を行って不良アレイの後工程への流れ込みを事前
に食い止める必要がある。
レイの検査方法について説明する。アクティブマトリッ
クスアレイの種々の検査項目の中で重要な検査項目とし
て、配線の断線検査がある。配線の断線はアクティブマ
トリックスアレイにおいて致命的な欠陥となるため、断
線検査を行って不良アレイの後工程への流れ込みを事前
に食い止める必要がある。
【０００４】ここでは、従来のアクティブマトリックス
アレイにおける断線検査としてアドレス配線側の断線検
査方法を示す。前記図５において、アドレス配線Ａの両
端電極にプローブ４，５を接触させ、各々のプローブ
４，５間の抵抗を抵抗値測定計６により測定する。これ
を、全てのアドレス配線Ａについて行う。この場合、１
をアドレス断線箇所とすると、アドレス配線Ａ３の検査
時に非常に高い抵抗値が得られるために断線を検出でき
る。
アレイにおける断線検査としてアドレス配線側の断線検
査方法を示す。前記図５において、アドレス配線Ａの両
端電極にプローブ４，５を接触させ、各々のプローブ
４，５間の抵抗を抵抗値測定計６により測定する。これ
を、全てのアドレス配線Ａについて行う。この場合、１
をアドレス断線箇所とすると、アドレス配線Ａ３の検査
時に非常に高い抵抗値が得られるために断線を検出でき
る。
【０００５】しかしながら、この種の方法にあっては次
のような問題があった。即ち、断線検査を行う場合、配
線にプローブを接触させる必要があるが、近年のアクテ
ィブマトリックスアレイの高精細化，多画素化に伴い、
配線の狭ピッチ化も進んでいる。一方、現状のプローブ
では、配線ピッチ８０μｍ程度までしか実用上、対応で
きないといわれている。このため、プローブ限界ピッチ
以下の配線の断線検査が困難になりつつあるという問題
があった。
のような問題があった。即ち、断線検査を行う場合、配
線にプローブを接触させる必要があるが、近年のアクテ
ィブマトリックスアレイの高精細化，多画素化に伴い、
配線の狭ピッチ化も進んでいる。一方、現状のプローブ
では、配線ピッチ８０μｍ程度までしか実用上、対応で
きないといわれている。このため、プローブ限界ピッチ
以下の配線の断線検査が困難になりつつあるという問題
があった。
【０００６】
【発明が解決しようとする課題】このように、従来のア
クティブマトリックスアレイにおいては、アドレスやデ
ータ等の配線の狭ピッチ化に伴い、プローブを用いた断
線検査が難しくなっている。本発明は、上記事情を考慮
してなされたもので、その目的とするところは、配線ピ
ッチが狭くなっても容易に断線検査を可能にするアレイ
基板を提供することにある。
クティブマトリックスアレイにおいては、アドレスやデ
ータ等の配線の狭ピッチ化に伴い、プローブを用いた断
線検査が難しくなっている。本発明は、上記事情を考慮
してなされたもので、その目的とするところは、配線ピ
ッチが狭くなっても容易に断線検査を可能にするアレイ
基板を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、複数の配線が平行して形成されたアレイ基板にお
いて、配線に２端子のうちの一方の端子を接続した容量
素子をそれぞれ形成し、且つこれらの容量素子の他方の
端子を複数端子共通に接続してなることを特徴とする。
に本発明は、次のような構成を採用している。即ち本発
明は、複数の配線が平行して形成されたアレイ基板にお
いて、配線に２端子のうちの一方の端子を接続した容量
素子をそれぞれ形成し、且つこれらの容量素子の他方の
端子を複数端子共通に接続してなることを特徴とする。
【０００８】特に本発明は、複数のアドレス配線及び複
数のデータ配線の各交差点毎にスイッチング素子が形成
されたアレイ基板（アクティブマトリックスアレイ）に
おいて、アドレス配線とデータ配線の少なくとも一方の
各配線に、２端子のうちの一方の端子を接続した容量素
子をそれぞれ形成し、且つこれらの容量素子の他方の端
子を複数端子共通に接続してなることを特徴とする。
数のデータ配線の各交差点毎にスイッチング素子が形成
されたアレイ基板（アクティブマトリックスアレイ）に
おいて、アドレス配線とデータ配線の少なくとも一方の
各配線に、２端子のうちの一方の端子を接続した容量素
子をそれぞれ形成し、且つこれらの容量素子の他方の端
子を複数端子共通に接続してなることを特徴とする。
【０００９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) アドレス配線とデータ配線の少なくとも一方の各配
線に順次電圧を印加すると共に、このとき容量素子に誘
起される電荷を検出して、配線の断線検査を行うこと。 (2) スイッチング素子はＴＦＴであること。 (3) 容量素子の他端を複数個共通接続した共通接続配線
に電荷検出回路を設けること。
は、次のものがあげられる。 (1) アドレス配線とデータ配線の少なくとも一方の各配
線に順次電圧を印加すると共に、このとき容量素子に誘
起される電荷を検出して、配線の断線検査を行うこと。 (2) スイッチング素子はＴＦＴであること。 (3) 容量素子の他端を複数個共通接続した共通接続配線
に電荷検出回路を設けること。
【００１０】
【作用】本発明は、アクティブマトリックスアレイ等の
アレイ基板の主に周辺部に容量素子を形成し、容量素子
の一方の端子をアレイ基板に平行に形成された配線の一
端（ここでは仮に右端とする）にそれぞれ接続し、かつ
各々の容量素子のもう一方の端子を複数端子共通に接続
したものである。
アレイ基板の主に周辺部に容量素子を形成し、容量素子
の一方の端子をアレイ基板に平行に形成された配線の一
端（ここでは仮に右端とする）にそれぞれ接続し、かつ
各々の容量素子のもう一方の端子を複数端子共通に接続
したものである。
【００１１】従って、右端に容量素子を接続した各配線
の左端より電気信号を印加すると、その配線が断線して
いなければ、配線の右端にある容量素子の一端に電気信
号が印加される。配線が断線していれば、容量素子の一
端には電気信号は印加されない。このため、容量素子の
もう一方の端子に誘起される電荷を検出することによ
り、アクティブマトリックスアレイ等のアレイ基板の配
線の断線の有無を判定することが可能となる。
の左端より電気信号を印加すると、その配線が断線して
いなければ、配線の右端にある容量素子の一端に電気信
号が印加される。配線が断線していれば、容量素子の一
端には電気信号は印加されない。このため、容量素子の
もう一方の端子に誘起される電荷を検出することによ
り、アクティブマトリックスアレイ等のアレイ基板の配
線の断線の有無を判定することが可能となる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるア
クティブマトリックスアレイ（アレイ基板）を示す等価
回路図である。Ａ１〜Ａ４はアドレス配線、Ｄ１〜Ｄ４
はデータ配線、Ｔ11〜Ｔ44はＴＦＴ、Ｐ11〜Ｐ44は画素
電極である。実際の薄膜トランジスタアレイは、アドレ
ス配線Ａ及びデータ配線Ｄが数百〜数千本形成される
が、図面では説明のため簡略化してある。ＴＦＴのゲー
ト端子はアドレス配線Ａに、ドレイン端子はデータ配線
Ｄに、ソース端子は画素電極Ｐに接続される。
する。 （実施例１）図１は、本発明の第１の実施例に係わるア
クティブマトリックスアレイ（アレイ基板）を示す等価
回路図である。Ａ１〜Ａ４はアドレス配線、Ｄ１〜Ｄ４
はデータ配線、Ｔ11〜Ｔ44はＴＦＴ、Ｐ11〜Ｐ44は画素
電極である。実際の薄膜トランジスタアレイは、アドレ
ス配線Ａ及びデータ配線Ｄが数百〜数千本形成される
が、図面では説明のため簡略化してある。ＴＦＴのゲー
ト端子はアドレス配線Ａに、ドレイン端子はデータ配線
Ｄに、ソース端子は画素電極Ｐに接続される。
【００１３】ここまでの構成は、従来装置と同様である
が、本実施例ではこれに加えて、アクティブマトリック
スアレイのアドレス配線に印加される電気信号を検出す
るための容量素子Ｃ１〜Ｃ４、共通検出配線ＴＬが設け
られている。具体的には、容量素子Ｃ１〜Ｃ４の一端は
アドレス配線Ａに接続されて、他端は共通検出配線ＴＬ
に接続されている。
が、本実施例ではこれに加えて、アクティブマトリック
スアレイのアドレス配線に印加される電気信号を検出す
るための容量素子Ｃ１〜Ｃ４、共通検出配線ＴＬが設け
られている。具体的には、容量素子Ｃ１〜Ｃ４の一端は
アドレス配線Ａに接続されて、他端は共通検出配線ＴＬ
に接続されている。
【００１４】次に、上記構成のアクティブマトリックス
アレイにおけるアドレス配線の断線検査方法について説
明する。図２（ａ）（ｂ）は検査時の状態を示す図であ
る。図中２は電圧印加装置であり、具体的にはテープ・
オートメイティド・ボンディング（ＴＡＢ）やチップ・
オン・ガラス（ＣＯＧ）等の技術を利用してアクティブ
マトリックスアレイに接続されるアドレス配線駆動用の
ＩＣ等である。また、予め駆動回路をアレイ基板上に形
成したものであってもよい。
アレイにおけるアドレス配線の断線検査方法について説
明する。図２（ａ）（ｂ）は検査時の状態を示す図であ
る。図中２は電圧印加装置であり、具体的にはテープ・
オートメイティド・ボンディング（ＴＡＢ）やチップ・
オン・ガラス（ＣＯＧ）等の技術を利用してアクティブ
マトリックスアレイに接続されるアドレス配線駆動用の
ＩＣ等である。また、予め駆動回路をアレイ基板上に形
成したものであってもよい。
【００１５】図中３は、共通検出配線ＴＬに接続される
電荷検出回路であり、具体的には図３（ａ）（ｂ）に示
すような、オペアンプと容量や抵抗を組み合わせた電荷
積分回路や電流電圧変換回路等である。この種の電荷検
出回路を用いる場合、共通検出配線はオペアンプの反転
入力端子に接続されるため、非反転入力端子（ＧＮＤに
する）とほぼ同電位にできる。
電荷検出回路であり、具体的には図３（ａ）（ｂ）に示
すような、オペアンプと容量や抵抗を組み合わせた電荷
積分回路や電流電圧変換回路等である。この種の電荷検
出回路を用いる場合、共通検出配線はオペアンプの反転
入力端子に接続されるため、非反転入力端子（ＧＮＤに
する）とほぼ同電位にできる。
【００１６】断線検査は、まず図２（ａ）に示すように
アドレス配線の左端に電圧印加装置２を接続し、Ａ１の
配線にのみＶ＋（＋電圧）の電気パルスを印加し、その
他の配線Ａ２〜Ａ４にはＧＮＤの電位を印加する。ま
た、上述のように共通検出配線ＴＬもほぼＧＮＤと同電
位である。従って、容量素子Ｃ１にのみ電荷Ｑ１＝Ｃ１
×Ｖ１が誘起され、Ｃ２〜Ｃ４には電荷が誘起されな
い。誘起された電荷量は、電荷検出回路３の出力電圧を
監視することによって求めることができる。以後、Ｖ＋
電圧出力端子をシフトさせ、前述のように、各配線を独
立に測定する。
アドレス配線の左端に電圧印加装置２を接続し、Ａ１の
配線にのみＶ＋（＋電圧）の電気パルスを印加し、その
他の配線Ａ２〜Ａ４にはＧＮＤの電位を印加する。ま
た、上述のように共通検出配線ＴＬもほぼＧＮＤと同電
位である。従って、容量素子Ｃ１にのみ電荷Ｑ１＝Ｃ１
×Ｖ１が誘起され、Ｃ２〜Ｃ４には電荷が誘起されな
い。誘起された電荷量は、電荷検出回路３の出力電圧を
監視することによって求めることができる。以後、Ｖ＋
電圧出力端子をシフトさせ、前述のように、各配線を独
立に測定する。
【００１７】いま、図２（ｂ）に示すように、アドレス
配線Ａ３にＶ＋電圧を印加するときは、断線箇所が存在
するために電気パルスが容量素子Ｃ３に印加されず、従
って電荷も誘起されない。以上のように、容量素子Ｃ１
〜Ｃ４に誘起される電荷量の大きさにより、配線の断線
の有無を検出することができる。なお、電圧印加装置２
としては従来のプローブを用いてもよい。この場合にお
いても、配線の片端にのみプロービングすれば十分なた
め、プローブ本数を従来の１／２程度にすることができ
る。
配線Ａ３にＶ＋電圧を印加するときは、断線箇所が存在
するために電気パルスが容量素子Ｃ３に印加されず、従
って電荷も誘起されない。以上のように、容量素子Ｃ１
〜Ｃ４に誘起される電荷量の大きさにより、配線の断線
の有無を検出することができる。なお、電圧印加装置２
としては従来のプローブを用いてもよい。この場合にお
いても、配線の片端にのみプロービングすれば十分なた
め、プローブ本数を従来の１／２程度にすることができ
る。
【００１８】（実施例２）図４は、本発明の第２の実施
例に係わるアクティブマトリックスアレイを示す等価回
路図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。また、図ではＴＦＴや
画素電極は省略している。この実施例では、アドレス配
線の左端をＮ本ずつ共通接続してブロック化し、各配線
の右端に接続された容量素子のもう一方の端子をそれぞ
れ異なるブロックの容量素子と共通接続できるよう、Ｎ
本の共通検出配線を形成し配線選択スイッチ４等を介し
て電荷検出回路３と接続している。
例に係わるアクティブマトリックスアレイを示す等価回
路図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。また、図ではＴＦＴや
画素電極は省略している。この実施例では、アドレス配
線の左端をＮ本ずつ共通接続してブロック化し、各配線
の右端に接続された容量素子のもう一方の端子をそれぞ
れ異なるブロックの容量素子と共通接続できるよう、Ｎ
本の共通検出配線を形成し配線選択スイッチ４等を介し
て電荷検出回路３と接続している。
【００１９】この実施例においても、第１の実施例で説
明したのと同様の方法で各ブロック毎に電気パルスを印
加し、各共通検出配線ＴＬを通じて各配線の断線検査を
容易に行うことができる。しかもこの実施例の場合、プ
ローブ等の本数をさらに低減でき、またピッチも拡大す
るため効果は非常に大きい。
明したのと同様の方法で各ブロック毎に電気パルスを印
加し、各共通検出配線ＴＬを通じて各配線の断線検査を
容易に行うことができる。しかもこの実施例の場合、プ
ローブ等の本数をさらに低減でき、またピッチも拡大す
るため効果は非常に大きい。
【００２０】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、アクティブマトリック
スアレイのアドレス配線について説明したが、データ配
線にも適用できるのは勿論である。また、スイッチング
素子として薄膜トランジスタ（ＴＦＴ）を用いたアクテ
ィブマトリックスアレイで説明したが、ＭＩＭ等の２端
子スイッチング素子等を用いたアクティブマトリックス
アレイでも本発明の容量素子が容易に形成できるため、
同様の効果が得られる。
れるものではない。実施例では、アクティブマトリック
スアレイのアドレス配線について説明したが、データ配
線にも適用できるのは勿論である。また、スイッチング
素子として薄膜トランジスタ（ＴＦＴ）を用いたアクテ
ィブマトリックスアレイで説明したが、ＭＩＭ等の２端
子スイッチング素子等を用いたアクティブマトリックス
アレイでも本発明の容量素子が容易に形成できるため、
同様の効果が得られる。
【００２１】また、本発明はアクティブマトリックスア
レイに限るものではなく、他のアレイ基板、例えば単純
マトリックス基板にも適用することができる。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
レイに限るものではなく、他のアレイ基板、例えば単純
マトリックス基板にも適用することができる。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
【００２２】
【発明の効果】以上説明したように本発明によれば、平
行配置された配線に、各配線に印加される電気信号を検
出するための容量素子を形成し、なおかつ各容量素子の
一方の端子を複数端子共通にしたものであるから、配線
が狭ピッチ化した場合においても、アレイ基板の断線検
査を容易に行うことができる。
行配置された配線に、各配線に印加される電気信号を検
出するための容量素子を形成し、なおかつ各容量素子の
一方の端子を複数端子共通にしたものであるから、配線
が狭ピッチ化した場合においても、アレイ基板の断線検
査を容易に行うことができる。
【００２３】よって、アクティブマトリックスアレイ等
の製造段階で配線の断線の有無を判定することができ、
不良アレイの後工程への流れ込みを事前に食い止めるこ
とができる。検査に用いるプローブ等の本数も従来と比
べて、大幅に低減することができ、また検出素子として
容量素子という簡単な構造のため、高歩留まりで形成で
き、その効果は大きい。
の製造段階で配線の断線の有無を判定することができ、
不良アレイの後工程への流れ込みを事前に食い止めるこ
とができる。検査に用いるプローブ等の本数も従来と比
べて、大幅に低減することができ、また検出素子として
容量素子という簡単な構造のため、高歩留まりで形成で
き、その効果は大きい。
【図１】第１の実施例に係わるアクティブマトリックス
アレイを示す等価回路図。
アレイを示す等価回路図。
【図２】第１の実施例におけるアドレス配線の断線検査
方法を説明するための図。
方法を説明するための図。
【図３】第１の実施例における検査方法に用いる電荷検
出回路の例を示す図。
出回路の例を示す図。
【図４】第２の実施例に係わるアクティブマトリックス
アレイを示す等価回路図。
アレイを示す等価回路図。
【図５】従来のアクティブマトリックスアレイ及びその
検査方法を説明するための図。
検査方法を説明するための図。
Ａ１〜Ａ４…アドレス配線 Ｄ１〜Ｄ４…データ配線 Ｔ11〜Ｔ44…ＴＦＴ Ｐ11〜Ｐ44…画素電極 ＴＬ…共通検出配線 Ｃ１〜Ｃ４…検出容量素子 １…アドレス配線断線箇所 ２…電圧印加装置 ３…電荷検出回路 ４…配線選択スイッチ ５…プローブ ６…抵抗測定計
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 8826−4Ｍ 29/786
Claims (1)
- 【請求項１】複数の配線が平行して形成されたアレイ基
板であって、前記配線に２端子のうちの一方の端子を接
続した容量素子をそれぞれ形成し、且つこれらの容量素
子の他方の端子を複数端子共通に接続してなることを特
徴とするアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35019693A JP3268102B2 (ja) | 1993-12-28 | 1993-12-28 | アレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35019693A JP3268102B2 (ja) | 1993-12-28 | 1993-12-28 | アレイ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199220A true JPH07199220A (ja) | 1995-08-04 |
| JP3268102B2 JP3268102B2 (ja) | 2002-03-25 |
Family
ID=18408872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35019693A Expired - Fee Related JP3268102B2 (ja) | 1993-12-28 | 1993-12-28 | アレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3268102B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1365632A1 (en) * | 2002-05-21 | 2003-11-26 | Wintest Corporation | Inspection method and device for active matrix |
| WO2006123553A1 (ja) * | 2005-05-18 | 2006-11-23 | Tpo Hong Kong Holding Limited | 液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法 |
| CN1299248C (zh) * | 2001-03-30 | 2007-02-07 | 三洋电机株式会社 | 有源矩阵型显示装置及其检查方法 |
| US8722432B2 (en) | 2009-04-24 | 2014-05-13 | Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University | Methods and system for on-chip decoder for array test |
| US8884641B2 (en) | 2009-04-24 | 2014-11-11 | Arizona Board of Regents, a body corporated of the State of Arizona acting for and on behalf of Arizona State University | Methods and system for electrostatic discharge protection of thin-film transistor backplane arrays |
-
1993
- 1993-12-28 JP JP35019693A patent/JP3268102B2/ja not_active Expired - Fee Related
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