JPH0769676B2 - アクティブマトリックスアレイおよびその検査方法 - Google Patents
アクティブマトリックスアレイおよびその検査方法Info
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- JPH0769676B2 JPH0769676B2 JP29121388A JP29121388A JPH0769676B2 JP H0769676 B2 JPH0769676 B2 JP H0769676B2 JP 29121388 A JP29121388 A JP 29121388A JP 29121388 A JP29121388 A JP 29121388A JP H0769676 B2 JPH0769676 B2 JP H0769676B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
るアクティブマトリックスアレイおよびその検査方法に
関するものである。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストが低下するため、各絵素
にスイッチング素子を配置したアクティブマトリックス
型液晶表示装置が利用されつつある。
しかしながら、前記アクティブマトリックス型液晶表示
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子（以下、TFTと呼
ぶ）を形成する必要がある。前記すべてのTFTを無欠陥
で形成することはかなり困難であるため、製造工程上
で、アクティブマトリックスアレイの検査をおこない、
欠陥TFTの欠陥位置および欠陥状態を検査により検出し
て、しかるべき修正をおこなう必要がある。そこで検査
が容易なアクティブマトリックスアレイと短時間で検査
をおこなうことのできる検査方法がまち望まれていた。
装置に用いるアクティブマトリックスアレイは一枚の基
板上に数万個以上のスイッチング素子（以下、TFTと呼
ぶ）を形成する必要がある。前記すべてのTFTを無欠陥
で形成することはかなり困難であるため、製造工程上
で、アクティブマトリックスアレイの検査をおこない、
欠陥TFTの欠陥位置および欠陥状態を検査により検出し
て、しかるべき修正をおこなう必要がある。そこで検査
が容易なアクティブマトリックスアレイと短時間で検査
をおこなうことのできる検査方法がまち望まれていた。
以下、図面を参照しながら従来のアクティブマトリック
スアレイについて説明する。第５図は従来のアクティブ
マトリックスアレイの概念図である。第５図においてTF
Tなどは省略しており、また各信号線も直線のみで表わ
している。以上のことは以下の概念図においても同様で
ある。第５図においてGm（ただし、ｍは整数）はゲート
信号線、Sn（ただし、ｎは整数）はソース信号線であ
る。第６図は第５図のアクティブマトリックスアレイの
一部等価回路図である。第６図においてTSmnおよびTMmn
（ただし、m,nは整数）はTFT,Pmn（ただし、m,nは整
数）は絵素電極である。第５図および第６図で明らかな
ように、従来のアクティブマトリックスアレイはソース
信号線およびゲート信号線は互いに直交するように形成
され、その交点には、アクティブマトリックスアレイの
歩留まりを向上させるために１つの絵素電極に対し２つ
のTFTが形成される。また各信号線の一端は製造上でTFT
が静電気により破壊されることを防止するため、奇数あ
るいは偶数番目ごとに短絡されている。
スアレイについて説明する。第５図は従来のアクティブ
マトリックスアレイの概念図である。第５図においてTF
Tなどは省略しており、また各信号線も直線のみで表わ
している。以上のことは以下の概念図においても同様で
ある。第５図においてGm（ただし、ｍは整数）はゲート
信号線、Sn（ただし、ｎは整数）はソース信号線であ
る。第６図は第５図のアクティブマトリックスアレイの
一部等価回路図である。第６図においてTSmnおよびTMmn
（ただし、m,nは整数）はTFT,Pmn（ただし、m,nは整
数）は絵素電極である。第５図および第６図で明らかな
ように、従来のアクティブマトリックスアレイはソース
信号線およびゲート信号線は互いに直交するように形成
され、その交点には、アクティブマトリックスアレイの
歩留まりを向上させるために１つの絵素電極に対し２つ
のTFTが形成される。また各信号線の一端は製造上でTFT
が静電気により破壊されることを防止するため、奇数あ
るいは偶数番目ごとに短絡されている。
以下、図面を参照しながら従来のアクティブマトリック
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第５図においてAA′
線,BB′線およびCC′線でレーザなどを用いて各信号線
は分離される。DD′線は検査工程終了後、切断される。
第７図は従来のアクティブマトリックスアレイの検査方
法の説明図である。第７図において9,10,11,12はプロー
ブ、13,14はTFTをオン状態にする電圧（以下、オン電圧
と呼ぶ）とTFTをオフ状態にする電圧（以下、オフ電圧
と呼ぶ）を発生できる電圧印加手段、15は信号印加手
段、16は信号検出手段、17はTFTのTM31に発生したソー
ス・ドレイン間短絡欠陥（以下、Ｓ−Ｄ欠陥と呼ぶ）で
ある。
スアレイの検査方法を説明する。アクティブマトリック
スアレイの検査をおこなう場合、第５図においてAA′
線,BB′線およびCC′線でレーザなどを用いて各信号線
は分離される。DD′線は検査工程終了後、切断される。
第７図は従来のアクティブマトリックスアレイの検査方
法の説明図である。第７図において9,10,11,12はプロー
ブ、13,14はTFTをオン状態にする電圧（以下、オン電圧
と呼ぶ）とTFTをオフ状態にする電圧（以下、オフ電圧
と呼ぶ）を発生できる電圧印加手段、15は信号印加手
段、16は信号検出手段、17はTFTのTM31に発生したソー
ス・ドレイン間短絡欠陥（以下、Ｓ−Ｄ欠陥と呼ぶ）で
ある。
まずプローブ９をG1に、プローブ10をａ端子に、プロー
ブ11をG2に、プローブ12をS2に圧接し電気的接続をと
る。次に信号印加手段は正電圧を発生させ2n−１（ただ
し、ｎは整数）番目のソース信号線に前記電圧を印加す
る。
ブ11をG2に、プローブ12をS2に圧接し電気的接続をと
る。次に信号印加手段は正電圧を発生させ2n−１（ただ
し、ｎは整数）番目のソース信号線に前記電圧を印加す
る。
また、電圧印加手段13はオン電圧を発生させG1に、電圧
印加手段14はオフ電圧を発生させG2に印加する。ここで
信号検出手段16はソース信号線S2に信号印加手段15が発
生する信号が重畳されていないかを測定する。また信号
検出手段16はプローブ12の2n（ただし、ｎは整数）番目
のソース信号線にも信号が重畳されていないかを検査す
る。2n番目のすべてのソース信号線が終了すると、プロ
ーブ９をG3に移動させ、今度はオン電圧をG2にオフ電圧
をG3に印加し、またプローブ12をすべての2n番目のソー
ス信号線に圧接して、信号が重畳されていないかを検出
する。以上の動作をすべてのゲート信号線に対しておこ
なう。つまり１本ずつオン電圧をソース信号線に印加し
ていき、前記ソース信号線に隣接したつぎのソース信号
線にオフ電圧を印加していくわけである。前述の検査を
おこなったとき、すべてのTFTが正常であれば信号検出
手段16に信号が検出されることはない。その理由は１つ
の絵素電極に接続されている２つのTFTが両方とも正常
の場合、隣接したソース信号線にオン電圧およびオフ電
圧が印加されるため、一方のTFTがオンしても他方のTFT
がオフ状態となるためである。しかしながら第７図のア
クティブマトリックスアレイではＳ−Ｄ欠陥17が発生し
ているため、G3にオン電圧、G4にオフ電圧を印加した場
合、信号はS1→TS31→Ｓ−Ｄ欠陥17→S2なる経路が発生
するため、信号検出手段16に信号が検出される。したが
ってアクティブマトリックスアレイに欠陥が発生してい
ることを知ることができる。
印加手段14はオフ電圧を発生させG2に印加する。ここで
信号検出手段16はソース信号線S2に信号印加手段15が発
生する信号が重畳されていないかを測定する。また信号
検出手段16はプローブ12の2n（ただし、ｎは整数）番目
のソース信号線にも信号が重畳されていないかを検査す
る。2n番目のすべてのソース信号線が終了すると、プロ
ーブ９をG3に移動させ、今度はオン電圧をG2にオフ電圧
をG3に印加し、またプローブ12をすべての2n番目のソー
ス信号線に圧接して、信号が重畳されていないかを検出
する。以上の動作をすべてのゲート信号線に対しておこ
なう。つまり１本ずつオン電圧をソース信号線に印加し
ていき、前記ソース信号線に隣接したつぎのソース信号
線にオフ電圧を印加していくわけである。前述の検査を
おこなったとき、すべてのTFTが正常であれば信号検出
手段16に信号が検出されることはない。その理由は１つ
の絵素電極に接続されている２つのTFTが両方とも正常
の場合、隣接したソース信号線にオン電圧およびオフ電
圧が印加されるため、一方のTFTがオンしても他方のTFT
がオフ状態となるためである。しかしながら第７図のア
クティブマトリックスアレイではＳ−Ｄ欠陥17が発生し
ているため、G3にオン電圧、G4にオフ電圧を印加した場
合、信号はS1→TS31→Ｓ−Ｄ欠陥17→S2なる経路が発生
するため、信号検出手段16に信号が検出される。したが
ってアクティブマトリックスアレイに欠陥が発生してい
ることを知ることができる。
発明が解決しようとする課題 従来のアクティブマトリックスアレイでは2n−１（ただ
し、ｎは整数）番目のソース信号線を短絡しているた
め、信号印加手段15の発生する信号は、一度に2n−１
（ただし、ｎは整数）番目に位置するすべてのソース信
号線に印加することができ、プローブ９、11、12を移動
するだけ検査をおこなうことができる。しかし、Ｓ−Ｄ
欠陥17はTFTのTM32に発生していてもS3→Ｓ−Ｄ欠陥→T
S32→S2なる経路が発生し、検出される。したがって前
述の２つのどちらのTFTが欠陥か区別することができな
い。したがって、アクティブマトリックスアレイの欠陥
発生は把握することができるが、欠陥位置は断定できな
いという問題点を有していた。
し、ｎは整数）番目のソース信号線を短絡しているた
め、信号印加手段15の発生する信号は、一度に2n−１
（ただし、ｎは整数）番目に位置するすべてのソース信
号線に印加することができ、プローブ９、11、12を移動
するだけ検査をおこなうことができる。しかし、Ｓ−Ｄ
欠陥17はTFTのTM32に発生していてもS3→Ｓ−Ｄ欠陥→T
S32→S2なる経路が発生し、検出される。したがって前
述の２つのどちらのTFTが欠陥か区別することができな
い。したがって、アクティブマトリックスアレイの欠陥
発生は把握することができるが、欠陥位置は断定できな
いという問題点を有していた。
また従来のアクティブマトリックスアレイの検査方法で
はプローブ9,11を移動させていく必要があり、前記移動
時間に長時間を要する。したがって、アクティブマトリ
ックスアレイの一枚あたりの検査時間が１時間以上と実
用にたえうるものではなかった。
はプローブ9,11を移動させていく必要があり、前記移動
時間に長時間を要する。したがって、アクティブマトリ
ックスアレイの一枚あたりの検査時間が１時間以上と実
用にたえうるものではなかった。
課題を解決するための手段 上記課題を解決するため、本発明のアクティブマトリッ
クスアレイは、一絵素に第１の薄膜トランジスタと第２
の薄膜トランジスタとが形成されたアクティブマトリッ
クスアレイであって、（4n−２）（ただし、ｎは整数）
番目に位置するソース信号線が第１の共通端子と電気的
に接続され、（4n）（ただし、ｎは整数）番目に位置す
るソース信号線が第２の共通端子と電気的に接続され、
第１の共通端子と第２の共通端子間が電気的に分離され
ており、前記第１の薄膜トランジスタのゲート端子と前
記第２の薄膜トランジスタのゲート端子とは相異なるゲ
ート信号線に接続されており、かつ、前記第１の薄膜ト
ランジスタのソース端子と前記第２の薄膜トランジスタ
のソース端子とは相異なるソース信号線に接続されてい
ることを特徴とするものである。
クスアレイは、一絵素に第１の薄膜トランジスタと第２
の薄膜トランジスタとが形成されたアクティブマトリッ
クスアレイであって、（4n−２）（ただし、ｎは整数）
番目に位置するソース信号線が第１の共通端子と電気的
に接続され、（4n）（ただし、ｎは整数）番目に位置す
るソース信号線が第２の共通端子と電気的に接続され、
第１の共通端子と第２の共通端子間が電気的に分離され
ており、前記第１の薄膜トランジスタのゲート端子と前
記第２の薄膜トランジスタのゲート端子とは相異なるゲ
ート信号線に接続されており、かつ、前記第１の薄膜ト
ランジスタのソース端子と前記第２の薄膜トランジスタ
のソース端子とは相異なるソース信号線に接続されてい
ることを特徴とするものである。
また、本発明のアクティブマトリックスアレイの検査方
法は、本発明のアクティブマトリックスアレイにおい
て、（4n−２）番目に位置するソース信号線と、（4n）
番目に位置するソース信号線のうち少なくとも一方に、
第１の信号を印加し、かつ、ゲート信号線に前記スイッ
チング素子を動作状態にする第２の信号を印加するとと
もに、（2n−１）番目に位置するソース信号線での前記
第１の信号の出力の有無を検出することを特徴とするも
のである。
法は、本発明のアクティブマトリックスアレイにおい
て、（4n−２）番目に位置するソース信号線と、（4n）
番目に位置するソース信号線のうち少なくとも一方に、
第１の信号を印加し、かつ、ゲート信号線に前記スイッ
チング素子を動作状態にする第２の信号を印加するとと
もに、（2n−１）番目に位置するソース信号線での前記
第１の信号の出力の有無を検出することを特徴とするも
のである。
作用 本発明のアクティブマトリックスアレイは信号が重畳さ
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。したがってアクティブマト
リックスアレイのTFTの欠陥位置を特定することができ
る。
れていないか検査するソース信号線の両隣のソース信号
線にそれぞれ別の信号印加手段により個別に信号を印加
できるように構成している。したがってアクティブマト
リックスアレイのTFTの欠陥位置を特定することができ
る。
本発明のアクティブマトリックスアレイの検査方法はゲ
ート信号線にゲート駆動用ICを接続するため、ゲート信
号線にプロービィングの必要がなく、また２つの信号印
加手段を用いて検査をおこなうため、TFTの欠陥位置を
高速に検出することができる。
ート信号線にゲート駆動用ICを接続するため、ゲート信
号線にプロービィングの必要がなく、また２つの信号印
加手段を用いて検査をおこなうため、TFTの欠陥位置を
高速に検出することができる。
実施例 以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイについて説明する。第１図は本発明のアクテ
ィブマトリックスアレイの概念図である。
クスアレイについて説明する。第１図は本発明のアクテ
ィブマトリックスアレイの概念図である。
第１図においてGm（ただし、ｍは整数）はゲート信号
線、Sn（ただし、ｎは整数）はソース信号線である。ゲ
ート信号線とソース信号線の交点近傍の等価回路図は従
来例と同様に第６図である。第１図で明らかなように本
発明のアクティブマトリックスアレイは4n−２番目（た
だし、ｎは整数）のソース信号線を共通端子ａに接続
し、4n番目のソース信号線を共通端子ｂに接続して形成
される。他のゲート信号線およびソース信号線の一端は
TFTが静電気により破壊されることを防止するため、短
絡される。本発明のアクティブマトリックスアレイを検
査するためには第２図の概念図に示すように、第１図の
AA′線,BB′およびCC′線で切断しておこなう。
線、Sn（ただし、ｎは整数）はソース信号線である。ゲ
ート信号線とソース信号線の交点近傍の等価回路図は従
来例と同様に第６図である。第１図で明らかなように本
発明のアクティブマトリックスアレイは4n−２番目（た
だし、ｎは整数）のソース信号線を共通端子ａに接続
し、4n番目のソース信号線を共通端子ｂに接続して形成
される。他のゲート信号線およびソース信号線の一端は
TFTが静電気により破壊されることを防止するため、短
絡される。本発明のアクティブマトリックスアレイを検
査するためには第２図の概念図に示すように、第１図の
AA′線,BB′およびCC′線で切断しておこなう。
以下図面を参照しながら、本発明のアクティブマトリッ
クスアレイの検査方法について説明する。第３図は本発
明のアクティブマトリックスアレイの検査方法の説明図
である。第３図において1,2はゲート信号線に所定のオ
ン電圧またはオフ電圧を印加するゲート制御手段であ
る。具体的にはゲート駆動用ICをガラスオンチップ技術
によりアクティブマトリックス基板上に積載したもの、
あるいは、ゲート駆動ICを基板上に積載しフレキシブル
基板にてアクティブマトリックス基板のゲート信号線に
接続したものなどが考えられ、外部からの制御信号によ
り任意のゲート信号線にオン・オフ電圧を印加できるよ
うにしたものである。3,5,6は接続手段であり、具体的
には自動的あるいは手動で信号線にプローブを圧接し、
電気的に接続をとれるようにしたプローバなどが考えら
れる。４は信号検出手段であり、具体的にはピコアンペ
アメータなどが考えられる。7,8は信号印加手段であ
り、直流電源などが核当する。第３図に示すように検査
工程では、すべてのゲート信号線に所定の電圧を印加で
きるようにゲート制御手段を接続し、信号印加手段７を
共通端子ａに、信号印加手段８を共通端子ｂに接続す
る。
クスアレイの検査方法について説明する。第３図は本発
明のアクティブマトリックスアレイの検査方法の説明図
である。第３図において1,2はゲート信号線に所定のオ
ン電圧またはオフ電圧を印加するゲート制御手段であ
る。具体的にはゲート駆動用ICをガラスオンチップ技術
によりアクティブマトリックス基板上に積載したもの、
あるいは、ゲート駆動ICを基板上に積載しフレキシブル
基板にてアクティブマトリックス基板のゲート信号線に
接続したものなどが考えられ、外部からの制御信号によ
り任意のゲート信号線にオン・オフ電圧を印加できるよ
うにしたものである。3,5,6は接続手段であり、具体的
には自動的あるいは手動で信号線にプローブを圧接し、
電気的に接続をとれるようにしたプローバなどが考えら
れる。４は信号検出手段であり、具体的にはピコアンペ
アメータなどが考えられる。7,8は信号印加手段であ
り、直流電源などが核当する。第３図に示すように検査
工程では、すべてのゲート信号線に所定の電圧を印加で
きるようにゲート制御手段を接続し、信号印加手段７を
共通端子ａに、信号印加手段８を共通端子ｂに接続す
る。
まずゲート制御手段を制御し、ゲート信号線G1のみにオ
ン電圧を印加し、他のゲート信号線にはオフ電圧を印加
する。また信号印加手段7,8は信号を共通端子a,bに印加
する。ここで信号検出手段４は接続手段３を2n−１（た
だし、ｎは整数）番目のソース信号線に順次移動し、信
号発生手段が発生する信号が各ソース信号線に重畳され
ていないかを検査する。信号が検出された場合は、信号
印加手段7,8のどちらか一方の信号のみの大きさなどを
変化させ、あるいは一方のみに信号を発生させて、どち
らの信号が検出されたのかの検査をおこなう。なお、最
初信号印加手段は信号を同時にa,b共通端子に印加せず
とも、交互に印加するようにすれば、前述のような信号
印加方法を用いる必要がないこのは明らかである。次に
ゲート制御手段を制御し、ゲート信号線G2のみにオン電
圧を印加し、他のゲート信号線にはオフ電圧を印加す
る。また、信号検出手段４は接続手段３を2n−１番目の
ソース信号線に順似移動し、信号発生手段が発生する信
号が各ソース信号線に重畳されていないかを検査する。
以上の動作をすべてのゲート信号線に対しておこなう。
第３図のアクティブマトリックスアレイではTFTのTM32
にＳ−Ｄ欠陥17が発生しているため、a,b共通端子に信
号が印加され、ゲート信号線G3にオン電圧が印加され信
号検出手段４がソース信号線S3に接続されたとき、TFT
のTS32がオンとなり、S2→TS32→P32→Ｓ−Ｄ欠陥→S3
なる電源経路が発生するため、TFTのTM32またはTM33の
欠陥の発生を検出することができる。
ン電圧を印加し、他のゲート信号線にはオフ電圧を印加
する。また信号印加手段7,8は信号を共通端子a,bに印加
する。ここで信号検出手段４は接続手段３を2n−１（た
だし、ｎは整数）番目のソース信号線に順次移動し、信
号発生手段が発生する信号が各ソース信号線に重畳され
ていないかを検査する。信号が検出された場合は、信号
印加手段7,8のどちらか一方の信号のみの大きさなどを
変化させ、あるいは一方のみに信号を発生させて、どち
らの信号が検出されたのかの検査をおこなう。なお、最
初信号印加手段は信号を同時にa,b共通端子に印加せず
とも、交互に印加するようにすれば、前述のような信号
印加方法を用いる必要がないこのは明らかである。次に
ゲート制御手段を制御し、ゲート信号線G2のみにオン電
圧を印加し、他のゲート信号線にはオフ電圧を印加す
る。また、信号検出手段４は接続手段３を2n−１番目の
ソース信号線に順似移動し、信号発生手段が発生する信
号が各ソース信号線に重畳されていないかを検査する。
以上の動作をすべてのゲート信号線に対しておこなう。
第３図のアクティブマトリックスアレイではTFTのTM32
にＳ−Ｄ欠陥17が発生しているため、a,b共通端子に信
号が印加され、ゲート信号線G3にオン電圧が印加され信
号検出手段４がソース信号線S3に接続されたとき、TFT
のTS32がオンとなり、S2→TS32→P32→Ｓ−Ｄ欠陥→S3
なる電源経路が発生するため、TFTのTM32またはTM33の
欠陥の発生を検出することができる。
つぎに信号印加手段７が信号を発生しないように制御し
たとき、信号検出手段４に信号が検出されなくなること
によりTFTのTM32の欠陥を検出することができる。
たとき、信号検出手段４に信号が検出されなくなること
によりTFTのTM32の欠陥を検出することができる。
検査終了後、アクティブマトリックスアレイは第２図に
示すEE′線およびDD′線で切断され、各ソース信号線は
分離される。
示すEE′線およびDD′線で切断され、各ソース信号線は
分離される。
なお、本発明のアクティブマトリックスアレイにおい
て、ソース信号線は共通端子ａおよび共通端子ｂに接続
されるだけに限定するのではなく、第４図に示すように
多数の共通端子に接続されるものであってもよいことは
明らかである。
て、ソース信号線は共通端子ａおよび共通端子ｂに接続
されるだけに限定するのではなく、第４図に示すように
多数の共通端子に接続されるものであってもよいことは
明らかである。
発明の効果 本発明のアクティブマトリックスアレイは、信号が重畳
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず２つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
されていないかを検査するソース信号線の両端のソース
信号線にそれぞれ別の信号印加手段により、個別に信号
を印加できるように構成したものである。したがって、
まず２つの信号印加手段を用いてアクティブマトリック
スアレイの欠陥の発生を検出し、次に一方の信号印加手
段のみを用いて欠陥位置を決定するという高速かつ欠陥
位置の限定の検査が可能になる。
また本発明のアクティブマトリックスアレイの検査方法
はすべてゲート信号線にゲート駆動用ICを用いて電圧を
印加できるから、ゲート信号線にプロービングの必要が
ない。したがってプローブの移動時間が必要でなく、ゲ
ート信号線に傷つけるおそれもなくなり、非常に高速な
検査が可能になり、十分実用にたえうるものとなる。以
上のことより本発明の効果は大である。
はすべてゲート信号線にゲート駆動用ICを用いて電圧を
印加できるから、ゲート信号線にプロービングの必要が
ない。したがってプローブの移動時間が必要でなく、ゲ
ート信号線に傷つけるおそれもなくなり、非常に高速な
検査が可能になり、十分実用にたえうるものとなる。以
上のことより本発明の効果は大である。
第１図，第２図は本発明の第１の実施例におけるアクテ
ィブマトリックスアレイの概念図、第３図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第４
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第５図は従来のアクティブマトリッ
クスアレイの概念図、第６図はアクティブマトリックス
アレイの一部等価回路図、第７図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 1,2……ゲート制御手段、3,5,6……接続手段、４……信
号検出手段、7,8,……信号印加手段、9,10,11,12……プ
ローブ、13,14……電圧印加手段、15……信号印加手
段、16……信号検出手段、17……Ｓ−Ｄ欠陥、Gn……ゲ
ート信号線、Sm……ソース信号線、TSmn・TMm……TFT、
Pmn……絵素電極。
ィブマトリックスアレイの概念図、第３図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第４
図は本発明の他の実施例におけるアクティブマトリック
スアレイの概念図、第５図は従来のアクティブマトリッ
クスアレイの概念図、第６図はアクティブマトリックス
アレイの一部等価回路図、第７図は従来のアクティブマ
トリックスアレイの検査方法の説明図である。 1,2……ゲート制御手段、3,5,6……接続手段、４……信
号検出手段、7,8,……信号印加手段、9,10,11,12……プ
ローブ、13,14……電圧印加手段、15……信号印加手
段、16……信号検出手段、17……Ｓ−Ｄ欠陥、Gn……ゲ
ート信号線、Sm……ソース信号線、TSmn・TMm……TFT、
Pmn……絵素電極。
Claims (2)
- 【請求項１】一絵素に第１の薄膜トランジスタと第２の
薄膜トランジスタとが形成されたアクティブマトリック
スアレイであって、（4n−２）（ただし、ｎは整数）番
目に位置するソース信号線が第１の共通端子と電気的に
接続され、（4n）（ただし、ｎは整数）番目に位置する
ソース信号線が第２の共通端子と電気的に接続され、第
１の共通端子と第２の共通端子間が電気的に分離されて
おり、前記第１の薄膜トランジスタのゲート端子と前記
第２の薄膜トランジスタのゲート端子とは相異なるゲー
ト信号線に接続されており、かつ、前記第１の薄膜トラ
ンジスタのソース端子と前記第２の薄膜トランジスタの
ソース端子とは相異なるソース信号線に接続されている
ことを特徴とするアクティブマトリックスアレイ。 - 【請求項２】一絵素に第１の薄膜トランジスタと第２の
薄膜トランジスタとが形成され、（4n−２）（ただし、
ｎは整数）番目に位置するソース信号線が第１の共通端
子と電気的に接続され、（4n）（ただし、ｎは整数）番
目に位置するソース信号線が第２の共通端子と電気的に
接続され、第１の共通端子と第２の共通端子間が電気的
に分離されており、前記第１の薄膜トランジスタのゲー
ト端子と前記第２の薄膜トランジスタのゲート端子とは
相異なるゲート信号線に接続されており、かつ、前記第
１の薄膜トランジスタのソース端子と前記第２の薄膜ト
ランジスタのソース端子とは相異なるソース信号線に接
続されているアクティブマトリックスアレイの検査方法
であって、前記（4n−２）番目に位置するソース信号線
と、前記（4n）番目に位置するソース信号線のうち少な
くとも一方に、第１の信号を印加し、かつ、ゲート信号
線に前記スイッチング素子を動作状態にする第２の信号
を印加するとともに、（2n−１）番目に位置するソース
信号線での前記第１の信号の出力の有無を検出すること
を特徴とするアクティブマトリックスアレイの検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29121388A JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135490A JPH02135490A (ja) | 1990-05-24 |
| JPH0769676B2 true JPH0769676B2 (ja) | 1995-07-31 |
Family
ID=17765930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29121388A Expired - Fee Related JPH0769676B2 (ja) | 1988-11-17 | 1988-11-17 | アクティブマトリックスアレイおよびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769676B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713211B2 (ja) * | 1994-03-30 | 1998-02-16 | 日本電気株式会社 | 液晶表示パネル |
| US6734925B1 (en) | 1998-12-07 | 2004-05-11 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| TW437095B (en) | 1998-10-16 | 2001-05-28 | Seiko Epson Corp | Substrate for photoelectric device, active matrix substrate and the inspection method of substrate for photoelectric device |
-
1988
- 1988-11-17 JP JP29121388A patent/JPH0769676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135490A (ja) | 1990-05-24 |
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|---|---|---|---|
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