JPH07113727B2 - アクティブマトリックスアレイ - Google Patents
アクティブマトリックスアレイInfo
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- JPH07113727B2 JPH07113727B2 JP7536289A JP7536289A JPH07113727B2 JP H07113727 B2 JPH07113727 B2 JP H07113727B2 JP 7536289 A JP7536289 A JP 7536289A JP 7536289 A JP7536289 A JP 7536289A JP H07113727 B2 JPH07113727 B2 JP H07113727B2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示パネルに用
いるアクティブマトリックスアレイに関するものであ
る。
いるアクティブマトリックスアレイに関するものであ
る。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示パネルでは表示コントラストや応答速度が低下する
ため各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示パネルが利用されつつある。前記
液晶表示パネルには数万個以上のスイッチング素子とし
ての薄膜トランジスタ（以後、TFTと呼ぶ）が形成され
たアクティブマトリックスアレイを用いる必要がある。
現在の技術では前記TFTをすべて無欠陥で形成すること
は困難である。そして、液晶表示パネル形成後検査をお
こない良否の判定をおこなう必要がある。したがって高
速に検査が可能なアクティブマトリックスアレイが待ち
望まれている。以下、図面を参照しながら従来のアクテ
ィブマトリックスアレイについて説明する。第６図は従
来のアクティブマトリックスアレイの模式図である。第
６図において601はショートリング、108はソース信号線
109はゲート信号線、123はソース信号線108とゲート信
号線109の両端に形成された検査電極、120はソース信号
線駆動用IC（以後、ソースドライブICと呼ぶ）と接続す
るための端子電極（以後、ソースIC接続電極と呼ぶ）、
121はゲート信号線駆動用IC（以後、ゲートドライブIC
と呼ぶ）と接続するための端子電極（以後、ゲートIC接
続電極と呼ぶ）、e1〜e30、f1〜f20はショートリング60
1と各信号線との切断点である。なお、第６図でスイッ
チング素子としてのTFTはソース信号線108とゲート信号
線109の交点部に形成されるが、図面では省略してい
る。以上のことは以下の図面に対しても同様である。
増え、従来から用いられている単純マトリックス型液晶
表示パネルでは表示コントラストや応答速度が低下する
ため各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示パネルが利用されつつある。前記
液晶表示パネルには数万個以上のスイッチング素子とし
ての薄膜トランジスタ（以後、TFTと呼ぶ）が形成され
たアクティブマトリックスアレイを用いる必要がある。
現在の技術では前記TFTをすべて無欠陥で形成すること
は困難である。そして、液晶表示パネル形成後検査をお
こない良否の判定をおこなう必要がある。したがって高
速に検査が可能なアクティブマトリックスアレイが待ち
望まれている。以下、図面を参照しながら従来のアクテ
ィブマトリックスアレイについて説明する。第６図は従
来のアクティブマトリックスアレイの模式図である。第
６図において601はショートリング、108はソース信号線
109はゲート信号線、123はソース信号線108とゲート信
号線109の両端に形成された検査電極、120はソース信号
線駆動用IC（以後、ソースドライブICと呼ぶ）と接続す
るための端子電極（以後、ソースIC接続電極と呼ぶ）、
121はゲート信号線駆動用IC（以後、ゲートドライブIC
と呼ぶ）と接続するための端子電極（以後、ゲートIC接
続電極と呼ぶ）、e1〜e30、f1〜f20はショートリング60
1と各信号線との切断点である。なお、第６図でスイッ
チング素子としてのTFTはソース信号線108とゲート信号
線109の交点部に形成されるが、図面では省略してい
る。以上のことは以下の図面に対しても同様である。
第６図で明らかなように、従来のアクティブマトリック
スアレイは、基板の周辺にショートリングが形成され、
前記ショートリングとゲートおよびソースIC接続電極間
との短絡が形成されている。また前記短絡部にはレーザ
光などにより切断するための短絡部が形成されている。
スアレイは、基板の周辺にショートリングが形成され、
前記ショートリングとゲートおよびソースIC接続電極間
との短絡が形成されている。また前記短絡部にはレーザ
光などにより切断するための短絡部が形成されている。
発明が解決しようとする課題 従来のアクティブマトリックスアレイの課題を明らかに
するため、従来のアクティブマトリックスアレイの検査
方法について説明する。まず従来のアクティブマトリッ
クスアレイはショートリングから切断部e1〜e30およびf
1〜f20をレーザ光にて加工されて切り離される。以上の
状態に加工されたのちアクティブマトリックスアレイは
検査される。以下、従来のアクティブマトリックスアレ
イの検査方法について説明する。
するため、従来のアクティブマトリックスアレイの検査
方法について説明する。まず従来のアクティブマトリッ
クスアレイはショートリングから切断部e1〜e30およびf
1〜f20をレーザ光にて加工されて切り離される。以上の
状態に加工されたのちアクティブマトリックスアレイは
検査される。以下、従来のアクティブマトリックスアレ
イの検査方法について説明する。
第７図は従来のアクティブマトリックスアレイ検査方法
の説明図である。第７図において、G1〜G5はゲート信号
線、S1〜S10はソース信号線、TM11〜TM49はTFT、P11〜P
49は絵素電極、406はゲート信号線G3とソース信号線S3
の交点部に発生した短絡欠陥（以後、クロスショートと
呼ぶ）、702・703はプローブ、701は抵抗値測定手段で
ある。なお、第７図の液晶表示パネルは１絵素に１つの
TFTを形成したものを示している。まず、プローブ703を
ソース信号線S1に圧接し、またプローブ702をゲート信
号線G1に圧接する。次に抵抗値測定手段701を用いて、
ゲート信号線G1とソース信号線S1の交点部の抵抗値を測
定する。正常な場合、抵抗値は無限大に、クロスショー
トが発生している場合はほぼ信号線の配線抵抗分が測定
される。以上の動作を順次プローブ702を移動させての
ゲート信号線に対しておこなう。また同様にプローブ70
3をソース信号線S2に圧接し、プローブ702を順次移動さ
せてソース信号線S2とゲート信号線間の交点部の抵抗値
を測定していく。以上の方法によりプローブ702・703を
用いて、すべてのアクティブマトリックスアレイのゲー
ト信号線とソース信号線間の交点の抵抗値を測定する。
第７図のアクティブマトリックスアレイではプローブ70
3をソース信号線S4に圧接し、プローブ702をゲート信号
線G3に圧接して、その抵抗値を測定した場合、通常より
も低い抵抗値が測定されるため、クロスショート406を
検出することができる。
の説明図である。第７図において、G1〜G5はゲート信号
線、S1〜S10はソース信号線、TM11〜TM49はTFT、P11〜P
49は絵素電極、406はゲート信号線G3とソース信号線S3
の交点部に発生した短絡欠陥（以後、クロスショートと
呼ぶ）、702・703はプローブ、701は抵抗値測定手段で
ある。なお、第７図の液晶表示パネルは１絵素に１つの
TFTを形成したものを示している。まず、プローブ703を
ソース信号線S1に圧接し、またプローブ702をゲート信
号線G1に圧接する。次に抵抗値測定手段701を用いて、
ゲート信号線G1とソース信号線S1の交点部の抵抗値を測
定する。正常な場合、抵抗値は無限大に、クロスショー
トが発生している場合はほぼ信号線の配線抵抗分が測定
される。以上の動作を順次プローブ702を移動させての
ゲート信号線に対しておこなう。また同様にプローブ70
3をソース信号線S2に圧接し、プローブ702を順次移動さ
せてソース信号線S2とゲート信号線間の交点部の抵抗値
を測定していく。以上の方法によりプローブ702・703を
用いて、すべてのアクティブマトリックスアレイのゲー
ト信号線とソース信号線間の交点の抵抗値を測定する。
第７図のアクティブマトリックスアレイではプローブ70
3をソース信号線S4に圧接し、プローブ702をゲート信号
線G3に圧接して、その抵抗値を測定した場合、通常より
も低い抵抗値が測定されるため、クロスショート406を
検出することができる。
しかしながら従来のアクティブマトリックスアレイで
は、検査時にショートリングより各信号線を切りはなし
プローブを液晶アクティブマトリックスアレイの各信号
線に圧接していく必要がある。したがって位置決め時間
に非常に長時間を要する。たとえばゲート信号線が200
本、ソース信号線が200本とし、一点あたりの位置決め
時間が１秒とすると４万秒となり、１パネルあたり10時
間以上の長時間を要し、とても製造工程としては用いる
ことができない。また、プローブを信号線に圧接してい
くため、プローブの接触不良およびプローブによるアク
ティブマトリックスアレイの破損が生じる。その上、ゲ
ート信号線およびソース信号線を周辺部に形成されたシ
ョートリングから個々に分離して検査をおこなうため、
アクティブマトリックスアレイが、静電気に対して弱く
なる。したがって検査工程時にアクティブマトリックス
アレイのに各信号線をに静電気が飛びこみ、TFTなどを
静電破壊するという課題があった。
は、検査時にショートリングより各信号線を切りはなし
プローブを液晶アクティブマトリックスアレイの各信号
線に圧接していく必要がある。したがって位置決め時間
に非常に長時間を要する。たとえばゲート信号線が200
本、ソース信号線が200本とし、一点あたりの位置決め
時間が１秒とすると４万秒となり、１パネルあたり10時
間以上の長時間を要し、とても製造工程としては用いる
ことができない。また、プローブを信号線に圧接してい
くため、プローブの接触不良およびプローブによるアク
ティブマトリックスアレイの破損が生じる。その上、ゲ
ート信号線およびソース信号線を周辺部に形成されたシ
ョートリングから個々に分離して検査をおこなうため、
アクティブマトリックスアレイが、静電気に対して弱く
なる。したがって検査工程時にアクティブマトリックス
アレイのに各信号線をに静電気が飛びこみ、TFTなどを
静電破壊するという課題があった。
課題を解決するための手段 従来のアクティブマトリックスアレイの課題を解決する
ため、本発明のアクティブマトリックスアレイは、複数
のS2n-1（ただし、ｎは整数）番目のソース信号が第１
の導体配線と短絡された複数の第１のブロックと、複数
のS2n（ただし、ｎは整数）番目のソース信号線が第２
の導体配線と短絡された複数の第２のブロックと、複数
のG2n-1（ただし、ｎは整数）番目のゲート信号線を短
絡された第３の導体配線と、複数のG2n（ただし、ｎは
整数）番目のゲート信号線を短絡する第４の導体配線と
を具備するものである。
ため、本発明のアクティブマトリックスアレイは、複数
のS2n-1（ただし、ｎは整数）番目のソース信号が第１
の導体配線と短絡された複数の第１のブロックと、複数
のS2n（ただし、ｎは整数）番目のソース信号線が第２
の導体配線と短絡された複数の第２のブロックと、複数
のG2n-1（ただし、ｎは整数）番目のゲート信号線を短
絡された第３の導体配線と、複数のG2n（ただし、ｎは
整数）番目のゲート信号線を短絡する第４の導体配線と
を具備するものである。
作用 本発明のアクティブマトリックスアレイは、ソース信号
線を10本以上を短絡・共通にし、かつ前記共通にしたブ
ロックごとに周辺部に形成されたショートリングに接続
している。したがって、欠陥検査では、まずブロックご
とに検査をおこない、前記ブロック内に欠陥が発生して
いる場合、各信号線を単独に分離して検査をおこなうこ
とができる。
線を10本以上を短絡・共通にし、かつ前記共通にしたブ
ロックごとに周辺部に形成されたショートリングに接続
している。したがって、欠陥検査では、まずブロックご
とに検査をおこない、前記ブロック内に欠陥が発生して
いる場合、各信号線を単独に分離して検査をおこなうこ
とができる。
実施例 以下、本発明のアクティブマトリックスアレイの一実施
例について図面を参照しながら説明する。第１図は本発
明のアクティブマトリックスアレイの模式図である。第
１図において、101はショートリング、102〜107は複数
本のソース信号線を共通にするショートリング（以後、
ブロックショートリングと呼ぶ）、108はソース信号
線、109はゲート信号線、110〜113はショートリング110
に接続された検査電極、114〜119はブロックショートリ
ングに接続された検査電極（以後、ブロック検査電極と
呼ぶ）、120・121は駆動用ICの端子電極と各信号線との
接続をとるためのIC接続電極、122・123は各信号線の両
端に形成された検査電極、a1〜a4・b1〜b6・c1〜c20・d
1〜d30は切断部である。
例について図面を参照しながら説明する。第１図は本発
明のアクティブマトリックスアレイの模式図である。第
１図において、101はショートリング、102〜107は複数
本のソース信号線を共通にするショートリング（以後、
ブロックショートリングと呼ぶ）、108はソース信号
線、109はゲート信号線、110〜113はショートリング110
に接続された検査電極、114〜119はブロックショートリ
ングに接続された検査電極（以後、ブロック検査電極と
呼ぶ）、120・121は駆動用ICの端子電極と各信号線との
接続をとるためのIC接続電極、122・123は各信号線の両
端に形成された検査電極、a1〜a4・b1〜b6・c1〜c20・d
1〜d30は切断部である。
第１図で明らかなように、ソース信号線108およびゲー
ト信号線109の両端には検査電極122および123が形成さ
れている。前記電極は各ソース信号線の断線検査に用い
られる。また、前記電極は一端にはIC接続電極120また
は121が形成される。IC接続電極120は切断部dn（ただし
ｎ＝１〜30）を介してブロックショートリングと接続さ
れ、IC接続電極121は切断部cm（ただしｍ＝１〜20）を
介してショートリング101と接続される。さらにブロッ
クショートリングにはプローブを圧接するブロック検査
電極が形成され、前記検査電極は切断部bi（ただし、ｉ
＝１〜６）を介して、ショートリング101と接続され
る。またショートリング101の四辺には検査電極110〜11
3が形成される。第２図はブロック検査電極近傍の一部
拡大平面図である。第２図において201は第１図のbiに
相当する切断部、202はソース信号線、203はブロックシ
ョートリング、204は第１図のdmに相当する切断部であ
る。駆動ICは第２図の点線に示す箇所に配置・接続され
る。通常ブロックショートリングはA1・Crなどの２層以
上の多層に形成されるが、切断部はレーザ光で切断加工
が容易なように、Crなどの比較的光吸収のよい薄膜を50
00Å以下に形成される。第３図は第１図の切断部のa
j（ただし、ｊ＝１〜４）近傍の一部拡大平面図であ
る。第３図において301は切断部である。前記切断部も
レーザ光による加工性がようように、ショートリングの
幅よりも狭く形成され、また薄膜もCrなどを5000Å以下
の膜厚に形成される。
ト信号線109の両端には検査電極122および123が形成さ
れている。前記電極は各ソース信号線の断線検査に用い
られる。また、前記電極は一端にはIC接続電極120また
は121が形成される。IC接続電極120は切断部dn（ただし
ｎ＝１〜30）を介してブロックショートリングと接続さ
れ、IC接続電極121は切断部cm（ただしｍ＝１〜20）を
介してショートリング101と接続される。さらにブロッ
クショートリングにはプローブを圧接するブロック検査
電極が形成され、前記検査電極は切断部bi（ただし、ｉ
＝１〜６）を介して、ショートリング101と接続され
る。またショートリング101の四辺には検査電極110〜11
3が形成される。第２図はブロック検査電極近傍の一部
拡大平面図である。第２図において201は第１図のbiに
相当する切断部、202はソース信号線、203はブロックシ
ョートリング、204は第１図のdmに相当する切断部であ
る。駆動ICは第２図の点線に示す箇所に配置・接続され
る。通常ブロックショートリングはA1・Crなどの２層以
上の多層に形成されるが、切断部はレーザ光で切断加工
が容易なように、Crなどの比較的光吸収のよい薄膜を50
00Å以下に形成される。第３図は第１図の切断部のa
j（ただし、ｊ＝１〜４）近傍の一部拡大平面図であ
る。第３図において301は切断部である。前記切断部も
レーザ光による加工性がようように、ショートリングの
幅よりも狭く形成され、また薄膜もCrなどを5000Å以下
の膜厚に形成される。
以下、本発明のアクティブマトリックスアレイの効果を
明らかにするため、本発明のアクティブマトリックスア
レイの検査方法について説明する。まず、第１図の切断
部a1〜a4にレーザ光を照射し切断する。なお、ここでは
第１図において一番上のゲート信号線を一番目（G1と表
わす）、一番下のゲート信号線をｍ番目（Gmと表わす）
とし、また一番左はしのゲート信号線を一番目（S1と表
わす）、一番右はしのゲート信号線をｎ番目（Snと表わ
す）とする。次に検査電極110および112にプローブ（図
示せず）圧接し、前記プローブ間の抵抗値を測定する。
奇数番目のゲート信号線偶数番目のゲート信号線と偶数
番目のゲート信号線に隣接ショートが発生していた場
合、抵抗値は非常に低く検出されることより、前記欠陥
を検出することができる。同様に検査電極113と111にプ
ローブを圧接し、前記プローブ間の抵抗値を測定するこ
とにより、奇数番目のソース信号線と偶数番目のソース
信号線に隣接ショートが発生していることを検出するこ
とができる。また、検査電極110にプローブを圧接し、
検査電極113および111にプローブを圧接することによ
り、奇数番目のゲート信号線と偶数番目のソース信号線
または奇数番目のソース信号線とのクロスショートの検
査をおこなうことができ、同様に検査電極112にプロー
ブを圧接し、検査電極113および111にプローブを圧接す
ることにより、偶数番目のゲート信号線と偶数番目のソ
ース信号線または奇数番目のソース信号線とのクロスシ
ョートの検査をおこなうことができる。以上の検査工程
をおこない、欠陥が検出されなかった場合は、対向電極
が形成された基板が取りつけられ、液晶を注入したの
ち、b1〜b6・c1〜c20・d1〜d30の切断部が切断され、駆
動用ICが積載されて液晶表示パネルとなる。欠陥が検出
された場合は、切断部b1〜b6が切断され、ブロック検査
工程をおこなう。以下、ブロック検査工程について説明
する。これも前述の検査工程と同様に、プローブを検査
電極114・117,115・118,116・119に圧接し、各状態での
抵抗値を測定していく。以上の方法により、各ブロック
でのソース信号線の隣接ショート欠陥を検出することが
できる。同様にクロスショートもプローブを検査電極11
0また検査電極112に圧接し、他方のプローブを検査電極
114〜119に圧接し抵抗値を測定することにより、各状態
でのブロッククロスショートを検出することができる。
各ブロックで欠陥が検出された場合は、さらにd1〜d30
の所定の切断部を切断し、かつ検査電極122を用いるこ
とにより検査をおこなう。以上の検査終了後、必要な修
正をおこなった後、前記基板上に対向電極が形成された
基板を取りつけ、前述の基板間に液晶を注入・封止す
る。次に切断部b1〜b6・c1〜c20を切断する。前記切断
部はレーザ光により容易に切断でき、また切断処理が容
易なように、各切断部は直線上の位置に形成されてい
る。次に、ゲート信号線にゲートドライブICを接続す
る。前記ゲートドライブICを接続するのはクロスショー
トおよび点欠陥などを高速に検出するためである。以
下、クロスショートおよび点欠陥検査工程を第２検査工
程と呼び、以下に説明する。第４図および第５図は第２
検査工程の説明図である。ただし、説明を容易にするた
め、さらに第１図よりも信号線数を減少させ簡略して描
いている。また説明に不良な部分は省略している。
明らかにするため、本発明のアクティブマトリックスア
レイの検査方法について説明する。まず、第１図の切断
部a1〜a4にレーザ光を照射し切断する。なお、ここでは
第１図において一番上のゲート信号線を一番目（G1と表
わす）、一番下のゲート信号線をｍ番目（Gmと表わす）
とし、また一番左はしのゲート信号線を一番目（S1と表
わす）、一番右はしのゲート信号線をｎ番目（Snと表わ
す）とする。次に検査電極110および112にプローブ（図
示せず）圧接し、前記プローブ間の抵抗値を測定する。
奇数番目のゲート信号線偶数番目のゲート信号線と偶数
番目のゲート信号線に隣接ショートが発生していた場
合、抵抗値は非常に低く検出されることより、前記欠陥
を検出することができる。同様に検査電極113と111にプ
ローブを圧接し、前記プローブ間の抵抗値を測定するこ
とにより、奇数番目のソース信号線と偶数番目のソース
信号線に隣接ショートが発生していることを検出するこ
とができる。また、検査電極110にプローブを圧接し、
検査電極113および111にプローブを圧接することによ
り、奇数番目のゲート信号線と偶数番目のソース信号線
または奇数番目のソース信号線とのクロスショートの検
査をおこなうことができ、同様に検査電極112にプロー
ブを圧接し、検査電極113および111にプローブを圧接す
ることにより、偶数番目のゲート信号線と偶数番目のソ
ース信号線または奇数番目のソース信号線とのクロスシ
ョートの検査をおこなうことができる。以上の検査工程
をおこない、欠陥が検出されなかった場合は、対向電極
が形成された基板が取りつけられ、液晶を注入したの
ち、b1〜b6・c1〜c20・d1〜d30の切断部が切断され、駆
動用ICが積載されて液晶表示パネルとなる。欠陥が検出
された場合は、切断部b1〜b6が切断され、ブロック検査
工程をおこなう。以下、ブロック検査工程について説明
する。これも前述の検査工程と同様に、プローブを検査
電極114・117,115・118,116・119に圧接し、各状態での
抵抗値を測定していく。以上の方法により、各ブロック
でのソース信号線の隣接ショート欠陥を検出することが
できる。同様にクロスショートもプローブを検査電極11
0また検査電極112に圧接し、他方のプローブを検査電極
114〜119に圧接し抵抗値を測定することにより、各状態
でのブロッククロスショートを検出することができる。
各ブロックで欠陥が検出された場合は、さらにd1〜d30
の所定の切断部を切断し、かつ検査電極122を用いるこ
とにより検査をおこなう。以上の検査終了後、必要な修
正をおこなった後、前記基板上に対向電極が形成された
基板を取りつけ、前述の基板間に液晶を注入・封止す
る。次に切断部b1〜b6・c1〜c20を切断する。前記切断
部はレーザ光により容易に切断でき、また切断処理が容
易なように、各切断部は直線上の位置に形成されてい
る。次に、ゲート信号線にゲートドライブICを接続す
る。前記ゲートドライブICを接続するのはクロスショー
トおよび点欠陥などを高速に検出するためである。以
下、クロスショートおよび点欠陥検査工程を第２検査工
程と呼び、以下に説明する。第４図および第５図は第２
検査工程の説明図である。ただし、説明を容易にするた
め、さらに第１図よりも信号線数を減少させ簡略して描
いている。また説明に不良な部分は省略している。
以後、図面を参照しながら、第２検査工程について説明
する。第４図および第５図において、G1〜G5はゲート信
号線、S1〜S10はソース信号線、TS11〜TS49はM11〜TM49
はTFT、P11〜P49は絵素電極、406はクロスショート、50
3はTFTのTM32のソース・ドレイン間に発生した短絡欠陥
（以後、Ｓ−Ｄショートと呼ぶ）、k1〜k4・n1〜n10・m
1〜m10は検査電極、j1〜j10は切断部である。第４図お
よび第５図であきらかなように、パネルは１絵素に２つ
のTFTを形成し、一方が不良の場合、他方のTFTで正常表
示がおこなえるように冗表構成をとっている。前述の冗
表構成のパネルは欠陥位置を検出できることが特に重要
である。なお、ソース信号線は１本おきに複数本共通に
短絡されて形成されており、図面では共通本数は非常に
少なく描かれているが、通常10数本以上の信号線が共通
にされる。
する。第４図および第５図において、G1〜G5はゲート信
号線、S1〜S10はソース信号線、TS11〜TS49はM11〜TM49
はTFT、P11〜P49は絵素電極、406はクロスショート、50
3はTFTのTM32のソース・ドレイン間に発生した短絡欠陥
（以後、Ｓ−Ｄショートと呼ぶ）、k1〜k4・n1〜n10・m
1〜m10は検査電極、j1〜j10は切断部である。第４図お
よび第５図であきらかなように、パネルは１絵素に２つ
のTFTを形成し、一方が不良の場合、他方のTFTで正常表
示がおこなえるように冗表構成をとっている。前述の冗
表構成のパネルは欠陥位置を検出できることが特に重要
である。なお、ソース信号線は１本おきに複数本共通に
短絡されて形成されており、図面では共通本数は非常に
少なく描かれているが、通常10数本以上の信号線が共通
にされる。
まず、第４図を用いてパネルのクロスショート406の検
出方法および検査方法について説明する。まず、ゲート
制御手段（図示せず）によりゲートドライブIC405を制
御し、すべてのゲート信号線にオフ電圧を印加する。な
お、ここではオフ電圧を負電圧、オン電圧を正電圧とし
て説明する。オフ電圧を印加すると、すべてのTFTはオ
フ状態となる。次にプローブ403を検査電極k1に位置決
めおよび圧接し、電気的接続をとる。この時、信号検出
手段404を動作させ、欠陥信号が重畳されていないかを
検出する。なお、前記欠陥信号としては、負電圧または
負電極の電流である。以上の動作を検査電極k2・k3・k4
に対しておこなう。今、クロスショート406が発生して
いるため、プローブ403を検査電極k1に圧接した際、欠
陥信号が検出される。したがってゲート信号線とソース
信号線S2・S4からなるブロックとの交点にクロスショー
トが発生していることを検出できる。次にプローブ403
は検査電極k1に位置決めしたままで、加工手段401を用
いて、切断部j2で切断しソース信号線S2を検査電極k1か
ら切り離す。前記加工手段401としてはレーザトリミン
グ装置などがあげられる。その後、信号検出手段で、欠
陥信号を測定する。欠陥信号が検出されればクロスショ
ートはソース信号線S4に、検出されなくなれば、前記切
り離したソース信号線に欠陥が発生していたことがわか
る。以上の手続きにより、欠陥発生箇所を複数本共通に
されたソース信号線のうちから１本に限定することがで
きる。次にゲート制御手段によりゲートドライブIC405
を制御し、ゲート信号線G1のみにオン電圧を印加し、前
記オン電圧印加位置をG2、G3……とシフトさせる。各状
態で、欠陥信号を信号検出手段404を用いて測定する。
オン電圧印加位置をゲート信号線G3に印加したとき、信
号検出手段404はオン電圧が検出される。したがって、
前記オン電圧印したゲート信号線とプローブを位置決め
したソース信号線から、ゲート信号線G3とソース信号線
S4の交点にクロスショートが発生していることを検出で
きる。以上の方法をパネルのすべてにおこなうことによ
りクロスショート検査はおこなわれる。
出方法および検査方法について説明する。まず、ゲート
制御手段（図示せず）によりゲートドライブIC405を制
御し、すべてのゲート信号線にオフ電圧を印加する。な
お、ここではオフ電圧を負電圧、オン電圧を正電圧とし
て説明する。オフ電圧を印加すると、すべてのTFTはオ
フ状態となる。次にプローブ403を検査電極k1に位置決
めおよび圧接し、電気的接続をとる。この時、信号検出
手段404を動作させ、欠陥信号が重畳されていないかを
検出する。なお、前記欠陥信号としては、負電圧または
負電極の電流である。以上の動作を検査電極k2・k3・k4
に対しておこなう。今、クロスショート406が発生して
いるため、プローブ403を検査電極k1に圧接した際、欠
陥信号が検出される。したがってゲート信号線とソース
信号線S2・S4からなるブロックとの交点にクロスショー
トが発生していることを検出できる。次にプローブ403
は検査電極k1に位置決めしたままで、加工手段401を用
いて、切断部j2で切断しソース信号線S2を検査電極k1か
ら切り離す。前記加工手段401としてはレーザトリミン
グ装置などがあげられる。その後、信号検出手段で、欠
陥信号を測定する。欠陥信号が検出されればクロスショ
ートはソース信号線S4に、検出されなくなれば、前記切
り離したソース信号線に欠陥が発生していたことがわか
る。以上の手続きにより、欠陥発生箇所を複数本共通に
されたソース信号線のうちから１本に限定することがで
きる。次にゲート制御手段によりゲートドライブIC405
を制御し、ゲート信号線G1のみにオン電圧を印加し、前
記オン電圧印加位置をG2、G3……とシフトさせる。各状
態で、欠陥信号を信号検出手段404を用いて測定する。
オン電圧印加位置をゲート信号線G3に印加したとき、信
号検出手段404はオン電圧が検出される。したがって、
前記オン電圧印したゲート信号線とプローブを位置決め
したソース信号線から、ゲート信号線G3とソース信号線
S4の交点にクロスショートが発生していることを検出で
きる。以上の方法をパネルのすべてにおこなうことによ
りクロスショート検査はおこなわれる。
次に第５図を用いてパネルのＳ−Ｄショートの検出方法
および検査方法について説明する。まず、ゲート制御手
段によりゲートドライブIC405を制御し、一絵素の２つ
のTFTのうち一方をオン状態、他方をオフ状態となるよ
うに、それぞれのゲート信号線にオン・オフ電圧を印加
する。今、ここでは奇数番目のゲート信号線にオン電圧
を、偶数番目のゲート信号線にオフ電圧を印加したとし
て説明する。次にプローブ501を検査電極k1に、プロー
ブ403を検査電極k3に圧接する。また同様の方法によ
り、プローブ501を検査電極k2に、プローブ403を検査電
極k4に圧接するというふうに、測定ブロック内で１本と
ばしのソース信号線に信号印加手段502からの信号が、
前記ソース信号線に隣接したソース信号線が信号検出手
段404に接続されるように順次プローブ501・403を移動
をし検査を行なう。通常信号印加手段502から印加され
る信号としては正電圧の直流電圧が印加される。プロー
ブ501を検査電極k1に、プローブ403を検査電極k3に圧接
して、信号印加手段502から電圧を印加したとき、TFTの
TS32がオン状態かつＳ−Ｄショート503が発生している
ため、 S2→TS32→P32→Ｓ−Ｄショート503→S3なる電流経路が
生じ、信号検出手段403に欠陥信号が検出される。次に
この測定ブロック内のどのソース信号線に欠陥が発生し
ているかを検出するために、加工手段401を用いて、切
断部j1にレーザ光を照射し、検査電極k3から切断する。
今、切断部j1を切断しても信号検出手段404に欠陥信号
が検出されるため、切断部j3を切断する。すると欠陥信
号が検出されなくなる。次にプローブ403をソース信号
線S3のみに圧接する。また、ゲートドライブIC405を制
御し、ゲート信号線G1のみにオン電圧を印加し、前記オ
ン電圧印加位置を順次シフトさせながら、各状態で欠陥
信号が検出されるかを測定する。今、ゲート信号線G3に
オン電圧を印加したとき、前述の経路により欠陥信号が
検出されることにより欠陥発生箇所を検出できる。以上
の方法によりパネルのＳ−Ｄショート503を検出・検査
することができる。
および検査方法について説明する。まず、ゲート制御手
段によりゲートドライブIC405を制御し、一絵素の２つ
のTFTのうち一方をオン状態、他方をオフ状態となるよ
うに、それぞれのゲート信号線にオン・オフ電圧を印加
する。今、ここでは奇数番目のゲート信号線にオン電圧
を、偶数番目のゲート信号線にオフ電圧を印加したとし
て説明する。次にプローブ501を検査電極k1に、プロー
ブ403を検査電極k3に圧接する。また同様の方法によ
り、プローブ501を検査電極k2に、プローブ403を検査電
極k4に圧接するというふうに、測定ブロック内で１本と
ばしのソース信号線に信号印加手段502からの信号が、
前記ソース信号線に隣接したソース信号線が信号検出手
段404に接続されるように順次プローブ501・403を移動
をし検査を行なう。通常信号印加手段502から印加され
る信号としては正電圧の直流電圧が印加される。プロー
ブ501を検査電極k1に、プローブ403を検査電極k3に圧接
して、信号印加手段502から電圧を印加したとき、TFTの
TS32がオン状態かつＳ−Ｄショート503が発生している
ため、 S2→TS32→P32→Ｓ−Ｄショート503→S3なる電流経路が
生じ、信号検出手段403に欠陥信号が検出される。次に
この測定ブロック内のどのソース信号線に欠陥が発生し
ているかを検出するために、加工手段401を用いて、切
断部j1にレーザ光を照射し、検査電極k3から切断する。
今、切断部j1を切断しても信号検出手段404に欠陥信号
が検出されるため、切断部j3を切断する。すると欠陥信
号が検出されなくなる。次にプローブ403をソース信号
線S3のみに圧接する。また、ゲートドライブIC405を制
御し、ゲート信号線G1のみにオン電圧を印加し、前記オ
ン電圧印加位置を順次シフトさせながら、各状態で欠陥
信号が検出されるかを測定する。今、ゲート信号線G3に
オン電圧を印加したとき、前述の経路により欠陥信号が
検出されることにより欠陥発生箇所を検出できる。以上
の方法によりパネルのＳ−Ｄショート503を検出・検査
することができる。
発明の効果 本発明のアクティブマトリックスアレイは、ソース信号
線を10本以上を短絡・共通にし、かつ前記共通にしたブ
ロックごとに周辺部に形成されたショートリングに接続
している。したがって、本発明のアクティブマトリック
スアレイの検査では、まず、すべてのソース信号および
ゲート信号線を共通にした状態で検査をおこなう。前記
検査で欠陥が検出された場合、ブロック的に共通にされ
たソース信号線をブロックごとに分離をし、ブロック検
査をおこなう。したがって非常に高速に検査をおこない
ことがてぎる。また切断部も直線上になるように配置形
成されているため、レーザによる切断も非常に容易であ
る。その上、千鳥状にソース信号線を引きだしているた
め、奇数番目および偶数番目に分離して欠陥を検出する
ことができる。その上、ゲートドライブICを積載して検
査をおこなえる構成にしているため、クロスショート・
点欠陥検査が非常に容易である。
線を10本以上を短絡・共通にし、かつ前記共通にしたブ
ロックごとに周辺部に形成されたショートリングに接続
している。したがって、本発明のアクティブマトリック
スアレイの検査では、まず、すべてのソース信号および
ゲート信号線を共通にした状態で検査をおこなう。前記
検査で欠陥が検出された場合、ブロック的に共通にされ
たソース信号線をブロックごとに分離をし、ブロック検
査をおこなう。したがって非常に高速に検査をおこない
ことがてぎる。また切断部も直線上になるように配置形
成されているため、レーザによる切断も非常に容易であ
る。その上、千鳥状にソース信号線を引きだしているた
め、奇数番目および偶数番目に分離して欠陥を検出する
ことができる。その上、ゲートドライブICを積載して検
査をおこなえる構成にしているため、クロスショート・
点欠陥検査が非常に容易である。
第１図は本発明のアクティブマトリックスアレイの模式
図、第２図・第３図は本発明のアクティブマトリックス
アレイの一部拡大平面図、第４図・第５図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第６
図は従来のアクティブマトリックスアレイの模式図、第
７図は従来のアクティブマトリックスアレイの検査方法
の説明図である。 a1〜a4・b1〜b6・c1〜c20・d1〜d30・201・204・301・j
1〜j10……切断部、101・601……ショートリング、102
〜107……ブロックショートリング、108・202・s1〜s10
……ソース信号線、109・G1〜G10……ゲート信号線、11
0〜113・114〜119・k1〜k4・n1〜n10・m1〜m10……検査
電極、120・121……IC接続電極、122・123……検査電
極、203……ブロックショートリング、401……加工手
段、402……レーザ光、403・501・702・703……プロー
ブ、404……信号検出手段、405……ゲートドライブIC、
502……信号印加手段、503……ソース・ドレインショー
ト、701……抵抗値測定手段。
図、第２図・第３図は本発明のアクティブマトリックス
アレイの一部拡大平面図、第４図・第５図は本発明のア
クティブマトリックスアレイの検査方法の説明図、第６
図は従来のアクティブマトリックスアレイの模式図、第
７図は従来のアクティブマトリックスアレイの検査方法
の説明図である。 a1〜a4・b1〜b6・c1〜c20・d1〜d30・201・204・301・j
1〜j10……切断部、101・601……ショートリング、102
〜107……ブロックショートリング、108・202・s1〜s10
……ソース信号線、109・G1〜G10……ゲート信号線、11
0〜113・114〜119・k1〜k4・n1〜n10・m1〜m10……検査
電極、120・121……IC接続電極、122・123……検査電
極、203……ブロックショートリング、401……加工手
段、402……レーザ光、403・501・702・703……プロー
ブ、404……信号検出手段、405……ゲートドライブIC、
502……信号印加手段、503……ソース・ドレインショー
ト、701……抵抗値測定手段。
Claims (3)
- 【請求項１】複数のS2n-1（ただし、ｎは整数）番目の
ソース信号線が第１の導体配線と短絡された複数の第１
のブロックと、複数のS2n（ただし、ｎは整数）番目の
ソース信号線が第２導体配線と短絡された複数の第２の
ブロックと、複数のG2n-1（ただし、ｎは整数）番目の
ゲート信号線を短絡する第３の導体配線と、複数のG2n
（ただし、ｎは整数）番目のゲート信号線を短絡する第
４の導体配線とを具備することを特徴とするアクティブ
マトリックスアレイ。 - 【請求項２】複数のS2n-1（ただし、ｎは整数）番目の
ソース信号線が第１の導体配線と短絡された複数の第１
のブロックと、複数のS2n（ただし、ｎは整数）番目の
ソース信号線が第２の導体配線と短絡された複数の第２
のブロックと、複数のG2n-1（ただし、ｎは整数）番目
のゲート信号線を短絡する第３の導体配線と、複数のG
2n（ただし、ｎは整数）番目のゲート信号線を短絡する
第４の導体配線と、前記複数のS2n-1（ただし、ｎは整
数）番目のソース信号線と、前記第１の導体配線間に形
成された第１の分離部と、前記複数のS2n（ただし、ｎ
は整数）番目のソース信号線と、前記第２の導体配線間
に形成された第２の分離部とを具備することを特徴とす
るアクティブマトリックスアレイ。 - 【請求項３】複数のS2n-1（ただし、ｎは整数）番目の
ソース信号線が第１の導体配線と短絡された複数の第１
のブロックと、複数のS2n（ただし、ｎは整数）番目の
ソース信号線が第２の導体配線と短絡された複数の第２
のブロックと、複数のG2n-1（ただし、ｎは整数）番目
のゲート信号線を短絡する第３の導体配線と、複数のG
2n（ただし、ｎは整数）番目のゲート信号線を短絡する
第４の導体配線と、前記複数のS2n-1（ただし、ｎは整
数）番目のソース信号線と、前記第１の導体配線間に形
成された第１の分離部と、前記複数のS2n（ただし、ｎ
は整数）番目のソース信号線と、前記第２の導体配線間
に形成された第２の分離部と、複数本の前記第１の導体
配線を、短絡する第５の導体配線と、複数本の前記第２
の導体配線を、短絡する第６の導体配線と、前記第５の
導体配線と、各第１の導体配線間に形成された第３の分
離部と、前記第６の導体配線と、各第２の導体配線間に
形成された第４の分離部とを具備することを特徴とする
アクティブマトリックスアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7536289A JPH07113727B2 (ja) | 1989-03-27 | 1989-03-27 | アクティブマトリックスアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7536289A JPH07113727B2 (ja) | 1989-03-27 | 1989-03-27 | アクティブマトリックスアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02251931A JPH02251931A (ja) | 1990-10-09 |
| JPH07113727B2 true JPH07113727B2 (ja) | 1995-12-06 |
Family
ID=13574035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7536289A Expired - Fee Related JPH07113727B2 (ja) | 1989-03-27 | 1989-03-27 | アクティブマトリックスアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113727B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4486770B2 (ja) * | 2001-09-28 | 2010-06-23 | シャープ株式会社 | フラットパネルディスプレイ用基板 |
| WO2005083452A1 (ja) * | 2004-02-27 | 2005-09-09 | Toshiba Matsushita Display Technology Co., Ltd. | アレイ基板の検査方法およびアレイ基板の製造方法 |
| US20120129419A1 (en) * | 2009-06-15 | 2012-05-24 | Naoki Yoshimoto | Display-panel inspection method, and method for fabricating display device |
| CN103608856B (zh) * | 2011-07-19 | 2016-03-09 | 夏普株式会社 | 元件基板的制造方法 |
-
1989
- 1989-03-27 JP JP7536289A patent/JPH07113727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02251931A (ja) | 1990-10-09 |
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