JP5352066B2 - 電子回路基板の製造装置 - Google Patents

電子回路基板の製造装置 Download PDF

Info

Publication number
JP5352066B2
JP5352066B2 JP2007158314A JP2007158314A JP5352066B2 JP 5352066 B2 JP5352066 B2 JP 5352066B2 JP 2007158314 A JP2007158314 A JP 2007158314A JP 2007158314 A JP2007158314 A JP 2007158314A JP 5352066 B2 JP5352066 B2 JP 5352066B2
Authority
JP
Japan
Prior art keywords
defect
cutting
unit
correction
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007158314A
Other languages
English (en)
Other versions
JP2008310087A (ja
Inventor
信昭 中須
Original Assignee
株式会社ジャパンディスプレイ
パナソニック液晶ディスプレイ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ, パナソニック液晶ディスプレイ株式会社 filed Critical 株式会社ジャパンディスプレイ
Priority to JP2007158314A priority Critical patent/JP5352066B2/ja
Publication of JP2008310087A publication Critical patent/JP2008310087A/ja
Application granted granted Critical
Publication of JP5352066B2 publication Critical patent/JP5352066B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136254Checking; Testing
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136259Repairing; Defects
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/225Correcting or repairing of printed circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/51Plural diverse manufacturing apparatus including means for metal shaping or assembling
    • Y10T29/5147Plural diverse manufacturing apparatus including means for metal shaping or assembling including composite tool
    • Y10T29/5148Plural diverse manufacturing apparatus including means for metal shaping or assembling including composite tool including severing means
    • Y10T29/515Plural diverse manufacturing apparatus including means for metal shaping or assembling including composite tool including severing means to trim electric component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/53Means to assemble or disassemble
    • Y10T29/53004Means to assemble or disassemble with means to regulate operation by use of templet, tape, card or other replaceable information supply

Description

本発明は、電子回路基板の製造装置に係り、特に繰り返し配線/電極パターンが形成された電子回路基板のショート欠陥の修正技術に関する。
液晶表示パネル市場の拡大に伴い、低価格化に対する要求が厳しくなっている。一方、液晶表示パネルの製造に使用されるガラス基板は年々大型化している。そのため、プロセス改善だけではショート欠陥のない液晶表示パネルを製造することが難しく、コスト増大の大きな原因の一つとなっている。従って、このような欠陥を修正する工程は必須である。
液晶表示パネルは、画素回路や駆動回路等を形成した薄膜トランジスタ基板(TFT基板)と赤,青,緑の樹脂膜等をマトリクス状に配置したカラーフィルタ基板(対向基板)の間に液晶を挟み込んだ構造をしている。カラーフィルタや回路にパターン欠陥が発生すると、表示異常となり、その液晶表示パネルは不良品となる。表示異常には、例えば,カラーフィルタに塗布された樹脂が隣の画素にはみ出したために生じる色不良や、樹脂膜の膜厚が均一でないために生じる塗布むら、配線、電極などを含む回路のショートや断線などがある。特に、回路のショート欠陥は、ショートした部分の配線や電極を切断することにより良品に修正することが容易である。
回路のショート欠陥の修正技術としては、検査装置で検出された欠陥座標をもとに、ショート部分にレーザを照射することにより切断する技術や、マイクロマニピュレータにより削り取る技術が知られている。また、光学式検査装置で検出された欠陥座標と欠陥画像をもとに、欠陥部を自動認識し、予め設定した切断パターンを用いて欠陥部を除去する自動修正技術がある。この例として,特許文献1に自動化技術が開示されている。
特開2000−208902号公報
しかしながら,光学式検査では電気的なショートが発生しているか判定できないため、例えば、回路を形成したTFT基板上に付着しただけの異物がショート欠陥と誤判定される場合がある。このような誤判定した欠陥部分を除去するためにレーザ等を照射すると,正常な回路を切断して不良を発生させ、また除去不要な欠陥に対してレーザ照射するため、修正時間が増大する。また、電気式検査装置では配線や電極の間のショートやオープンの有無を検出するのみで,ショートやオープンを発生させている欠陥の基板上での位置(座標)を特定することができない。
本発明の目的は、修正対象を適切に選別することにより、真に除去が必要な欠陥のみ修正することで修正効率を向上させるとともに、誤判定による正常回路の切断等の不良発生を防止することを可能とした電子回路基板の製造装置を提供することにある。


上記目的を達成するために、電気式検査で検出した欠陥位置と欠陥種類を用い、欠陥種類毎にあらかじめ登録した欠陥存在領域と比較することによって、修正すべき結果を特定することにより誤判定を防止するとともに、欠陥存在領域と欠陥種類に関連づけられて記憶している切断位置を選択することにより、適切な修正を実施できるようにした。
本発明の代表的構成は以下のとおりである。すなわち、電子回路基板の回路の電極間ショートの欠陥を検出し、検出された欠陥の位置と欠陥の種類を特定後、前記欠陥の種類に関連づけて予め記憶されている欠陥存在領域情報を用いて修正対象の欠陥を特定し、欠陥種類と欠陥存在領域情報に関連づけて予め記憶されている切断位置情報を用いてショート欠陥部を切断して修正する工程を含む。
本発明を用いることにより、欠陥の自動修正が可能となり、省人効果がある。また、真に除去が必要な欠陥のみ修正することができるため、修正装置の利用効率を大幅に向上させることができるとともに、レーザの誤照射による不良発生を防止することができ、製造コスト削減効果がある。
以下、本発明の最良の実施形態について、実施例の図面を参照して詳細に説明する。以下の各実施例では、液晶表示パネルの配線や電極の修正を例として説明するが、本発明は、一般的に、平面上に繰り返しパターンが形成された電子回路基板の修正に適用可能であって、液晶表示パネルに限定されるものではない。
図1〜図6により本発明の実施例1を説明する。図2は、一般的な液晶表示パネルの断面図である。液晶表示パネルは,2枚のガラスを好適とする基板9a,9bの間に液晶40を挟み込んだ構造となっている。画素電極34と対向電極41で形成されるコンデンサ内の電界によって液晶40を構成する液晶分子の向き(配向)を制御し、バックライト45の光の透過率を制御するものである。基板9a上に画素電極34の印加電圧を制御する回路を形成し、基板9b上にカラーフィルタを形成することで,カラー画像を表示する。
基板9aには画素回路や駆動回路等、薄膜トランジスタで構成した回路が形成されるので、この基板を薄膜トランジスタ基板(TFT基板)と称する。また、基板9bは対向基板あるいはカラーフィルタ基板と称する。図2の液晶表示パネルでは、対向基板9bの内面に図示しない対向電極(共通電極)が形成された、所謂TN型である。しかし、本発明はTN型に限るものではなく、TFT基板9a側に対向電極を設けたIPS型にも適用できることはいうまでもない。
図3Aは、TFT基板上にもうける一般的な画素回路の構成例を説明する要部平面図である。また、図3Bは、図3AのA−B線に沿った断面図である。TFT基板9aに形成する回路は、複数のパターンを積層して形成される。TFT基板9a上に形成される薄膜多層回路には、ゲート電極31、シリコン半導体膜(ここでは、a−Si)32、データ配線33、ソース電極33a、ドレイン電極33b、画素電極34,ゲート絶縁膜35、保護膜38等がある。画素電極34はスルーホール37を通してソース電極33aと接続される。
シリコン半導体膜32で構成される薄膜トランジスタの部分が半導体スイッチとなっており、ゲート電極31aに所定の電圧を印加すると、半導体スイッチがオンとなり、データ配線33からドレイン電極33bに印加された電圧がソース電極33aから画素電極34に印加されることによって液晶が駆動される。この後、ゲート電極31の印加電圧を下げると、半導体スイッチがオフとなり、画素電極34と対向電極41で構成されるコンデンサの電圧が保持される。絶縁膜35は,ゲート電極31aとシリコン半導体膜32の間とゲート配線31/ゲート電極31aとデータ配線33/ドレイン電極33b/ソース電極33aの間に形成され、これらの配線/電極の間のショートを防止する機能をもつ。
図4は、液晶表示パネル上における一般的な画素回路の配置図である。図4では、説明の簡単化のため、シリコン半導体膜32と絶縁膜35は図示を省略してある。TFT基板9a上にゲート配線31とデータ配線33が直交して配置されており、それぞれ複数の配線が等間隔に配置されてマトリクスを構成している。図4では、それぞれの配線を区別するため,ゲート配線31にG1からG4を、データ配線33にS1からS9の番号を付けて説明する。ゲート配線31にはゲート電極が接続し、データ配線33にはドレイン電極が接続していることは前記したとおりである。
液晶表示パネルは1本のゲート配線31と1本のデータ配線33で一つの画素電極34に印加する電圧を制御する。例えば、ゲート配線31のG4とデータ配線33のS5で画素電極34aを制御する。ゲート電極31とデータ配線33の終端には抵抗測定器62のプローブ61a,61bを接触させるためのパッド36が形成されている。ショート検査方法として、例えばゲート配線31のG1とデータ配線33のS1の各パッド36にそれぞれプローブ61a,61bを接触させて抵抗測定器62で電気抵抗値を測定する。測定で得られた抵抗値が予め測定した値より小さい場合にショートと判定することができる。同様に、例えばゲート配線31のG1とG2間のショートやデータ配線33のS1とS2間のショートを検出することができる。
図5は、ゲート電極とドレイン電極との間に形成されている絶縁膜に異物を挟み込んでショート不良となった例を示す要部平面図である。なお,本実施例では異物によるショート不良の例しか述べないが、絶縁膜35の欠損や同一層でのショート等、異物以外の原因で発生するショート不良にも適用できる。ゲート電極31aとドレイン電極33bには異なる電圧が印加されるため、このようなショートが発生すると回路が正常に動作しない。そこで、切断位置52にレーザを照射してドレイン電極33bを切断してデータ配線33から切り離すことによりショート不良を修正する。
しかし,一般的に電気式検査では、ショートしているゲート電極31aとドレイン電極33bを特定するのみで、どの部分にショート不良を発生させる欠陥が存在しているのか分からない。また、切断位置52は欠陥の種類と回路パターンによって異なるため、オペレータが欠陥箇所を特定し,欠陥毎に切断位置52を判断して欠陥部を除去する必要があった。
図1は、本発明にかかる実施例1の電子回路基板製造方法を説明する工程図である。図1に示すように、電気式検査によって検出されたショートしているゲート電極31aとドレイン電極33bあるいは複数のゲート電極31aあるいは複数のドレイン電極33aの位置と欠陥種類についての情報を利用する。これによりショートを発生させている欠陥の位置と種類を特定するとともに、自動で切断位置52を選択して欠陥を修正することを可能とした。
図1において、電気式のショート欠陥検出ステップ101を実施後、欠陥位置特定工程102を実施するとともに、欠陥種類特定ステップ103を実施する。ここで欠陥位置とはショート不良が発生している画素電極34を特定するものであり,ショートしている2本の電極に付与された番号,または動作不良となっている画素電極34に付与された番号を使用する。
液晶表示パネルの画素回路は複数のゲート電極31とソース電極33が直交して配置されており、一つの画素を制御するために一組のゲート電極31aとドレイン電極33bを使用するため、不良となっている画素からそれに関係するゲート電極31とソース電極33を特定することが可能である。また、検査するときにプローブ61を接触させた電極の番号から、例えばゲート電極31aとドレイン電極33bのショート不良かゲート電極31aと別のゲート電極31aとのショート不良等の欠陥種類を特定することが可能である。
予め記憶した回路の設計情報と検査装置から取得したゲート電極31aとドレイン電極33bの位置を用いて基準点座標算出ステップ104を実施する。基準点としてゲート電極31aとドレイン電極33bの交点を使用する場合、ゲート電極31aとドレイン電極33bは等間隔に配置されているため、第1本目の電極の座標と電極間隔をあらかじめ記憶しておけば容易に算出できる。また、ゲート電極31aとドレイン電極33bの交点から所定量ずらした位置を基準点としてもよい。また、ゲート電極31aとドレイン電極33bの番号に関連づけて記憶した基準点座標を使用してもよい。
次に、基準点座標補正ステップ105を実施する。算出した基準点座標で画像を取得し、パターンマッチング等の方法で基準点を検出する。基準点座標で取得した画像では基準点が画像の所定の位置に映るよう調整されているため、検出した基準点座標の所定位置からのずれ量が補正値となる。補正した基準点座標を基準にショート欠陥が発生している画素の画像取得ステップ106を実施し、欠陥抽出ステップ107を実施する。欠陥抽出107は正常回路の画像との比較や設計データとの比較等の方法を用いることができる。
次に、修正欠陥特定108を実施する。図6Aは、ショート欠陥発生時の別の切断位置を説明する図5と同様の要部平面図である。また、図6Bは、図6AのC−D線に沿った断面図である。欠陥抽出ステップ107で抽出した欠陥には、図6A、図6Bに示すようにショートの原因である異物51aの他、基板上(ここでは、画素電極34上)に付着しただけでショートを引き起こさない異物51bも検出される。異物51bは、これを除去してもショート欠陥の修正にならないだけでなく、画素電極34にダメージを与えるため、異物51bは除去しないようにする必要がある。
配線や電極の配置によってショートとなる欠陥が存在する領域は欠陥種類毎に決まる。ここで、ショートとなる欠陥が存在する可能性がある範囲を欠陥存在領域と定義する。例えば、図6Aにおいて、ゲート電極31とドレイン電極33bのショートは一点鎖線で示す欠陥存在領域60a,60b内でしか発生しない。そこで,あらかじめ欠陥種類毎に欠陥存在領域60a,60bを後述する記憶部に記憶しておき、検出した異物51a,51bの位置と比較することにより、ショートの原因となった異物51aを特定することができる。異物51aの座標が欠陥座標である。
修正欠陥特定ステップ108では、異物51の位置だけではなく、色情報も利用することができる。例えば、絶縁膜35が薄くなり十分な絶縁特性が得られないためにショート不良となっている場合、絶縁膜35が薄くなっている部分には照明光による干渉縞が発生する。白色照明を照射すると波長により干渉縞が発生する位置が異なるため虹色状の干渉縞が発生するため、この干渉色を検出することで修正欠陥特定108を実施することもできる。
次に、切断位置選択ステップ109を実施する。欠陥種類毎と欠陥存在領域60a,60b毎に切断位置52a,52bを後述する記憶部に予め記憶しておく。例えば、図6A、図6Bに示すゲート電極31とソース電極33のショート不良では、欠陥存在領域60aに修正対象欠陥が存在するため、切断位置52aを選択する。次に、切断ステップ110を実施する。ここでは、切断箇所が一カ所の例を示したが、複数箇所の切断を実施してもよい。切断方法として、レーザやマイクロマニピュレータ、マイクロプラズマ等の方法を用いることができる。
次に、切断完了判定ステップ111を実施する。切断位置52aで画像を取得し、切断が完了したか判定する。切断が未完了と判定された場合には再度切断110を実施する。切断完了判定111として光学式検査や電気式検査を実施することで判定可能である。これを所定回数繰り返して切断が完了しない場合は動作を中断する。このとき、警報を発生する構成とすることができる。
本実施例により,検出された異物のうちレーザ照射不要な異物にレーザを照射することなく、修正対象欠陥のみ修正できるため、レーザの誤照射による不良発生を防止することができ製造コスト削減に効果があるだけでなく、レーザ照射の要・不要を自動的に判定できるためオペレータ操作を必要とせず、省人化を図ることができる。
図7〜図15を用いて本発明の実施例2を説明する。図7は、本発明にかかる電子回路基板の製造装置に備える修正装置の一実施例を説明する構成図である。この実施例を本発明の実施例2として説明する。本発明の製造装置に備える修正装置は、検査部200、修正部230、記憶部250で構成される。検査部200はショート欠陥を検出するユニットであり、ショート欠陥検出部201と欠陥位置特定部202、欠陥種類特定部203で構成される。
ショート欠陥検査部201は、例えば全てのゲート配線31とデータ配線33のパッドにプローブ61(図4の61a、61b)を接触させ、ゲート配線31とデータ配線33の間の電気抵抗値を測定する手段である。欠陥位置特定部202は、測定した電気抵抗値が予め設定した値より小さくなったときにショート欠陥と判定するとともに、ショートしているゲート配線31とデータ配線33が、例えば基板原点から何番目の電極であるかを特定する手段である。
欠陥種類特定部203は、電気抵抗値を測定するときに使用した2本の電極の選択方法から欠陥種類を特定する手段である。例えば、ゲート配線31とデータ配線33の電気抵抗値を測定した場合にはゲート電極31とソース電極33間のショートと判定し、データ配線33と別のデータ配線33間の電気抵抗値を測定した場合にはデータ配線33とデータ配線33間のショートと判定する。電気抵抗値を測定する電極やショートと判定する抵抗値など、検査に必要な値は記憶部250内の検査条件情報記憶部251に予め記憶されている。欠陥位置特定部202と欠陥種類特定部203で得られた検査結果は検査結果情報記憶部255に記憶される。
修正部230は、検査部200の検査結果に基づき欠陥部を修正するユニットである。基準点座標算出部231は、記憶部250の検査結果情報記憶部255から欠陥位置を、また回路設計情報記憶部252から回路設計情報を読み出し、欠陥位置から基準点座標を算出する手段である。例えば、ゲート配線31とデータ配線33の交点を基準点とする場合、回路設計情報記憶部252には、例えばゲート配線31の一番目の電極の基板座標とゲート配線31間距離が予め記憶されており,任意の番号のゲート配線31の位置を基板座標に変換することができる。同様に、データ配線33も基板座標に変換し、交点座標を算出する。
また、基準点としてゲート配線31とデータ配線33の交点からオフセット量分ずらした位置を基準点としてもよい。例えば、図14に示すように、ゲート配線31とデータ配線33の交点71から予め記憶したオフセット量分ずらした基準点72aを設定することもできる。
ショートが発生した位置の近傍は欠陥が存在し、次に述べる基準点座標補正で誤認識する可能性があるため、欠陥座標から十分離れた位置に基準点を設定する方がよい。例えば、図15に示すように、ゲート配線31のG3とデータ配線線33のS4の間にショート73が発生している場合、ゲート配線31のG3とデータ配線線33のS4の交点近傍に基準点を設定するのではなく、例えばゲート配線31のG4とデータ配線線33のS5の近傍に基準点を設定するとよい。ゲート配線31とデータ配線線33の間隔は予め記憶しているので、数本分離れたゲート配線31とデータ配線線33の交点座標を容易に算出することができる。
基準点座標補正部232は基準点の補正値を算出する手段である。一般的に、基板を移動する搬送手段には位置決め誤差があるため、基準点座標算出部231で算出した座標に移動しても基準点がカメラ視野の所定位置に映るとは限らない。そこで,移動後に基準点の画像を取得し,パターンマッチング等の一般的な手法を用いて基準点を検出後,基準点座標の補正値を算出する。
欠陥近傍画像取得部233は、ショートしていると特定したゲート配線31とデータ配線線33が影響を及ぼす範囲の画像を取得する手段である。画像取得範囲としては、例えば図6Aに示す範囲であれば十分である。欠陥抽出部234は、欠陥近傍画像取得部233で取得した画像から欠陥部を抽出する手段である。欠陥抽出方法として、正常回路の画像との比較や設計データとの比較等の方法を用いることができる。基準点座標は既に算出されているので、取得した画像から欠陥の座標も算出することができる。
修正欠陥特定部235は、修正すべき欠陥を抽出する手段である。修正欠陥特定部235は、検査結果情報記憶部255に記憶されている欠陥種類に関連づけられた欠陥存在領域情報を欠陥存在領域情報記憶部253から読み込む。欠陥存在領域は基準点からの相対座標で記憶されており、基準点座標を用いて基板座標に変換することができる。修正欠陥特定部235は、欠陥抽出部234で抽出した欠陥の座標と算出した欠陥存在領域を比較することにより、修正すべき欠陥を特定することができる。
切断位置特定部236は、切断位置を算出する手段である。切断位置特定部236は、修正すべき欠陥が存在する欠陥存在領域60と欠陥種類から,切断位置情報記憶部254にあらかじめ記憶してある切断位置を選択する。切断位置は欠陥存在領域60と欠陥種類に関連づけて記憶されているので、容易に選択することができる。また、切断位置は前述の基準点71からの相対座標で記憶されており、補正した基準点座標を用いて基板座標に変換することができる。基準点71は欠陥近傍に設定されるため、切断位置精度を高くすることができる。欠陥修正部237は欠陥部分を除去する手段であり、レーザやマイクロマニピュレータ等の手段を用いることができる。切断するときには、図9に示すように修正箇所を映し出したモニタ上に切断箇所65を重ねて表示することにより、オペレータによる切断箇所確認が可能となり、正常部を誤って切断することを防止することもできる。
修正完了判定部206は検査部200にあり、電気式検査の結果から切断の完了を判定する手段である。修正が未完了と判定された場合は、通信部205aを介して修正装置240に信号を送り、再度修正する。警報発生部207は切断と切断完了判定を所定回数繰り返しても切断完了と判定されなかった場合に警報を発生する手段である。
図8は、実施例2において修正完了判定を光学式検査で行うときの構成図である。修正部画像取得部238は欠陥修正部237で切断した箇所の画像を取得する手段である。修正部画像取得部238は欠陥近傍画像取得部233を使用することもできる。修正完了判定部239は取得した画像から切断が完了したかどうかを判定する手段である。
図7には検査部と修正部、記憶部を備えた一つの装置を示したが、図10、図11に示すように、検査装置210と修正装置240が独立した装置としてもよい。図10の構成において、検査装置210は、ショート欠陥検出部201と欠陥位置特定部202、欠陥種類特定部203、検査条件情報記憶部251、検査結果情報記憶部255a、通信部205a、修正完了判定部206、警報発生部207で構成される。修正装置240は、基準点座標算出部231、基準点座標補正部232、欠陥近傍画像取得部233、欠陥抽出部234、修正欠陥特定部235、切断位置特定部236、欠陥修正部237、回路設計情報記憶部252、欠陥存在領域情報記憶部253、切断位置情報記憶部254、検査結果情報記憶部255b、通信部205bで構成される。通信部205a、205bは検査装置210と修正装置240間で検査結果を送受信するための手段である。また、図11のように修正部画像取得部238と修正完了判定部239、警報発生部207が修正装置240内にある構成でもよい。
さらに、図12,図13に示すように、検査装置210と修正装置240と記憶装置260が独立した装置構成でもよい。図12の構成において,検査装置は、ショート欠陥検出部201と欠陥位置特定部202、欠陥種類特定部203、通信部205a、修正完了判定部206、警報発生部207で構成される。修正装置240は、基準点座標算出部231、基準点座標補正部232、欠陥近傍画像取得部233、欠陥抽出部234、修正欠陥特定部235、切断位置特定部236、欠陥修正部237、通信部205bで構成される。記憶装置260は、通信部205cと検査条件情報記憶部251、検査結果情報記憶部255、回路設計情報記憶部252、欠陥存在領域情報記憶部253、切断位置情報記憶部254で構成される。検査装置210が必要とする検査用情報や修正装置240が必要とする修正用情報、検査結果は記憶装置260に記憶され、通信部205を介して取得することができる。また、図13のように、修正部画像取得部238と修正完了判定部239、警報発生部207が修正装置240内にある構成でもよい。
図10,図11,図12,図13の構成において、検査装置は静電容量センサや電子ビームを用いた一般的なアレイ検査装置を用いてもよい。
本実施例により、検出された異物のうちレーザ照射不要な異物にレーザを照射することなく、修正対象欠陥のみ修正できる。そのため、誤照射による不良発生を防止することができ製造コスト削減に効果があるだけでなく、レーザ照射の要/不要を自動的に判定できるためオペレータ操作を必要とせず、省人化を図ることができる。
本発明の別の実施例を図16〜図17を用いて説明する。図16は、本発明の実施例3を説明するための欠陥存在領域の説明図である。ここでは、欠陥存在領域が60a,60b,60cと複数定義されている。図17は、切断位置を関連づけるテーブルの説明図である。図17において、テーブルには一つの欠陥種類に関連づけて切断位置が記憶されている例である。
図16のように欠陥存在領域60は複数定義することができるため、欠陥が複数の領域にまたがって存在する場合が発生する。切断位置52は欠陥存在領域60に関連づけられて記憶されているが、各欠陥存在領域60に定義された優先度を参照することにより、最も優先度の高い欠陥存在領域60aを選択することができ、切断位置52aが決まる。切断位置52は一つの欠陥存在領域60に対して複数定義することが可能である。本実施例では欠陥存在領域60が矩形の例を示したが、必ずしも矩形である必要はなく、多角形で指定できることが望ましい。また、同じ優先度が複数存在してもよく、優先度が同じ欠陥存在領域60に定義された切断52を全て切断する。
本発明のさらに別の実施例を図18〜図19を用いて説明する。図18は、本発明の実施例4を説明するための欠陥存在領域の説明図である。図19は、切断位置を関連ずけるテーブルの説明図である。ショートは2つの電極に欠陥がまたがって存在するときに発生するが、欠陥近傍画像では2つの電極間に欠陥がまたがっている場合と2つの電極の交差部に欠陥が存在する場合がある。そこで、2つの電極それぞれに欠陥存在領域60a,60bを定義し、一つの欠陥が2つの欠陥存在領域にまたがっている場合にショートと判定する。
例えば、ゲート配線31とゲート電極31a上に欠陥存在領域60bを定義し、データ配線線33とドレイン電極33b上に欠陥存在領域60aを定義すると、一つの欠陥が欠陥存在領域60aと60bの両方に存在する場合には、ゲート配線31とデータ配線線33間でショートしていると判定できる。ショート判定ルールは図19に示すようなテーブルで定義され、予め記憶されているものとする。ショート判定ルールを定義することにより、例えば同じデータ配線33上に定義された欠陥存在領域60aと60c間に欠陥がまたがっていてもショートと誤判定されることはない。ゲート配線31とデータ配線線33の交差部で発生したショートを判定するためには、例えば図19のNo.3のように欠陥存在領域60dのみ定義すればよい。実施例3と同様にショート判定ルールには優先度が定義されており、優先度が高いルールを選択する。
本発明のさらにまた別の実施例を図20〜図22を用いて説明する。図20は、本発明の実施例5の装置構成の説明図である。図20において、繰り返しパターンが形成された電子回路基板9を修正装置に搬送した後、所定の検査位置305に電子回路基板9を位置決めする。プローブ61a,61b,61c,61dのうち2本を検査する配線のパッド36に接触させ、検査部コントローラ311に付属している抵抗測定器62(図示せず)で電気抵抗値を測定する。このとき、使用するショート判定しきい値等の測定条件は統合コントローラ310または検査部コントローラ311に記憶されている。測定した電気抵抗値がしきい値より小さい場合にはショートが発生していると判定し、欠陥種類と欠陥が発生している電極の番号を統合コントローラ310に記憶する。
所定の組み合わせで電極間のショートを検査した後、搬送装置309で電子回路基板9を修正位置351へ移動する。修正部コントローラ321は統合コントローラ310からショート欠陥データを取得し、撮像素子323を欠陥近傍の基準点位置に移動して画像を取得後、画像データを修正部コントローラ321に送る。修正部コントローラ321では基準点位置を検出した後、欠陥存在領域60を設定し、修正すべき欠陥を特定するとともに切断位置52を求める。
修正ツール322として、例えばレーザやマイクロマニピュレータ、マイクロプラズマを用い、切断位置52に位置決め後に切断する。切断箇所に撮像素子323を再度位置決めし、取得した画像から切断が完了したかどうかを判定する。切断が完了したと判定された場合は、電子回路基板9を修正装置から搬出し、未完了と判定された場合は再度修正ツール322にて切断を実施する。切断完了判定と再修正は修正が完了したと判断されるまで繰り返すが、所定回数繰り返しても切断が完了しない場合は修正動作を中断し、警報を発する。
検査部350は図21に示したように、全ての電極のパッド62にプローブ61を接触させておき、検査部コントローラ311で測定する電極を順次切り替えて電気抵抗値を測定する構成でもよい。また、検査部と修正部それぞれに電子回路基板を位置決めし、検査と修正を並行して実施してもよい。
図22は、検査装置210と修正装置240が独立してシステムを構成している例を示す。検査装置210で検査した結果は検査装置コントローラ315から記憶装置316に送信される。検査装置としてプローブ61を接触させて電気抵抗値を測定する方法を例に挙げたが、静電容量センサや電子ビームを用いた一般的なアレイ検査装置を使用することもできる。また、検査に必要な検査条件を記憶装置316に記憶させておき、必要なときに読み込む構成でもよい。修正装置230は修正装置コントローラ325が記憶装置316から検査結果を読み込み、修正を実施する。修正に必要な修正条件も記憶装置316に記憶させておき、必要なときに読み込む構成でもよい。本構成は,検査に要する時間と修正に要する時間が異なる場合に有効である。
本発明は,繰り返しパターンが形成された電子回路基板の修正技術であり,液晶表示パネルやプラズマディスプレイパネル、有機ELディスプレイ(Electro Luminescence)パネル、FED(Field Emission Display)パネルなどの製作技術、その他の類似の電子装置にも利用することができる。
本発明の実施例1の電子回路基板製造方法の説明図である。 液晶表示パネルの断面図である。 液晶表示パネルの平面図である 図3AのA−B線に沿った液晶表示パネルの断面図である 液晶表示パネルの別の平面図である。 ショート欠陥発生時の切断位置の説明図である。 ショート欠陥発生時の別の切断位置の説明図である。 図6AのC−D線に沿ったショート欠陥発生時の別の切断位置を説明する断面図である。 本発明の実施例2の装置構成の説明図である。 本発明の実施例2の別の装置構成の説明図である。 モニタ上に表示された切断位置の説明図である。 本発明の実施例2の別の装置構成の説明図である。 本発明の実施例2の別の装置構成の説明図である。 本発明の実施例2の別の装置構成の説明図である。 本発明の実施例2の別の装置構成の説明図である。 基準点設定方法の説明図である。 基準点設定方法の別の説明図である。 本発明の実施例3の欠陥存在領域の説明図である。 切断位置を関連づけるテーブルの説明図である。 本発明の実施例4の欠陥存在領域の説明図である。 切断位置を関連づける別のテーブルの説明図である。 本発明の実施例5の装置構成の説明図である。 本発明の実施例5の別の装置構成の説明図である。 本発明の実施例5の別の装置構成の説明図である。
符号の説明
9a・・・薄膜トランジスタ基板、9b・・・カラーフィルタ基板、31…ゲート配線、31a…ゲート電極、32・・・シリコン半導体膜、33・・・データ配線、33a・・・ソース電極、33b・・・ドレイン電極、34・・・画素電極、35・・・絶縁膜、51・・・異物、52・・・切断位置、60・・・欠陥存在領域、200・・・検査部、230・・・修正部、250・・・記憶部。

Claims (5)

  1. 複数の配線を繰り返し形成した第一の配線と、第一の配線に直交した複数の配線を繰り返し形成した第二の配線と、第一の配線と第二の配線の組み合わせで形成される電極パターンが形成されている電子回路基板の製造装置であって、
    複数の第一の配線と複数の第二の配線それぞれについて電気的に短絡の有無を検査し、短絡している配線の組み合わせで欠陥位置を特定する欠陥位置特定部と、
    前記欠陥位置特定部で短絡のあった配線の組み合わせから欠陥種類を特定する欠陥種類特定部と、
    前記欠陥位置特定部で抽出した短絡がある電極パターンを周辺の電極パターンを含めて撮影した画像から欠陥座標を特定する欠陥座標特定部と、
    欠陥の種類と関連づけて欠陥存在領域情報記憶部に予め記憶されている欠陥存在領域情報と前記欠陥種類を比較することで、修正すべき欠陥を特定する修正欠陥特定部と、
    前記欠陥存在領域情報と前記欠陥種類から、あらかじめ記憶してある切断位置を選択する切断位置特定部と、
    前記切断位置特定部で特定した切断位置で切断することで結果を修正する欠陥修正部を備え、
    前記第一の配線がデータ信号線、前記第二の配線が走査信号線であり、
    前記欠陥種類特定部は短絡しているデータ信号線または走査信号線から欠陥種類を特定し、前記欠陥存在領域情報は、欠陥種類毎に欠陥が存在する可能性がある電極パターン内の領域を1つまたは複数定義し、欠陥種類と関連付けられて記憶された情報であり、
    前記切断位置特定部で選択する切断位置は、欠陥種類毎に定義された切断位置をテーブルとして記憶されていることを特徴とする電気回路基板の製造装置。
  2. 請求項1において、
    前記欠陥は、絶縁膜の絶縁特性低下による短絡を含むことを特徴とする電気回路基板の製造装置。
  3. 請求項1において、
    前記欠陥存在領域情報は、欠陥種類毎に定義された欠陥が存在する可能性がある電極パターン内の領域に優先度を付与するテーブルを有することを特徴とする電気回路基板の製造装置。
  4. 請求項1において、
    前記欠陥座標特定部は、電極パターン内に定義した基準点からの相対座標を特定することを特徴とする電気回路基板の製造装置。
  5. 請求項1において、
    前記修正後に取得した画像を用いて修正が完了したかどうかを判定する修正完了判定部を備えることを特徴とする電子回路基板の製造装置。
JP2007158314A 2007-06-15 2007-06-15 電子回路基板の製造装置 Expired - Fee Related JP5352066B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007158314A JP5352066B2 (ja) 2007-06-15 2007-06-15 電子回路基板の製造装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007158314A JP5352066B2 (ja) 2007-06-15 2007-06-15 電子回路基板の製造装置
US12/136,148 US8112883B2 (en) 2007-06-15 2008-06-10 Method and apparatus for manufacturing electronic circuit board

Publications (2)

Publication Number Publication Date
JP2008310087A JP2008310087A (ja) 2008-12-25
JP5352066B2 true JP5352066B2 (ja) 2013-11-27

Family

ID=40135008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007158314A Expired - Fee Related JP5352066B2 (ja) 2007-06-15 2007-06-15 電子回路基板の製造装置

Country Status (2)

Country Link
US (1) US8112883B2 (ja)
JP (1) JP5352066B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008004354A1 (fr) * 2006-07-07 2008-01-10 Sharp Kabushiki Kaisha Substrat de réseau, procédé pour corriger celui-ci et afficheur à cristaux liquides
GB0625001D0 (en) * 2006-12-14 2007-01-24 Plastic Logic Ltd Short isolation
JP5534715B2 (ja) * 2009-05-27 2014-07-02 株式会社ジャパンディスプレイ 電子回路パターンの欠陥修正方法およびその装置
US9035673B2 (en) * 2010-01-25 2015-05-19 Palo Alto Research Center Incorporated Method of in-process intralayer yield detection, interlayer shunt detection and correction
US8995747B2 (en) * 2010-07-29 2015-03-31 Sharp Laboratories Of America, Inc. Methods, systems and apparatus for defect detection and classification
JP2016025147A (ja) * 2014-07-17 2016-02-08 ソニー株式会社 電子デバイスおよびその製造方法、並びに電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046109A (en) * 1986-03-12 1991-09-03 Nikon Corporation Pattern inspection apparatus
US6219113B1 (en) * 1996-12-17 2001-04-17 Matsushita Electric Industrial Co., Ltd. Method and apparatus for driving an active matrix display panel
JPH10213422A (ja) * 1997-01-29 1998-08-11 Hitachi Ltd パタ−ン検査装置
JP3696426B2 (ja) * 1999-01-14 2005-09-21 シャープ株式会社 パターン欠陥修正装置
JP2003098547A (ja) * 2001-09-25 2003-04-03 Sharp Corp アクティブマトリクス型表示装置の基板修正装置、基板修正対象絞り込み方法および基板修正効率向上プログラム
JP2004007413A (ja) * 2002-03-28 2004-01-08 Hiroyuki Ogino 画像入力装置及びその方法
JP4372413B2 (ja) * 2002-12-18 2009-11-25 シャープ株式会社 欠陥修正方法
TWI254828B (en) 2004-04-29 2006-05-11 Chi Mei Optoelectronics Corp Displaying device with special pattern for repairing the defects and the repairing method thereof
US20050255611A1 (en) * 2004-05-14 2005-11-17 Patterson Oliver D Defect identification system and method for repairing killer defects in semiconductor devices
JP2006303227A (ja) 2005-04-21 2006-11-02 Sharp Corp 欠陥の修正方法および欠陥修正装置
JP4956984B2 (ja) 2005-12-14 2012-06-20 ソニー株式会社 欠陥修正装置及び欠陥修正方法
US8103087B2 (en) * 2006-01-20 2012-01-24 Hitachi High-Technologies Corporation Fault inspection method
JP2007316244A (ja) 2006-05-24 2007-12-06 Sharp Corp 素子基板の製造方法及び液晶表示装置の製造方法
JP4374552B2 (ja) * 2007-04-12 2009-12-02 ソニー株式会社 基板の製造方法および基板製造システム、並びに表示装置の製造方法

Also Published As

Publication number Publication date
US20080313893A1 (en) 2008-12-25
JP2008310087A (ja) 2008-12-25
US8112883B2 (en) 2012-02-14

Similar Documents

Publication Publication Date Title
JP5352066B2 (ja) 電子回路基板の製造装置
US7545162B2 (en) Method and apparatus for inspecting and repairing liquid crystal display device
US20140062521A1 (en) Wiring defect inspecting method, wiring defect inspecting apparatus, and method for manufacturing semiconductor substrate
US8664964B2 (en) Display device and system for inspecting bonding resistance and inspecting method thereof
TWI401452B (zh) Circuit pattern inspection device and inspection method
WO2017166387A1 (zh) 显示基板、点灯设备及点灯测试探针对位检测方法
US8508111B1 (en) Display panel and method for inspecting thereof
TWI474012B (zh) 導電圖案檢查裝置及檢查方法
JP4246987B2 (ja) 基板検査装置および基板検査方法
JP4748392B2 (ja) Tftアレイ基板検査装置
US9035673B2 (en) Method of in-process intralayer yield detection, interlayer shunt detection and correction
KR20060109194A (ko) 액정표시패널의 검사방법
KR20180015024A (ko) 온-셀 터치 유기발광다이오드 표시 장치의 터치 감지용 전극 검사 방법 및 장치
KR20070033699A (ko) 박막트랜지스터 기판 및 그 검사와 수리방법
JPH11337454A (ja) 配線パターン検査方法およびその装置
JP2008014918A (ja) 回路パターン検査装置及び回路パターン検査方法
KR102016076B1 (ko) 평판 표시 소자의 검사 장치 및 검사 방법
JP2008151954A (ja) 表示デバイスの製造方法および表示デバイス
JPH07113727B2 (ja) アクティブマトリックスアレイ
JP2006267787A (ja) 表示用パネル及びその製造方法
TWI400515B (zh) 薄膜電晶體陣列電路缺陷修補之即時檢測方法
JP2007316244A (ja) 素子基板の製造方法及び液晶表示装置の製造方法
KR100671342B1 (ko) 전기구동소자 검사 장치 및 방법
JP3313684B2 (ja) 液晶表示基板、その配線検査方法およびその配線修理方法
KR20120130593A (ko) 액정표시장치 및 액정표시장치의 라인 검사 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090721

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110218

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130826

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5352066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees